JP2008282878A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2008282878A JP2008282878A JP2007123816A JP2007123816A JP2008282878A JP 2008282878 A JP2008282878 A JP 2008282878A JP 2007123816 A JP2007123816 A JP 2007123816A JP 2007123816 A JP2007123816 A JP 2007123816A JP 2008282878 A JP2008282878 A JP 2008282878A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- gate diffusion
- semiconductor device
- high resistance
- diffusion layers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
【課題】導通する定電流値のバラツキを抑制するとともに、効率よく製造可能で、定電流ダイオードをとして構成可能な半導体装置およびその製造方法を提供する。
【解決手段】第1導電型の高抵抗層(2)と、高抵抗層(2)に設けられた第1導電型のドレイン領域12と、高抵抗層(2)の表面近傍に形成された複数の第1ゲート拡散層4と、高抵抗層(2)の表面に、複数の第1ゲート拡散層4上に、それぞれ接して形成された複数の第nゲート拡散層(ここで、nは2以上の整数)(6)と、高抵抗層(2)の表面に、複数の第nゲート拡散層(6)間に形成された第1導電型のソース領域8と、ドレイン領域12に設けられたドレイン電極14と、ソース領域8および第nゲート拡散層(6)に設けられたソース電極10とを備える。
【選択図】図1
【解決手段】第1導電型の高抵抗層(2)と、高抵抗層(2)に設けられた第1導電型のドレイン領域12と、高抵抗層(2)の表面近傍に形成された複数の第1ゲート拡散層4と、高抵抗層(2)の表面に、複数の第1ゲート拡散層4上に、それぞれ接して形成された複数の第nゲート拡散層(ここで、nは2以上の整数)(6)と、高抵抗層(2)の表面に、複数の第nゲート拡散層(6)間に形成された第1導電型のソース領域8と、ドレイン領域12に設けられたドレイン電極14と、ソース領域8および第nゲート拡散層(6)に設けられたソース電極10とを備える。
【選択図】図1
Description
本発明は、半導体装置およびその製造方法に関し、特に、定電流ダイオードをとして構成可能な半導体装置およびその製造方法に関する。
発光ダイオードに一定電流を供給する手段として、定電流ダイオードと呼ばれる半導体装置が用いられている。定電流ダイオードの構造は、例えば、ソース領域とゲート領域とを短絡させた電界効果トランジスタ(FET:Field Effect Transistor)として構成することができる(例えば、特許文献1参照)。
特許文献1に開示された定電流ダイオードは、アノードとカソード間の電圧によらず、一定の大きさの電流を流すことが可能である。
しかしながら、定電流ダイオードに流れる電流の大きさは、p型半導体層のアクセプタ濃度、n- 型半導体層の厚さ、およびp型半導体層の深さによって決定されため、半導体基板としてのp型半導体層を製造する際に添加するアクセプタの濃度に誤差があったり、n-型半導体層を成長させる厚さが不正確であったり、p型半導体層を形成するためにアクセプタを拡散させる深さの精度が十分でなかったりすると、定電流ダイオードを流れる電流値にばらつきを発生しやすいという問題があった。
各拡散処理においては、アクセプタまたはドナーを拡散させる領域を露出させるマスクを配置することと、ドナーまたはアクセプタを打ち込むこととが行われる。このように、拡散処理を繰り返し行う必要があるため、定電流ダイオードの製造効率の向上が阻害されていた。
特開昭58−21865号公報
図4は、従来の定電流ダイオードをとして構成可能な半導体装置の模式的断面構造を示し、図5は、従来の半導体装置において、定電流導通状態を説明する模式的断面構造図を示す。
従来の半導体装置は、図4に示すように、第1導電型で高抵抗のエピタキシャル成長層2と、エピタキシャル成長層2を形成する第2導電型の半導体基板20と、エピタキシャル成長層2の表面に、半導体基板20に達するまで形成された第2導電型の素子分離領域24と、エピタキシャル成長層2の表面に形成されたゲート領域15と、エピタキシャル成長層2にゲート領域15間に形成された第1導電型のドレイン領域12と、エピタキシャル成長層2の表面に、ゲート領域15と素子分離領域24間に形成された第1導電型のソース領域8と、ドレイン領域12に設けられたドレイン電極14と、ソース領域8およびゲート領域15に設けられたソース電極10と、半導体基板20に設けられた基板電極22を備える。ここで、ソース電極10は、エピタキシャル成長層2の表面上に形成された絶縁層16を介して、パターニングにより窓開けされたソース領域8およびゲート領域15に接続している。同様に、ドレイン電極14は、エピタキシャル成長層2の表面上に形成された絶縁層16を介して、パターニングにより窓開けされたドレイン領域12に接続している。
従来の半導体装置は、図5に示すように、ドレイン領域12をアノード領域、ソース領域8をカソード領域とする定電流ダイオードとして構成されている。すなわち、ソース電極10によって、ゲート領域15とソース領域8が短絡された横型の接合型FFETにおいて、定電流動作が実現されており、アノード端子Aとカソード端子K間には、図5中の矢印で示すように、一定電流が導通する。
従来の半導体装置は、図4および図5に示すように、p型の半導体基板20に対して、n型のエピタキシャル成長層2を形成後、半導体基板20に達するまでp型の素子分離領域24を形成し、さらに、p型のゲート領域15を拡散工程により形成する。
この2回目の拡散工程により形成されるp型のゲート領域15の拡散深さによって、p型の半導体基板20とp型のゲート領域15間のチャネル領域が規定されることから、ソース・ドレイン間を導通する電流値が制御される。
従来の半導体装置の構成では、p型の半導体基板20の不純物密度、n型のエピタキシャル成長層2の厚さ、2回目のp型拡散工程により形成されるp型のゲート領域15の拡散深さなど、チャネル幅を決める要素が多く、面内バラツキが大きく、歩留まりが低くなる。
本発明の目的は、導通する定電流値のバラツキを抑制するとともに、効率よく製造可能で、定電流ダイオードをとして構成可能な半導体装置およびその製造方法を提供することにある。
上記目的を達成するための本発明の請求項1に記載の半導体装置は、第1導電型の高抵抗層と、前記高抵抗層に設けられた第1導電型のドレイン領域と、前記高抵抗層の表面近傍に形成された複数の第1ゲート拡散層と、前記高抵抗層の表面に、前記複数の第1ゲート拡散層上に、それぞれ接して形成された複数の第nゲート拡散層(ここで、nは2以上の整数)と、前記高抵抗層の表面に、前記複数の第nゲート拡散層間に形成された第1導電型のソース領域と、前記ドレイン領域に設けられたドレイン電極と、前記ソース領域および前記第2ゲート拡散層に設けられたソース電極とを備えることを特徴とする。
本発明の請求項2に記載の半導体装置は、前記第1ゲート拡散層と、前記第nゲート拡散層(ここで、nは2以上の整数)は、カラム状に形成され、前記高抵抗層中に縦方向にチャネルを形成することを特徴とする。
本発明の請求項3に記載の半導体装置は、前記カラム状に形成された前記第1ゲート拡散層および前記第nゲート拡散層(ここで、nは2以上の整数)の拡散深さにより定電流値を制御することを特徴とする。
本発明の請求項4に記載の半導体装置は、請求項1乃至3の内、いずれかに記載の半導体装置において、前記高抵抗層は、エピタキシャル成長層であることを特徴とする。
本発明の請求項5に記載の半導体装置は、アノードおよびカソードと、第1導電型の高抵抗層と、前記高抵抗層に設けられた第1導電型のドレイン領域と、前記高抵抗層の表面近傍に形成された複数の第1ゲート拡散層と、前記高抵抗層の表面に、前記複数の第1ゲート拡散層上に、それぞれ接して形成された複数の第nゲート拡散層(ここで、nは2以上の整数)と、前記高抵抗層の表面に、前記複数の第nゲート拡散層間に形成された第1導電型のソース領域と、前記ドレイン領域に設けられた前記アノードに導通するドレイン電極と、前記ソース領域および前記第2ゲート拡散層に設けられ、前記カソードに導通するソース電極とを備えることを特徴とする。
本発明の請求項6に記載の半導体装置は、前記第1ゲート拡散層と、前記第nゲート拡散層(ここで、nは2以上の整数)は、カラム状に形成され、前記高抵抗層中に縦方向にチャネルを形成することを特徴とする請求項5に記載の半導体装置。
本発明の請求項7に記載の半導体装置は、請求項6に記載の半導体装置において、前記カラム状に形成された前記第1ゲート拡散層および前記第nゲート拡散層(ここで、nは2以上の整数)の拡散深さにより定電流値を制御することを特徴とする。
本発明の請求項8に記載の半導体装置は、請求項5乃至7のいずれかに記載の半導体装置において、前記高抵抗層は、エピタキシャル成長層であることを特徴とする。
本発明の請求項9に記載の半導体装置の製造方法は、第1導電型で高抵抗の半導体層を準備する工程と、前記半導体層に対して、第1導電型のドレイン領域を形成する工程と、前記半導体層表面に対して、複数の第1ゲート拡散層を形成する工程と、前記第1ゲート拡散層を形成した前記半導体層表面に対して高抵抗のエピタキシャル成長層を形成する工程と、前記高抵抗のエピタキシャル成長層を形成した表面に、前記複数の第1ゲート拡散層上に、それぞれ接して複数の第nゲート拡散層(ここで、nは2以上の整数)を形成する工程と、前記複数の第nゲート拡散層間に第1導電型のソース領域を形成する工程と、前記ドレイン領域ドレイン電極を形成する工程と、前記ソース領域および前記第nゲート拡散層にソース電極を形成する工程とを備えることを特徴とする。
本発明の請求項10に記載の半導体装置の製造方法は、請求項9に記載の半導体装置の製造方法において、前記高抵抗の半導体層は、エピタキシャル成長層であることを特徴とする。
本発明の半導体装置およびその製造方法によれば、導通する定電流値のバラツキを抑制するとともに、歩留まり良く低コストで、効率よく製造可能な定電流ダイオードを提供することができる。
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、各構成部品の配置などを下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
[第1の実施の形態]
(素子構造)
図1は、本発明の第1の実施の形態に係る半導体装置の模式的断面構造図であって、図2のI−I線に沿う模式的断面構造図を示す。また、図2は、図1に対応する本発明の第1の実施の形態に係る半導体装置の半導体チップ30の模式的平面構造図を示す。
(素子構造)
図1は、本発明の第1の実施の形態に係る半導体装置の模式的断面構造図であって、図2のI−I線に沿う模式的断面構造図を示す。また、図2は、図1に対応する本発明の第1の実施の形態に係る半導体装置の半導体チップ30の模式的平面構造図を示す。
本発明の第1の実施の形態に係る半導体装置は、図1に示すように、第1導電型の高抵抗層(2)と、高抵抗層(2)に設けられた第1導電型のドレイン領域12と、高抵抗層(2)の表面近傍に形成された複数の第1ゲート拡散層4と、高抵抗層(2)の表面に、複数の第1ゲート拡散層4上に、それぞれ接して形成された複数の第nゲート拡散層(ここで、nは2以上の整数)と、高抵抗層(2)の表面に、複数の第nゲート拡散層間に形成された第1導電型のソース領域8と、ドレイン領域12に設けられたドレイン電極14と、ソース領域8および第nゲート拡散層に設けられたソース電極10とを備える。
ここで、ソース電極10は、図1に示すように、高抵抗層(2)の表面に形成された絶縁層16に対して、パターニングにより窓開けした表面上に形成されるソース領域8および第nゲート拡散層(ここで、nは2以上の整数)に接続している。同様に、ドレイン電極14は、高抵抗層(2)の表面に形成された絶縁層16に対して、パターニングにより窓開けした表面上に形成されるドレイン領域12に接続している。
また、本発明の第1の実施の形態に係る半導体装置は、図1に示すように、第1ゲート拡散層4と、第nゲート拡散層(ここで、nは2以上の整数)は、カラム状に形成され、高抵抗層(2)中に縦方向にチャネルを形成することを特徴とする。
また、本発明の第1の実施の形態に係る半導体装置は、図1に示すように、アノード端子Aおよびカソード端子Kと、第1導電型の高抵抗層(2)と、高抵抗層(2)に設けられた第1導電型のドレイン領域12と、高抵抗層(2)の表面近傍に形成された複数の第1ゲート拡散層4と、高抵抗層(2)の表面に、複数の第1ゲート拡散層4上に、それぞれ接して形成された複数の第nゲート拡散層(ここで、nは2以上の整数)と、高抵抗層(2)の表面に、複数の第nゲート拡散層間に形成された第1導電型のソース領域8と、ドレイン領域12に設けられ,アノード端子Aに導通するドレイン電極14と、ソース領域8および第nゲート拡散層に設けられ,カソード端子Kに導通するソース電極10とを備える。
また、本発明の第1の実施の形態に係る半導体装置は、図1に示すように、第1ゲート拡散層4と、第nゲート拡散層(ここで、nは2以上の整数)は、カラム状に形成され、高抵抗層(2)中に縦方向にチャネルを形成することを特徴とする。
また、本発明の第1の実施の形態に係る半導体装置は、図1に示すように、カラム状に形成された第1ゲート拡散層4および第nゲート拡散層(ここで、nは2以上の整数)の拡散深さにより定電流値を制御することを特徴とする。
また、本発明の第1の実施の形態に係る半導体装置は、図1に示すように、高抵抗層(2)は、エピタキシャル成長層であることを特徴とする。
ここで、nが2の場合には、図1に示すように、高抵抗層(2)の表面に、複数の第1ゲート拡散層4上に、それぞれ接して形成された複数の第2ゲート拡散層6を備え、ソース電極10は、ソース領域8および第2ゲート拡散層6に設けられる。
(製造方法)
図1および図2を参照して、本発明の第1の実施の形態に係る半導体装置の製造方法を説明する。
図1および図2を参照して、本発明の第1の実施の形態に係る半導体装置の製造方法を説明する。
(a)まず、図1に示すように、第1導電型の高抵抗層(2)の半導体基板を準備する。第1導電型の高抵抗層(2)の半導体基板としては、例えば、n型で不純物密度は、約1012〜1014cm-3程度である。上記第1導電型の高抵抗層(2)の半導体基板に対して、第1導電型のドレイン領域12を拡散、若しくはイオン注入技術を用いて形成する。不純物添加する原子としては、例えばリン(P)、砒素(As)、アンチモン(Sb)などを適用することができる。ドレイン領域12の拡散深さは、例えば1μm〜10μm程度であり、不純物密度は、約1018〜1021cm-3程度である。上記工程によって、n+(12)n-(2)構造が形成されたが、このような構造は他の方法によっても形成することができる。例えば、n+半導体基板を準備し、この半導体基板に対して、シリコンのエピタキシャル成長によって、所定のp厚さの第1導電型の高抵抗層(2)を形成した後、裏面からn+半導体基板を薄層化しても良い。
(b)次に、図1に示すように、上記第1導電型の高抵抗層(2)の半導体基板表面に対して、マスク工程およびフォトリソグラフィー工程によって、第1ゲート拡散層4を通常の熱拡散工程若しくはイオン注入工程によって形成する。不純物添加する原子としては、ホウ素(B)、アルミニウム(Al)、ガリウム(Ga)、インジウム(In)などを適用することができる。第1ゲート拡散層4の拡散深さは、例えば約1μm〜5μm程度であり、不純物密度は、約1018〜1020cm-3程度である。
(c)次に、上記第1ゲート拡散層4を形成後、上記第1ゲート拡散層4を形成した上記第1導電型の高抵抗層(2)の半導体基板表面に対して高抵抗のエピタキシャル成長層を形成する。高抵抗のエピタキシャル成長層としては、例えば不純物密度は約1012〜1014cm-3程度である。エピタキシャル成長に伴う高温プロセスによって上記第1ゲート拡散層4同士が繋がらないようにするために、相対的に高不純物密度で第1導電型のエピタキシャル成長層を薄く形成後、上記高抵抗のエピタキシャル成長層を形成しても良い。高不純物密度で第1導電型のエピタキシャル成長層は、例えば厚さ1〜2μm程度で、不純物密度として例えば、1015〜1019cm-3程度である。或いはまた、上記相対的に高不純物密度で第1導電型のエピタキシャル成長層を形成する代りに、上記第1ゲート拡散層4間に相対的に高不純物密度で第1導電型の層を拡散、イオン注入若しくは選択エピタキシャル成長によって形成しても良い。
(d)次に、上記高抵抗のエピタキシャル成長層を形成後、上記第1ゲート拡散層4の形成パターン上に対して、第1ゲート拡散層4と同様に、マスク工程およびフォトリソグラフィー工程によって、第2ゲート拡散層6を通常の熱拡散工程若しくはイオン注入工程によって形成する。不純物添加する原子としては、ホウ素(B)、アルミニウム(Al)、ガリウム(Ga)、インジウム(In)などを適用することができる。第2ゲート拡散層6の拡散深さは、例えば約1μm〜5μm程度であり、不純物密度は、約1018〜1020cm-3程度である。結果として、第1ゲート拡散層4および第2ゲート拡散層6が半導体基板に対して縦方向にカラム状に接続される。
尚、上記ゲート拡散若しくはイオン注入工程と、エピタキシャル成長層の形成工程をn回(nは2以上の整数)繰り返して、カラム状の拡散層を複数段作り込み、チャネルを縦方向に配置することができる。最後に、熱処理を加えてゲート拡散層を、縦方向に深く形成し、この複数段の拡散層の拡散長で縦方向にチャネルを形成する。
(e)次に、図1および図2に示すように、複数の第nゲート拡散層間に、マスク工程およびフォトリソグラフィー工程によって、第1導電型のソース領域8を拡散若しくはイオン注入工程によって形成する。ソース領域8の拡散深さは、例えば0.2μm〜2μm程度であり、不純物添加する原子としては、例えばリン(P)、砒素(As)、アンチモン(Sb)などを適用することができる。
(f)次に、ドレイン領域12に対して、ドレイン電極14を形成し、ソース領域8および第nゲート拡散層に対して、ソース電極10を形成する。例えば、ソース電極10及びドレイン電極14を形成する電極材料および成膜法としては、Alをスパッタリング法又は蒸着法で形成する。
(特性例)
図3は、本発明の第1の実施の形態に係る半導体装置の定電流導通特性を説明する模式的特性図を示す。
図3は、本発明の第1の実施の形態に係る半導体装置の定電流導通特性を説明する模式的特性図を示す。
本発明の第1の実施の形態に係る半導体装置においては、ゲート・ソース間を短絡した縦型の接合型FETが形成されることから、ドレイン・ソース電流IDSは、VGS=0Vにおいて、図3に示すように、動作点Aとして、VDSの電圧値をV1〜V2の幅広い範囲にわたって変化させたとしても、一定の飽和電流値ISが得られている。すなわち、本発明の第1の実施の形態に係る半導体装置においては、上記チャネル長に伴う直列抵抗によって、アノード・カソード間において、一定電流に制限された電流値を得ることができる。
本発明の半導体装置およびその製造方法によれば、導通する定電流値のバラツキを抑制するとともに、効率よく製造可能な定電流ダイオードを提供することができる。
本発明の半導体装置およびその製造方法によれば、p型不純物(例えば、ボロン)拡散の拡散長だけで、チャネル幅を制御することができるので、電流値の面内バラツキが抑えられる。
また、本発明の半導体装置およびその製造方法によれば、ストライプの数で電流容量を変えることができる。
また、本発明の半導体装置およびその製造方法によれば、n型の半導体基板上にn型エピタキシャル成長層を形成すれば良く、p型の半導体基板上にn型エピタキシャル成長層を形成する場合に比較して、製造が容易であり、また安価である。
よって、本発明の半導体装置およびその製造方法によれば、歩留まり良く低コストで、定電流ダイオードの製造が可能となる。
[その他の実施の形態]
上記のように、本発明は第1の実施の形態によって記載したが、この開示の一部をなす論述および図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
上記のように、本発明は第1の実施の形態によって記載したが、この開示の一部をなす論述および図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
上記のように、本発明の第1の実施の形態に係る半導体装置においては、シリコン材料を適用する場合を例として述べたが、材料としてはシリコンに限定されるものではなく、シリコンカーバイドや、窒化ガリウム系半導体材料、インジウム燐系半導体材料、ガリウム砒素系半導体材料なども適用可能である。またデバイス構造は、縦型に限らず横型に形成しても良い。さらに、電界効果トランジスタのゲート構造として、接合型に限定されず、MIS(Metal Insulator Semiconductor)型、MOS型(Metal Oxide Semiconductor)、ヘテロ接合ゲート型、2次元電子ガス(2DEG:Two Dimensional Electron Gas)型であっても良い。
このように、本発明はここでは記載していない様々な実施の形態などを含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
本発明の実施の形態に係る半導体素子は、発光ダイオード(LED)の定電流駆動の用途に適用可能であることから、発光ダイオードの応用装置に内蔵される定電流駆動素子として幅広く適用可能であり、例えば照明装置、携帯電話、道路交通表示装置、自動車・鉄道車両などの移動体装置、サイン・ディスプレイ分野などに幅広く適用可能である。
2…エピタキシャル成長層
4…第1ゲート拡散層
6…第2ゲート拡散層
8…カソード領域(ソース領域)
10…カソード電極(ソース電極)
12…アノード領域(ドレイン領域)
14…アノード電極(ドレイン電極)
15…ゲート領域
16…絶縁層
20…半導体基板
22…基板電極
24…素子分離領域
30…半導体チップ
4…第1ゲート拡散層
6…第2ゲート拡散層
8…カソード領域(ソース領域)
10…カソード電極(ソース電極)
12…アノード領域(ドレイン領域)
14…アノード電極(ドレイン電極)
15…ゲート領域
16…絶縁層
20…半導体基板
22…基板電極
24…素子分離領域
30…半導体チップ
Claims (10)
- 第1導電型の高抵抗層と、
前記高抵抗層に設けられた第1導電型のドレイン領域と、
前記高抵抗層の表面近傍に形成された複数の第1ゲート拡散層と、
前記高抵抗層の表面に、前記複数の第1ゲート拡散層上に、それぞれ接して形成された複数の第nゲート拡散層(ここで、nは2以上の整数)と、
前記高抵抗層の表面に、前記複数の第nゲート拡散層間に形成された第1導電型のソース領域と、
前記ドレイン領域に設けられたドレイン電極と、
前記ソース領域および前記第nゲート拡散層に設けられたソース電極と
を備えることを特徴とする半導体装置。 - 前記第1ゲート拡散層と、前記第nゲート拡散層(ここで、nは2以上の整数)は、カラム状に形成され、前記高抵抗層中に縦方向にチャネルを形成することを特徴とする請求項1に記載の半導体装置。
- 前記カラム状に形成された前記第1ゲート拡散層および前記第nゲート拡散層(ここで、nは2以上の整数)の拡散深さにより定電流値を制御することを特徴とする請求項2に記載の半導体装置。
- 前記高抵抗層は、エピタキシャル成長層であることを特徴とする請求項1乃至3のいずれかに記載の半導体装置。
- アノードおよびカソードと、
第1導電型の高抵抗層と、
前記高抵抗層に設けられた第1導電型のドレイン領域と、
前記高抵抗層の表面近傍に形成された複数の第1ゲート拡散層と、
前記高抵抗層の表面に、前記複数の第1ゲート拡散層上に、それぞれ接して形成された複数の第nゲート拡散層(ここで、nは2以上の整数)と、
前記高抵抗層の表面に、前記複数の第nゲート拡散層間に形成された第1導電型のソース領域と、
前記ドレイン領域に設けられ,前記アノードに導通するドレイン電極と、
前記ソース領域および前記第nゲート拡散層に設けられ,前記カソードに導通するソース電極と
を備えることを特徴とする半導体装置。 - 前記第1ゲート拡散層と、前記第nゲート拡散層(ここで、nは2以上の整数)は、カラム状に形成され、前記高抵抗層中に縦方向にチャネルを形成することを特徴とする請求項5に記載の半導体装置。
- 前記カラム状に形成された前記第1ゲート拡散層および前記第nゲート拡散層(ここで、nは2以上の整数)の拡散深さにより定電流値を制御することを特徴とする請求項6に記載の半導体装置。
- 前記高抵抗層は、エピタキシャル成長層であることを特徴とする請求項5乃至7のいずれかに記載の半導体装置。
- 第1導電型で高抵抗の半導体層を準備する工程と、
前記半導体層に対して、第1導電型のドレイン領域を形成する工程と、
前記半導体層表面に対して、複数の第1ゲート拡散層を形成する工程と、
前記第1ゲート拡散層を形成した前記半導体層表面に対して高抵抗のエピタキシャル成長層を形成する工程と、
前記高抵抗のエピタキシャル成長層を形成した表面に、前記複数の第1ゲート拡散層上に、それぞれ接して複数の第nゲート拡散層(ここで、nは2以上の整数)を形成する工程と、
前記複数の第nゲート拡散層間に第1導電型のソース領域を形成する工程と、
前記ドレイン領域ドレイン電極を形成する工程と、
前記ソース領域および前記第nゲート拡散層にソース電極を形成する工程と
を備えることを特徴とする半導体装置の製造方法。 - 前記高抵抗の半導体層は、エピタキシャル成長層であることを特徴とする請求項9に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007123816A JP2008282878A (ja) | 2007-05-08 | 2007-05-08 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007123816A JP2008282878A (ja) | 2007-05-08 | 2007-05-08 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008282878A true JP2008282878A (ja) | 2008-11-20 |
Family
ID=40143469
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007123816A Pending JP2008282878A (ja) | 2007-05-08 | 2007-05-08 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2008282878A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102487088A (zh) * | 2010-12-01 | 2012-06-06 | 贵州煜立电子科技有限公司 | 一种垂直沟道恒流二极管 |
CN103325780A (zh) * | 2012-03-19 | 2013-09-25 | 无锡华润华晶微电子有限公司 | 一种功率集成电路 |
CN103779274A (zh) * | 2012-10-24 | 2014-05-07 | 贵州煜立电子科技有限公司 | 一种恒电流二极管单元及其制作方法 |
CN104269443A (zh) * | 2014-09-28 | 2015-01-07 | 北京燕东微电子有限公司 | 一种恒流二极管 |
CN105405873A (zh) * | 2015-12-25 | 2016-03-16 | 电子科技大学 | 一种半导体器件及其制造方法 |
US9413043B2 (en) | 2011-01-26 | 2016-08-09 | Lg Chem, Ltd. | Cooling member of improved assembly efficiency and battery module employed with the same |
JP2020119941A (ja) * | 2019-01-21 | 2020-08-06 | 株式会社デンソー | 半導体装置の製造方法 |
CN117497609A (zh) * | 2023-10-12 | 2024-02-02 | 常州志得电子有限公司 | 一种恒流二极管及其制备方法 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55132968U (ja) * | 1979-03-09 | 1980-09-20 | ||
JPS5821865A (ja) * | 1981-07-31 | 1983-02-08 | Internatl Rectifier Corp Japan Ltd | 定電流ダイオ−ド |
JP2713205B2 (ja) * | 1995-02-21 | 1998-02-16 | 日本電気株式会社 | 半導体装置 |
JP2001094120A (ja) * | 1999-09-21 | 2001-04-06 | Denso Corp | 炭化珪素半導体装置及びその製造方法 |
JP2001274414A (ja) * | 2000-03-24 | 2001-10-05 | Toshiba Corp | 電力用半導体素子およびその駆動方法 |
JP2003069039A (ja) * | 2001-08-29 | 2003-03-07 | Denso Corp | 炭化珪素半導体装置およびその製造方法 |
JP3925253B2 (ja) * | 2002-03-15 | 2007-06-06 | 住友電気工業株式会社 | 横型接合型電界効果トランジスタおよびその製造方法 |
-
2007
- 2007-05-08 JP JP2007123816A patent/JP2008282878A/ja active Pending
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55132968U (ja) * | 1979-03-09 | 1980-09-20 | ||
JPS5821865A (ja) * | 1981-07-31 | 1983-02-08 | Internatl Rectifier Corp Japan Ltd | 定電流ダイオ−ド |
JP2713205B2 (ja) * | 1995-02-21 | 1998-02-16 | 日本電気株式会社 | 半導体装置 |
JP2001094120A (ja) * | 1999-09-21 | 2001-04-06 | Denso Corp | 炭化珪素半導体装置及びその製造方法 |
JP2001274414A (ja) * | 2000-03-24 | 2001-10-05 | Toshiba Corp | 電力用半導体素子およびその駆動方法 |
JP2003069039A (ja) * | 2001-08-29 | 2003-03-07 | Denso Corp | 炭化珪素半導体装置およびその製造方法 |
JP3925253B2 (ja) * | 2002-03-15 | 2007-06-06 | 住友電気工業株式会社 | 横型接合型電界効果トランジスタおよびその製造方法 |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102487088A (zh) * | 2010-12-01 | 2012-06-06 | 贵州煜立电子科技有限公司 | 一种垂直沟道恒流二极管 |
US9413043B2 (en) | 2011-01-26 | 2016-08-09 | Lg Chem, Ltd. | Cooling member of improved assembly efficiency and battery module employed with the same |
CN103325780A (zh) * | 2012-03-19 | 2013-09-25 | 无锡华润华晶微电子有限公司 | 一种功率集成电路 |
CN103779274A (zh) * | 2012-10-24 | 2014-05-07 | 贵州煜立电子科技有限公司 | 一种恒电流二极管单元及其制作方法 |
CN103779274B (zh) * | 2012-10-24 | 2016-12-21 | 贵州煜立电子科技有限公司 | 一种恒电流二极管单元及其制作方法 |
CN104269443A (zh) * | 2014-09-28 | 2015-01-07 | 北京燕东微电子有限公司 | 一种恒流二极管 |
CN105405873A (zh) * | 2015-12-25 | 2016-03-16 | 电子科技大学 | 一种半导体器件及其制造方法 |
JP2020119941A (ja) * | 2019-01-21 | 2020-08-06 | 株式会社デンソー | 半導体装置の製造方法 |
CN113316837A (zh) * | 2019-01-21 | 2021-08-27 | 株式会社电装 | 半导体装置的制造方法 |
US11784244B2 (en) | 2019-01-21 | 2023-10-10 | Denso Corporation | Method for manufacturing semiconductor device having JFET |
CN113316837B (zh) * | 2019-01-21 | 2023-12-05 | 株式会社电装 | 半导体装置的制造方法 |
CN117497609A (zh) * | 2023-10-12 | 2024-02-02 | 常州志得电子有限公司 | 一种恒流二极管及其制备方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6280796B2 (ja) | ショットキーダイオードおよび高電子移動度トランジスタを備えた半導体デバイスの製造方法 | |
JP2008282878A (ja) | 半導体装置およびその製造方法 | |
US10903202B2 (en) | Semiconductor device | |
JP2012531050A (ja) | イオン注入せずに縦型接合形電界効果トランジスタおよびバイポーラ接合トランジスタを製造する方法およびそれによって製造されたデバイス | |
CN103858236A (zh) | 利用再生长栅极的GaN垂直JFET的方法和系统 | |
US20120056195A1 (en) | Semiconductor device | |
CN103875075A (zh) | 利用再生长沟道的GaN垂直JFET的方法和系统 | |
JP2011192952A (ja) | 半導体装置およびその製造方法 | |
US20150187930A1 (en) | Semiconductor element | |
TWI389311B (zh) | 半導體裝置及製造方法 | |
JP2016510514A (ja) | 窒化物パワーデバイスおよびその製造方法 | |
US20120025169A1 (en) | Nanostructure array transistor | |
CN105103295A (zh) | 具有垂直漂移区的横向GaN JFET | |
US8525223B2 (en) | Silicon carbide semiconductor device | |
US9029210B2 (en) | GaN vertical superjunction device structures and fabrication methods | |
CN105470121A (zh) | 形成晶体管的方法、衬底图案化的方法及晶体管 | |
US8994034B2 (en) | Semiconductor device and method of manufacturing the same | |
JP2016115831A (ja) | 縦型mosfetおよび縦型mosfetの製造方法 | |
JP2009152309A (ja) | 半導体装置及び半導体装置の製造方法 | |
JP6641868B2 (ja) | 窒化物半導体装置 | |
JP2008282879A (ja) | 半導体装置およびその製造方法 | |
US9054181B2 (en) | Semiconductor device, integrated circuit and method of manufacturing a semiconductor device | |
US20170170258A1 (en) | Vertical mosfet | |
JP7174992B2 (ja) | パワー半導体装置及びその製造方法 | |
JP2019165166A (ja) | 炭化珪素半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100426 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20121029 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121106 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130305 |