JP2016510514A - 窒化物パワーデバイスおよびその製造方法 - Google Patents

窒化物パワーデバイスおよびその製造方法 Download PDF

Info

Publication number
JP2016510514A
JP2016510514A JP2015556386A JP2015556386A JP2016510514A JP 2016510514 A JP2016510514 A JP 2016510514A JP 2015556386 A JP2015556386 A JP 2015556386A JP 2015556386 A JP2015556386 A JP 2015556386A JP 2016510514 A JP2016510514 A JP 2016510514A
Authority
JP
Japan
Prior art keywords
layer
nitride
power device
semiconductor
nitride power
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015556386A
Other languages
English (en)
Other versions
JP6588340B2 (ja
Inventor
程凱
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Enkris Semiconductor Inc
Original Assignee
Enkris Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Enkris Semiconductor Inc filed Critical Enkris Semiconductor Inc
Publication of JP2016510514A publication Critical patent/JP2016510514A/ja
Application granted granted Critical
Publication of JP6588340B2 publication Critical patent/JP6588340B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66522—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with an active layer made of a group 13/15 material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本発明では、窒化物パワーデバイスおよびその製造方法を提供している。この窒化物パワーデバイスでは、従来のデバイスの構成を基にして、シリコン基板において、ｐ型シリコン層およびｎ型シリコン層を交互に配列した半導体ドーピング複数層構造が製作され、印加電圧が窒化物パワーデバイスに印加される場合、半導体ドーピング複数層構造の各層ごとに、１つの空間電荷空乏領域が形成され、１つまたは複数の空間電荷空乏領域の重ね合わせによって、デバイス全体の破壊電圧を大幅に向上させ、デバイスが電圧により破壊されるリスクを低減させる。これとともに、本発明では、上記窒化物パワーデバイスの製造方法も提供している。

Description

本発明は、マイクロエレクトロニクス技術分野に属し、窒化物パワーデバイスおよび該窒化物パワーデバイスの製造方法に関し、特に、厚い空間電荷空乏領域を形成することが可能な半導体ドーピング複数層構造をＳｉ基板に導入することにより、大きな印加電圧に耐えることが可能になり、デバイスの破壊電圧を向上させる。
第３世代の半導体材料である窒化ガリウム（ＧａＮ）は、大きなバンドギャップ、高い電子の飽和ドリフト速度、高い破壊電界強度、良い熱伝導性能などの特性を有するため、現在の研究のホットスポットとなっている。電子デバイスにおいて、シリコンおよびヒ化ガリウムよりも、窒化ガリウム材料が、高温、高周波、高電圧、およびハイパワーのデバイスの製造に好適であるため、窒化ガリウム基電子デバイスは、良い応用の見通しを持っている。
従来から、窒化ガリウムパワーデバイスは、サファイアまたは炭化ケイ素基板上において製作され、窒化ガリウムヘテロ接合の導電チャネルの特殊性およびプロセスの難しさの制限で、窒化ガリウムパワーデバイスは、基本的に平面構造であり、基板が厚く且つ破壊電界が高いため、デバイスは、横方向の破壊が一般的であり、例えば、フィールドプレート構造、ゲートとドレインとの距離の増加などのような幾つかの平面最適化技術によって、デバイスの破壊電圧を向上させることができる。しかし、サファイアおよび炭化ケイ素基板材料は、高価であり、且つ、大きいサイズの基板材料およびエピタキシャル層を実現しにくいので、窒化ガリウムパワーデバイスは、コストが高く、市場化が難しい。
現在、大きいサイズのシリコン基板上に窒化ガリウムパワーデバイスを成長させる技術は、成熟しつつあり、且つ、コストが低く、窒化ガリウムパワーデバイスの市場化を推進する主流方向であり、トライオード構造の窒化ガリウムパワーデバイスを例として、その構成は、図１Ａに示すように、シリコン基板１と、窒化物核形成層２と、窒化物バッファ層３と、窒化物チャネル層４と、窒化物バリア層５と、誘電体パッシベーション層９と、ソース６、ドレイン７、およびゲート８が含まれる３つの電極と、を含む。シリコン材料自体の導電性および低い臨界電界に起因して、シリコン基窒化ガリウムパワーデバイスは、いずれも、飽和破壊電圧を有し、この飽和破壊電圧は、シリコン基板上に成長させた窒化物エピタキシャル層の厚さによって決まる。また、デバイスにおける静電気の蓄積によるＥＳＤ（静電気放電）を避け、および、回路において電圧のマッチングを実現するために、基板接地は、必ず避けられない選択であり、これにより、図１Ｂに示すように、シリコン基窒化ガリウムパワーデバイスは、基板が接地される場合の破壊電圧Ｖｂｒ１が、浮動接地の場合の破壊電圧Ｖｂｒ２より半分に減少し、高抵抗ＦＺシリコンを用いても、その電気抵抗率は、通常、１０４Ｏｈｍ.ｃｍを超えず、窒化物の電気抵抗率（＞１０９Ｏｈｍ.ｃｍ）より遥かに小さく、分圧の働きをすることができない。そこで、シリコン基板上の窒化物パワーデバイスの破壊電圧を向上させることは、現在、すぐに解決すべき課題である。
エピタキシャル層の厚さを増加させることによって、シリコン基板窒化物高電圧デバイスの破壊電圧を向上させることができ、現在、シリコン材料上に窒化物エピタキシャル層を成長させる技術は成熟しつつあるが、シリコン材料と窒化物との間に巨大な格子不整合および熱的不整合が存在しているため、成長する窒化物エピタキシャル層の厚さが大幅に制限され、一般的に、約２μｍから４μｍ程度であり、厚すぎる窒化物エピタキシャル層を成長させるには、もっと長い時間が必要となり、コストを増大させ、スループットを低下させることになるうえに、エピタキシャル層の品質が悪くなり、反りまたはクラックが発生しやすく、プロセスの難しさを増大させ、歩留まりを低下させるなどに至る。
基板が接地されると、デバイスの破壊電圧も縦方向の破壊で影響される。この縦方向の破壊電圧は、エピタキシャル層の耐えることが可能な電圧、およびシリコン基板の耐えることが可能な電圧によって決まる。従って、全体の縦方向の破壊電圧は、シリコン基板の耐電圧性の改善によって向上することができる。
シリコン基板の厚さは、一般的に一定であり、厚すぎると、コストを増大させるとともに、シリコン上の窒化物エピタキシャル層の品質に影響し、プロセスの難しさも増大させるので、基板の厚さを増加させることによりシリコン基板の耐電圧性を向上させることは、実行可能ではない。
シリコン半導体デバイスにおいて、シリコン材料で製作されたＰＮダイオードは、高い逆方向の印加電圧に耐えることができる。一般的に、シリコン基板において、ドーピングによってＮ型ドープ領域およびＰ型ドープ領域を形成し、２つのドープ領域の内部に１つのＰＮ接合が形成され、空間電荷空乏領域が形成され、空間電荷領域は、内部の導電電子および空穴がゼロに近似するまで非常に少なく、高抵抗領域に類似するものであり、破壊電界が高く、一定の印加電圧に耐えることができる。空間電荷領域は、耐えることが可能な電圧がその幅に関係し、空間電荷領域が広いほど、耐えることが可能な電圧が大きくなり、即ち、ＰＮダイオードの破壊電圧が大きくなる。空間電荷領域の幅は、ドーピング濃度および印加電圧による影響を受け、一般的に、印加電圧の増加につれて、空間電荷領域の幅が次第に大きくなり、ドーピング濃度が高い場合、空間電荷領域が狭いことに対し、同様の電圧下、ドーピング濃度が低い場合、空間電荷領域の幅が広く、より高い印加電圧に耐えることができる。Ｎ型ドープ領域およびＰ型ドープ領域の内部の電子および空穴がまったく空乏になると、空間電荷領域の幅は拡張することなく、印加電圧を引き続いて増加させると、空間電荷領域が破壊されてしまうことになる。シリコンドーピングプロセスが成熟して安定するものであり、異なる構成、異なる濃度のドーピング分布を形成することが可能であるので、異なる電圧に耐えることが可能なＰＮダイオードが生じている。
これに鑑み、エピタキシャルドーピングまたはイオン注入によって、シリコン基板の内部に、厚さが薄い横方向のＰ型ドープ半導体層およびＮ型ドープ半導体層を導入することができる。Ｐ型ドープ半導体層およびＮ型ドープ半導体層の内部に空間電荷領域が形成され、空間電荷領域の内部の導電電子および空穴がまったく空乏になり、空間電荷領域は、基本的に絶縁であり、高抵抗領域に近似するものであり、破壊電界が高く、一定の印加電圧に耐えることができる。空間電荷領域は、耐えることが可能な電圧が空間電荷領域の幅に関係し、空間電荷領域が広いほど、耐えることが可能な電圧が大きい。逆方向の印加電圧の増加につれて、空間電荷領域は、絶えず広くなり、耐えることが可能な電圧も絶えず大きくなり、半導体ドーピング層が薄いため、ドープ半導体層全体の内部の電子および空穴がまったく空乏になり、ドープ半導体領域全体は、高抵抗領域となり、高い印加電圧に耐えることが可能になる。複数層のＮ型半導体層およびＰ型半導体層がある場合、複数層の空間電荷空乏領域が形成され、且つ、１つの厚い空間電荷空乏領域が構成され、とても高い印加電圧に耐えることができ、実際には、デバイスの耐えるべき電圧に応じて、ドープ半導体層の具体的な構造を決定することができる。
シリコン基板に導入されたＰ型ドープ半導体層およびＮ型ドープ半導体層によって形成された空間電荷領域は、導電シリコン基板に１つの耐高電圧層が挿入されることに相当し、シリコン基板の耐電圧性を向上させ、さらに、デバイス全体の破壊電圧を向上させ、特に、シリコン基板が接地される場合に、ドレインと基板電極との間の縦方向の破壊電圧を大幅に向上させる。
本発明は、空間電荷空乏領域を形成することが可能な半導体ドーピング複数層構造をシリコン基板に導入することにより実現可能な、高い破壊電圧に耐える窒化物パワーデバイスを提供することを目的とする。この半導体ドーピング複数層構造は、薄いｎ型シリコン層およびｐ型シリコン層を交互に繰り返すことにより構成され、一定の印加電圧下で、半導体ドーピング層の各層ごとに空間電荷空乏領域が生じ、半導体ドーピング複数層構造全体で１つの厚い空間電荷空乏領域を形成し、大きな印加電圧に耐えることができ、半導体ドーピング複数層構造が厚いほど、形成される空間電荷領域が厚くなり、耐えることが可能な電圧降下が高くなる。また、本発明は、上記窒化物パワーデバイスの製造方法も提供することを他の目的とする。
本発明の一局面によれば、窒化物パワーデバイスが提供され、前記窒化物パワーデバイスは、空間電荷空乏領域を形成することが可能な半導体ドーピング複数層構造を含むシリコン基板と、上記シリコン基板上におけるエピタキシャル複数層構造と、前記エピタキシャル複数層構造上に形成される電極と、を含み、該エピタキシャル複数層構造は、少なくとも、窒化物核形成層と、前記窒化物核形成層上に形成される窒化物バッファ層と、前記窒化物バッファ層上に形成される窒化物チャネル層と、を含み、前記窒化物パワーデバイスがトライオード構造である場合、前記電極は、ソースおよびドレイン、並びに、ソースとドレインとの間のゲートを含み、前記窒化物パワーデバイスがダイオード構造である場合、前記電極は、正極および負極を含む。
好ましくは、上記窒化物パワーデバイスにおいて、上記半導体ドーピング複数層構造は、１層のｎ型半導体層および１層のｐ型半導体層で構成されるｐｎ接合であってよく、１つの空間空乏領域を含み、もしくは、ｎ型半導体層およびｐ型半導体層を交互に繰り返すことにより構成される複数層構造であってもよく、複数のｐｎ接合、即ち、複数の空間空乏領域を含む。
シリコン基板が接地される場合、窒化物パワーデバイスには、正方向のバイアス電圧を印加してもよいし、逆方向のバイアス電圧を印加してもよい、ということを考慮すると、単層のｎ型半導体および単層のｐ型半導体で、双方向の電圧降下を引き受けることができない。このため、実用の基板構造は、複数層のｎ型およびｐ型半導体層で構成する必要がある。
好ましくは、上記窒化物パワーデバイスにおいて、上記半導体ドーピング複数層構造におけるｎ型半導体層およびｐ型半導体層の厚さが２ｎｍより大きく、該半導体ドーピング複数層構造におけるｎ型半導体層およびｐ型半導体層がそれぞれｎ−型半導体およびｐ−型半導体であり、半導体ドーピング複数層構造全体の層数、厚さ、およびドーピング濃度は、耐えるべき電圧に応じて調節することができる。
好ましくは、上記窒化物パワーデバイスにおいて、上記半導体ドーピング複数層構造の製作方法がエピタキシャル成長またはイオン注入である。
好ましくは、上記窒化物パワーデバイスにおいて、上記半導体ドーピング複数層構造は、シリコン基板のトップ層、または内部、または裏面、あるいは、それらの任意の組み合わせに形成することが可能である。
好ましくは、上記窒化物パワーデバイスにおいて、上記半導体ドーピング複数層構造における半導体は、シリコン、ゲルマニウム、ゲルマニウムシリコン、炭化ケイ素、III−Ｖ族化合物のうちの任意の１つまたはそれらの任意の組み合わせであることが可能である。
好ましくは、上記窒化物パワーデバイスにおいて、上記窒化物チャネル層上に窒化物バリア層が設けられており、窒化物チャネル層と窒化物バリア層との界面に二次元電子ガスが形成されている。
好ましくは、上記窒化物パワーデバイスには、上記バリア層上における誘電体層をさらに含む。
好ましくは、上記窒化物パワーデバイスにおいて、上記誘電体層は、ＳｉＮ、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、ＨｆＯ２、ＨｆＡｌＯｘのうちの１つを含み、もしくは、それらの任意の組み合わせである。
好ましくは、上記窒化物パワーデバイスには、上記バリア層上における窒化ガリウムキャップ層をさらに含む。
好ましくは、上記窒化物パワーデバイスには、上記バリア層と上記チャネル層との間におけるＡＩＮ挿入層をさらに含む。
好ましくは、上記窒化物パワーデバイスには、上記バッファ層と上記チャネル層との間におけるＡＩＧａＮバックバリア層をさらに含む。
好ましくは、上記窒化物パワーデバイスにおいて、上記ゲートの下に誘電体層を有する。
好ましくは、上記窒化物パワーデバイスにおいて、上記ゲートはゲートフィールドプレートを有し、および／または、上記ドレインはドレインフィールドプレートを有する。
本発明の一局面によれば、窒化物パワーデバイスを製造するための方法が提供され、前記方法は、空間電荷空乏領域を形成することが可能な半導体ドーピング複数層構造をシリコン基板に導入するステップと、上記半導体ドーピング複数層構造を含むシリコン基板上に窒化物核形成層を成長させるステップと、上記窒化物核形成層上に窒化物バッファ層を成長させるステップと、上記窒化物バッファ層上に窒化物チャネル層を成長させるステップと、上記窒化物チャネル層上に接触電極を形成するステップと、を含み、前記窒化物パワーデバイスがトライオード構造である場合、前記電極は、ソースおよびドレイン、並びに、ソースとドレインとの間のゲートを含み、前記窒化物パワーデバイスがダイオード構造である場合、前記電極は、正極および負極を含む。
好ましくは、上記の窒化物パワーデバイスを製造するための方法において、上記半導体ドーピング複数層構造の製作方法がエピタキシャル成長またはイオン注入である。
以下、図面を参照して本発明の具体的な実施形態を説明することにより、本発明の上述した特徴、利点、および目的をもっと良く了解させることが可能になると信じる。
従来のＳｉ基板上の窒化物パワーデバイスの構成を示す図である。 シリコン上の窒化物パワーデバイスの、浮動接地の場合および基板接地の場合での破壊電圧である。 本発明の第１実施形態の窒化物パワーデバイスの構成を示す図である。 本発明の第１実施形態の１つの変形構成である。 本発明の第１実施形態の他の変形構成である。 本発明の第１実施形態の１つの変形構成である。 本発明の第１実施形態の他の変形構成である。 本発明の第１実施形態の他の変形構成である。 本発明の第２実施形態のシリコン基板上の窒化物パワーデバイスの構成を示す図である。 本発明の第３実施形態のシリコン基板上の窒化物パワーデバイスの構成を示す図である。 本発明の第４実施形態のシリコン基板上の窒化物パワーデバイスの構成を示す図である。 本発明の第５実施形態のシリコン基板上の窒化物パワーデバイスの構成を示す図である。 本発明の第６実施形態のシリコン基板上の窒化物パワーデバイスの構成を示す図である。 本発明の第７実施形態のシリコン基板上の窒化物パワーデバイスの構成を示す図である。 本発明の第８実施形態のシリコン基板上の窒化物パワーデバイスの構成を示す図である。
背景技術に記載されたように、従来のシリコン基板窒化物パワーデバイスは、シリコン基板が接地された後、デバイス全体の縦方向の破壊電圧が元の半分に減少するため、デバイスの電圧破壊の確率を大幅に増大させる。
本発明では、従来技術の欠陥に基づき、高い破壊電圧に耐えることが可能な窒化物パワーデバイスを提供している。この窒化物パワーデバイスでは、シリコン基板において、ｐ型シリコン層およびｎ型シリコン層を交互に配列したｐｎ接合が製作される。印加電圧が窒化物パワーデバイスに印加される場合、ｐｎ接合ごとに、１つの空間電荷空乏領域が形成され、１つまたは複数の空間電荷空乏領域の重ね合わせによって、デバイス全体の破壊電圧を大幅に向上させ、デバイスが電圧により破壊されるリスクを低減させる。
以下、図面を参照して、本発明の解決手段を詳しく説明する。
図２Ａを参照されたい。図２Ａは、本発明の第１実施形態のシリコン基板上の窒化物パワーデバイスの構成を示す図である。本実施形態では、トライオード構造を有する電界効果トランジスタを用いて説明する。この窒化物パワーデバイスは、空間電荷空乏領域を形成することが可能な半導体ドーピング複数層構造１０を含むシリコン基板１と、上記シリコン基板１上におけるエピタキシャル複数層構造と、を含む。該エピタキシャル複数層構造は、窒化物核形成層２と、ＧａＮまたはＡＩＮまたは他の窒化物を含み、基板材料と高品質窒化物エピタキシャル層とをマッチングする働きをして、上方の窒化ガリウム／窒化アルミニウムガリウムからなるヘテロ接合の結晶体品質、表面トボグラフィ、および電気的性質などのパラメータに影響するバッファ層３と、バッファ層３上に成長させ、アンドープＧａＮ層を含むチャネル層４と、チャネル層４上に成長させ、ＡｌＧａＮまたは他の窒化物を含み、チャネル層４とともに半導体ヘテロ接合構造を構成して、界面において高濃度の二次元電子ガスを形成し、ＧａＮチャネル層のヘテロ接合の界面において導電チャネルを生じさせるバリア層５と、バリア層５上に堆積され、材料表面をパッシベーションするための、ＳｉＮ、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、ＨｆＯ２、ＨｆＡｌＯｘのうちの１つを含み、もしくは、それらの任意の組み合わせである誘電体層９と、を含む。ソース６とドレイン７との間の領域において、誘電体層がエッチングされてノッチを形成し、その後、金属を堆積してゲート８が形成される。本発明では、シリコン基板において、空間電荷空乏領域を形成することが可能な半導体ドーピング複数層構造１０が導入され、この半導体ドーピング複数層構造１０は、本発明の革新的なものであり、ｐ型半導体層およびｎ型半導体層で構成されるｐｎ接合、もしくは、複数層のｐ型半導体層およびｎ型半導体層を交互に繰り返すことにより構成される複数のｐｎ接合である。半導体層は薄く、厚さが一般的に２ｎｍより大きく、エピタキシャル成長またはイオン注入によって形成することができる。半導体ドーピング複数層構造全体の層数、厚さ、およびドーピング濃度は、耐えるべき電圧に応じて調節することができ、ｎ型およびｐ型半導体のドーピング濃度が低いように、即ち、ｎ−型およびｐ−型半導体が形成されるようにしてもよい。ドレインに正方向の電圧が印加されて、基板が接地される場合、ｐｎ接合ごとに空間電荷空乏領域が生じ、半導体ドーピング複数層構造全体で１つの厚い空間電荷空乏領域を形成し、大きな電圧降下に耐えることが可能になる。このような方法によって、デバイスの破壊電圧が大幅に向上する。説明すべきものとして、本実施形態で例示しているパワーデバイスが電界効果トランジスタであるので、基板上におけるエピタキシャル複数層構造には、チャネル層上におけるバリア層、およびバリア層の表面における誘電体層などが含まれるが、パワーデバイスは、他の機能を有する半導体デバイスであってもよい。このため、本発明として、エピタキシャル複数層構造は、特定の機能を有する半導体デバイスの実現のみを目的とする場合、少なくとも、核形成層と、バッファ層と、窒化物チャネル層と、を含む。
図２Ｂは、本発明の第１実施形態の１つの変形であり、図２Ａと異なる点がシリコン基板１にある。該シリコン基板１は、低濃度ドープのＰ−シリコンおよびｎ型シリコンで構成される。ドレインに正方向の電圧が印加されて、基板が接地される場合、該シリコン基板１は、逆バイアスのＰＮ接合に類似するものであり、空間電荷空乏領域が形成され、一定の電圧降下に耐えることが可能になり、デバイスの破壊電圧を向上させる。
図２Ｃは、本発明の第１実施形態の他の変形であり、図２Ａおよび図２Ｂと異なる点がシリコン基板１にある。該シリコン基板１は、３層構造を有し、高濃度ドープのｐ＋シリコン、低濃度ドープのｐ−シリコン、およびｎ型シリコンで構成される。該シリコン基板１の機能は、図２Ａおよび図２Ｂにおけるシリコン基板１の機能と同様であり、ここで説明を省略する。
図３は、本発明の第１実施形態の１つの変形であり、直接にシリコン基板のトップ層にエピタキシャル成長またはドーピングのプロセスを行うことにより、半導体ドーピング複数層構造がシリコン基板のトップ層に位置するようにし、窒化物核形成層２およびバッファ層３などを直接に半導体ドーピング複数層構造上に成長させることができ、図２におけるシリコン基板の内部に位置する半導体ドーピング複数層構造に比べると、この構造の製造プロセスが相対的に簡単化される。
図４は、本発明の第１実施形態の他の変形であり、直接にシリコン基板の裏面にエピタキシャル成長またはドーピングのプロセスを行うことにより、半導体ドーピング複数層構造がシリコン基板の裏面に位置するようにし、図３におけるシリコン基板のトップ層に位置する半導体ドーピング複数層構造に比べると、窒化物核形成層２およびバッファ層３などを直接に半導体ドーピング複数層構造上に成長させるプロセスの難しさを低減させる。
図５は、本発明の第１実施形態の他の変形である。一般的に、半導体ドーピング複数層構造の層数および厚さは、耐えるべき電圧によって決まり、印加電圧が高くない場合、半導体ドーピング複数層構造は、厚すぎることが必要ではなく、プロセスは、簡単化することができる。図５に示すように、該半導体ドーピング複数層構造１０は、１層のｎ型半導体および１層のｐ型半導体で構成される。ここで、ｎ型半導体層は、最もトップ層に位置し、窒化物エピタキシャル層に接近する。ｎ型半導体層は、厚い低濃度ドープ半導体層であってもよく、ｐ型半導体層は、薄い高濃度ドープ半導体層であってもよい。ドレインに正方向の電圧が印加されて、基板が接地される場合、該半導体ドーピング双層構造は、逆バイアスのＰＮ接合に類似するものであり、空間電荷空乏領域が形成され、一定の電圧降下に耐えることが可能になり、デバイスの破壊電圧を向上させる。該半導体ドーピング双層構造は、シリコン基板のトップ層または裏面に位置してもよい。
該第１実施形態の窒化物パワーデバイスの製造において、
空間電荷空乏領域を形成することが可能な半導体ドーピング複数層構造をシリコン基板に導入するステップと、上記半導体ドーピング複数層構造を含むシリコン基板上に窒化物核形成層を成長させるステップと、上記窒化物核形成層上に窒化物バッファ層を成長させるステップと、上記窒化物バッファ層上に窒化物チャネル層を成長させるステップと、上記窒化物チャネル層上に接触電極を形成するステップと、を含む。
半導体ドーピング複数層構造については、エピタキシャル成長またはイオン注入によって、該半導体ドーピング複数層構造をシリコン基板の内部、トップ表面、または裏面に製作し、所要の破壊電圧の多少に応じて、該半導体ドーピング複数層構造の層数および厚さを決定することができる。
図６は、本発明の第２実施形態のシリコン基板上の窒化物パワーデバイスの構成を示す図である。該実施形態では、ダイオード構造を有するダイオードデバイスを用いて説明する。窒化物ダイオードデバイスのシリコン基板に半導体ドーピング複数層構造を導入することにより、ダイオードの逆方向の破壊電圧を向上させることができる。ここで、電極８は、ショットキー接合であり、ダイオードの正極とされ、電極７は、オーム接触であり、ダイオードの負極とされる。
図７は、本発明の第３実施形態のシリコン基板上の窒化物パワーデバイスの構成を示す図である。該実施形態では、他のトライオード構造のＭＯＳＦＥＴデバイスを用いて説明する。該ＭＯＳＦＥＴデバイスは、窒化物ｎチャネルＭＯＳＦＥＴデバイスであり、該デバイスのシリコン基板に半導体ドーピング複数層構造を導入することにより、デバイスの破壊電圧を大幅に向上させる。窒化物チャネル層のソースおよびドレインの下方の領域は、ｎ型高濃度ドープ領域であり、一般的にシリコンがドーピングされ、ゲートの下方の領域は、ｐ型低濃度ドープであり、一般的にマグネシウムがドーピングされ、ゲート金属の下の誘電体層は、一般的に、ＳｉＯ２、ＳｉＮ、ＡｌＮ、Ａｌ２Ｏ３、または他の絶縁誘電体層である。
図８は、本発明の第４実施形態のシリコン基板上の窒化物パワーデバイスの構成を示す図である。バリア層上にＧａＮキャップ層１１を成長させることにより、ＡｌＧａＮバリア層の材料表面は、欠陥状態密度および表面状態密度が大きいため、多くの電子が捕獲され、チャネルにおける二次元電子ガスに影響を与え、デバイスの特性および信頼性を低減する。バリア層の表面に１層のＧａＮを成長させて保護層とすることにより、バリア層の材料表面の欠陥状態および表面状態によるデバイスの特性への影響を効果的に減少することができる。
図９は、本発明の第５実施形態のシリコン基板上の窒化物パワーデバイスの構成を示す図である。バリア層とチャネル層との間にＡＩＮ挿入層１２を導入することにより、ＡＩＮのバンドギャップが非常に高いので、より効果的に電子をヘテロ接合のポテンシャル井戸に制限することができ、二次元電子ガスの濃度を向上させ、また、ＡＩＮ挿入層によれば、導電チャネルとＡｌＧａＮバリア層とが分離され、バリア層による電子への散乱効果が低減され、これにより、電子移動度を高めて、デバイス全体の特性を向上させることができる。
図１０は、本発明の第６実施形態のシリコン基板上の窒化物パワーデバイスの構成を示す図である。バリア層とチャネル層との間にＡＩＧａＮバックバリア層１３が導入される。一定の印加電圧下では、チャネル内の電子がバッファ層に入ることになり、特に、短チャネルデバイスにおいて、このような現象がより深刻になることで、ゲートによるチャネル電子への制御が相対的に弱くなり、短チャネル効果が発生し、加えて、バッファ層における欠陥や不純物が多いため、チャネル内の二次元電子ガスに影響を与え、例えば、電流コラプスを生じる。ＡＩＧａＮバックバリア層を導入することにより、チャネル電子とバッファ層とを分離し、二次元電子ガスをチャネル層に効果的に制限し、短チャネル効果および電流コラプス効果を改善することができる。
図１１は、本発明の第７実施形態のシリコン基板上の窒化物パワーデバイスの構成を示す図である。ゲートの下方に絶縁誘電体層１４を挿入して、ＭＩＳＦＥＴ構造を形成する。この１層の絶縁誘電体は、デバイスのパッシベーション層とされるとともに、ゲート絶縁層であり、ゲートのリーク電流を効果的に低減することができる。絶縁誘電体層１４は、ＳｉＮ、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、ＨｆＯ２、ＨｆＡｌＯｘのうちの１つを含み、もしくは、それらの任意の組み合わせである。
図１２は、本発明の第８実施形態のシリコン基板上の窒化物パワーデバイスの構成を示す図である。該窒化物パワーデバイスのゲート８および／またはソース６上には、さらにゲートフィールドプレート１５および／またはソースフィールドプレート１６が設けられている。ゲートおよび／またはソースにフィールドプレート構造を導入することにより、ゲートのドレインに接近する側の電界強度を低減し、ゲートのリーク電流を減少し、デバイスの破壊電圧をさらに向上させることができる。
本発明を基にして、シリコン基板上の窒化物チャネル層またはバリア層の構成、あるいはデバイスの製造プロセスを変更することによっても、窒化物パワーデバイスの強化型デバイスを実現することができ、例えば、フッ素イオンでゲート金属の下方の材料領域を衝撃することにより、強化型デバイスなどを形成することができる。
上記をまとめると、本発明では、シリコン基板上の窒化物パワーデバイスおよびその製造方法が提供され、ｎ型シリコン層およびｐ型シリコン層を交互に繰り返すことにより構成される半導体ドーピング複数層構造をシリコン基板に導入することにより、空間電荷空乏領域が形成され、デバイスの破壊電圧を向上させ、デバイスが電圧により破壊されるリスクを低減させる。
上記は、例示的な実施例を介して、本発明の窒化物パワーデバイス、および窒化物パワーデバイスを製造するための方法を詳しく説明しているが、上述したこれらの実施例は、取り尽くされたものではなく、当業者は、本発明の精神および範囲内で、様々な変更および修正を実現することができる。従って、本発明は、これらの実施例に限定されるものではなく、本発明の範囲は、添付の特許請求の範囲のみに従う。例えば、上記は、シリコン基板においてｎ型シリコン層およびｐ型シリコン層を交互に繰り返すことにより構成される半導体ドーピング複数層構造を例として説明しているが、理解すべきものとして、基板の耐電圧性を向上させるために、当業者に公知の他の構造または材料を使用することができ、これについて、本発明は、何らかの制限もない。
１ シリコン基板
２ 窒化物核形成層
３ 窒化物バッファ層
４ 窒化物チャネル層
５ 窒化物バリア層
６ ソース
７ ドレイン
８ ゲート
９ 誘電体パッシベーション層
１０ 半導体ドーピング複数層構造
１１ ＧａＮキャップ層
１２ ＡＩＮ挿入層
１３ ＡＩＧａＮバックバリア層
１４ 絶縁誘電体層
１５ ゲートフィールドプレート
１６ ソースフィールドプレート

Claims (15)

  1. 窒化物パワーデバイスであって、
    空間電荷空乏領域を形成することが可能な半導体ドーピング複数層構造を含むシリコン基板と、
    上記シリコン基板上におけるエピタキシャル複数層構造と、
    前記エピタキシャル複数層構造上に形成される電極と、を含み、
    該エピタキシャル複数層構造は、少なくとも、窒化物核形成層と、前記窒化物核形成層上に形成される窒化物バッファ層と、前記窒化物バッファ層上に形成される窒化物チャネル層と、を含み、
    前記窒化物パワーデバイスがトライオード構造である場合、前記電極は、ソースおよびドレイン、並びに、ソースとドレインとの間のゲートを含み、前記窒化物パワーデバイスがダイオード構造である場合、前記電極は、正極および負極を含む窒化物パワーデバイス。
  2. 前記半導体ドーピング複数層構造は、１層のｎ型半導体層および１層のｐ型半導体層で構成されるｐｎ接合であり、１つの空間空乏領域を含み、もしくは、ｎ型半導体層およびｐ型半導体層を交互に繰り返すことにより構成される複数層構造であり、複数のｐｎ接合、即ち、複数の空間空乏領域を含むことを特徴とする請求項１に記載の窒化物パワーデバイス。
  3. 前記半導体ドーピング複数層構造におけるｎ型半導体層およびｐ型半導体層の単層の厚さが２ｎｍより大きく、該半導体ドーピング複数層構造におけるｎ型半導体層およびｐ型半導体層がそれぞれｎ−型半導体およびｐ−型半導体であり、半導体ドーピング複数層構造全体の層数、厚さ、およびドーピング濃度は、耐えるすべき電圧に応じて調節することを特徴とする請求項２に記載の窒化物パワーデバイス。
  4. 前記半導体ドーピング複数層構造は、シリコン基板のトップ層、または内部、または裏面、あるいは、それらの任意の組み合わせに形成することが可能であることを特徴とする請求項１に記載の窒化物パワーデバイス。
  5. 前記半導体ドーピング複数層構造における半導体は、シリコン、ゲルマニウム、ゲルマニウムシリコン、炭化ケイ素、III−Ｖ族化合物のうちの任意の１つまたはそれらの任意の組み合わせであることが可能であることを特徴とする請求項１に記載の窒化物パワーデバイス。
  6. 前記窒化物チャネル層上には、さらに窒化物バリア層が設けられており、窒化物チャネル層と窒化物バリア層との界面において、二次元電子ガスが形成されていることを特徴とする請求項１に記載の窒化物パワーデバイス。
  7. 前記窒化物バリア層上には、さらに誘電体層が設けられていることを特徴とする請求項６に記載の窒化物パワーデバイス。
  8. 前記誘電体層は、ＳｉＮ、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、ＨｆＯ２、ＨｆＡｌＯｘのうちの１つを含み、もしくは、それらの任意の組み合わせであることを特徴とする請求項７に記載の窒化物パワーデバイス。
  9. 上記窒化物バリア層上における窒化ガリウムキャップ層をさらに含むことを特徴とする請求項６に記載の窒化物パワーデバイス。
  10. 上記窒化物バリア層と上記窒化物チャネル層との間におけるＡＩＮ挿入層をさらに含むことを特徴とする請求項６に記載の窒化物パワーデバイス。
  11. 上記バッファ層と上記チャネル層との間におけるＡＩＧａＮバックバリア層をさらに含むことを特徴とする請求項１に記載の窒化物パワーデバイス。
  12. 前記ゲートの下方には、さらに絶縁誘電体層が設けられていることを特徴とする請求項１に記載の窒化物パワーデバイス。
  13. 前記ゲートおよび／またはソースは、フィールドプレート構造を有することを特徴とする請求項１に記載の窒化物パワーデバイス。
  14. 窒化物パワーデバイスを製造するための方法であって、
    空間電荷空乏領域を形成することが可能な半導体ドーピング複数層構造をシリコン基板に導入するステップと、
    上記半導体ドーピング複数層構造を含むシリコン基板上に窒化物核形成層を成長させるステップと、
    上記窒化物核形成層上に窒化物バッファ層を成長させるステップと、
    上記窒化物バッファ層上に窒化物チャネル層を成長させるステップと、
    上記窒化物チャネル層上に接触電極を形成するステップと、を含み、
    前記窒化物パワーデバイスがトライオード構造である場合、前記電極は、ソースおよびドレイン、並びに、ソースとドレインとの間のゲートを含み、前記窒化物パワーデバイスがダイオード構造である場合、前記電極は、正極および負極を含む、
    ことを特徴とする窒化物パワーデバイスを製造するための方法。
  15. 前記半導体ドーピング複数層構造の製作方法がエピタキシャル成長またはイオン注入であることを特徴とする請求項１４に記載の窒化物パワーデバイスを製造するための方法。
JP2015556386A 2013-02-07 2014-01-27 窒化物パワーデバイスおよびその製造方法 Active JP6588340B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201310049854.4A CN103117303B (zh) 2013-02-07 2013-02-07 一种氮化物功率器件及其制造方法
CN201310049854.4 2013-02-07
PCT/CN2014/071559 WO2014121710A1 (zh) 2013-02-07 2014-01-27 一种氮化物功率器件及其制造方法

Publications (2)

Publication Number Publication Date
JP2016510514A true JP2016510514A (ja) 2016-04-07
JP6588340B2 JP6588340B2 (ja) 2019-10-09

Family

ID=48415625

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015556386A Active JP6588340B2 (ja) 2013-02-07 2014-01-27 窒化物パワーデバイスおよびその製造方法

Country Status (5)

Country Link
EP (1) EP2955757B1 (ja)
JP (1) JP6588340B2 (ja)
CN (1) CN103117303B (ja)
DK (1) DK2955757T3 (ja)
WO (1) WO2014121710A1 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103117303B (zh) * 2013-02-07 2016-08-17 苏州晶湛半导体有限公司 一种氮化物功率器件及其制造方法
CN104347695A (zh) * 2013-07-31 2015-02-11 浙江大学苏州工业技术研究院 一种提高器件纵向耐压能力的半导体装置
CN103531615A (zh) * 2013-10-15 2014-01-22 苏州晶湛半导体有限公司 氮化物功率晶体管及其制造方法
CN103500763B (zh) 2013-10-15 2017-03-15 苏州晶湛半导体有限公司 Ⅲ族氮化物半导体器件及其制造方法
CN103887325A (zh) * 2013-12-18 2014-06-25 杭州恩能科技有限公司 一种提高器件耐压能力的半导体装置及其制备方法
CN103779208B (zh) * 2014-01-02 2016-04-06 中国电子科技集团公司第五十五研究所 一种低噪声GaN HEMT器件的制备方法
CN103745991B (zh) * 2014-01-22 2016-05-04 西安电子科技大学 基于超结的AlGaN/GaN高压器件及其制作方法
CN104241400B (zh) * 2014-09-05 2017-03-08 苏州捷芯威半导体有限公司 场效应二极管及其制备方法
CN105280725B (zh) * 2015-04-17 2019-03-12 苏州捷芯威半导体有限公司 一种氮化镓二极管及其制作方法
CN112201693A (zh) * 2020-09-30 2021-01-08 锐石创芯（深圳）科技有限公司 一种氮化镓半导体器件和制造方法
CN113380877A (zh) * 2021-06-10 2021-09-10 四川美阔电子科技有限公司 一种双结型场板的功率器件

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005217049A (ja) * 2004-01-28 2005-08-11 Sanken Electric Co Ltd 半導体装置
JP2007158143A (ja) * 2005-12-07 2007-06-21 Nippon Telegr & Teleph Corp <Ntt> ヘテロ接合型電界効果トランジスタ
JP2007250721A (ja) * 2006-03-15 2007-09-27 Matsushita Electric Ind Co Ltd 窒化物半導体電界効果トランジスタ構造
JP2007294769A (ja) * 2006-04-26 2007-11-08 Toshiba Corp 窒化物半導体素子
WO2010001607A1 (ja) * 2008-07-03 2010-01-07 パナソニック株式会社 窒化物半導体装置
WO2012054122A1 (en) * 2010-10-20 2012-04-26 National Semiconductor Corporation Hemt with increased buffer breakdown voltage
WO2012054123A1 (en) * 2010-10-20 2012-04-26 National Semiconductor Corporation Hemt with floating and grounded substrate regions
JP2012156320A (ja) * 2011-01-26 2012-08-16 Toshiba Corp 半導体素子
JP2012231003A (ja) * 2011-04-26 2012-11-22 Advanced Power Device Research Association 半導体装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5060030A (en) * 1990-07-18 1991-10-22 Raytheon Company Pseudomorphic HEMT having strained compensation layer
JP2009164158A (ja) * 2007-12-28 2009-07-23 Panasonic Corp 半導体装置及びその製造方法
JP5524462B2 (ja) * 2008-08-06 2014-06-18 シャープ株式会社 半導体装置
WO2011024367A1 (ja) * 2009-08-27 2011-03-03 パナソニック株式会社 窒化物半導体装置
CN102299071A (zh) * 2010-06-23 2011-12-28 中国科学院微电子研究所 一种提高AlGaN/GaN HEMT频率特性的方法
CN102306659B (zh) * 2011-09-08 2013-06-19 浙江大学 一种基于体电场调制的ldmos器件
CN102903738B (zh) * 2012-09-06 2016-08-17 苏州晶湛半导体有限公司 Ⅲ族氮化物半导体器件及其制造方法
CN103117303B (zh) * 2013-02-07 2016-08-17 苏州晶湛半导体有限公司 一种氮化物功率器件及其制造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005217049A (ja) * 2004-01-28 2005-08-11 Sanken Electric Co Ltd 半導体装置
JP2007158143A (ja) * 2005-12-07 2007-06-21 Nippon Telegr & Teleph Corp <Ntt> ヘテロ接合型電界効果トランジスタ
JP2007250721A (ja) * 2006-03-15 2007-09-27 Matsushita Electric Ind Co Ltd 窒化物半導体電界効果トランジスタ構造
JP2007294769A (ja) * 2006-04-26 2007-11-08 Toshiba Corp 窒化物半導体素子
WO2010001607A1 (ja) * 2008-07-03 2010-01-07 パナソニック株式会社 窒化物半導体装置
WO2012054122A1 (en) * 2010-10-20 2012-04-26 National Semiconductor Corporation Hemt with increased buffer breakdown voltage
WO2012054123A1 (en) * 2010-10-20 2012-04-26 National Semiconductor Corporation Hemt with floating and grounded substrate regions
JP2012156320A (ja) * 2011-01-26 2012-08-16 Toshiba Corp 半導体素子
JP2012231003A (ja) * 2011-04-26 2012-11-22 Advanced Power Device Research Association 半導体装置

Also Published As

Publication number Publication date
CN103117303B (zh) 2016-08-17
CN103117303A (zh) 2013-05-22
JP6588340B2 (ja) 2019-10-09
EP2955757B1 (en) 2019-09-18
EP2955757A4 (en) 2017-01-11
EP2955757A1 (en) 2015-12-16
DK2955757T3 (da) 2019-12-02
WO2014121710A1 (zh) 2014-08-14

Similar Documents

Publication Publication Date Title
US10985270B2 (en) Nitride power transistor and manufacturing method thereof
JP6588340B2 (ja) 窒化物パワーデバイスおよびその製造方法
TWI534864B (zh) 具凹入合併鰭及襯底的絕緣層上半導體鰭式場效電晶體用以加強應力偶合
US20130240951A1 (en) Gallium nitride superjunction devices
US20150126011A1 (en) Nitride semiconductor device and method for manufacturing same
JP5494474B2 (ja) 半導体装置及びその製造方法
CN103858236A (zh) 利用再生长栅极的GaN垂直JFET的方法和系统
CN102916046B (zh) 硅衬底上氮化物高压器件及其制造方法
JP5997234B2 (ja) 半導体装置、電界効果トランジスタおよび電子装置
CN103875075A (zh) 利用再生长沟道的GaN垂直JFET的方法和系统
JP6834546B2 (ja) 半導体装置及びその製造方法
US20130292745A1 (en) Finfet compatible pc-bounded esd diode
CN103811542B (zh) 一种锡化物超晶格势垒半导体晶体管
JP2011165777A (ja) 窒化ガリウム半導体装置及びその製造方法
CN102214684A (zh) 一种具有悬空源漏的半导体结构及其形成方法
US20180076287A1 (en) Semiconductor device and semiconductor substrate
CN103003930B (zh) 场效应晶体管
KR20130082307A (ko) 기판 구조체, 이로부터 제조된 반도체소자 및 그 제조방법
US20220246744A1 (en) Transistor device and method of manufacturing
CN102983172A (zh) GaAs基垂直结构MOS器件及其制作方法
CN108352408A (zh) 半导体装置、电子部件、电子设备以及半导体装置的制造方法
CN103094124A (zh) 高压结型场效应管的结构及制造方法
JP6930113B2 (ja) 半導体装置および半導体装置の製造方法
JP5208439B2 (ja) 窒化物半導体装置
JP6600984B2 (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150929

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20151007

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160830

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160831

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161109

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20170523

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170922

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20170922

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171011

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20171016

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20180105

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190528

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190912

R150 Certificate of patent or registration of utility model

Ref document number: 6588340

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250