CN117525006A - 具有垂直对准的第一衬底和第二衬底的功率模块 - Google Patents

具有垂直对准的第一衬底和第二衬底的功率模块 Download PDF

Info

Publication number
CN117525006A
CN117525006A CN202310971322.XA CN202310971322A CN117525006A CN 117525006 A CN117525006 A CN 117525006A CN 202310971322 A CN202310971322 A CN 202310971322A CN 117525006 A CN117525006 A CN 117525006A
Authority
CN
China
Prior art keywords
patterned
metallization
island
power transistor
vertical power
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310971322.XA
Other languages
English (en)
Inventor
A·利斯
E·京特
T·施密德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN117525006A publication Critical patent/CN117525006A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H01L22/22—Connection or disconnection of sub-entities or redundant parts of a device in response to a measurement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49531—Additional leads the additional leads being a wiring board
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H01L23/051—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body another lead being formed by a cover plate parallel to the base plate, e.g. sandwich type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本公开内容提供了具有垂直对准的第一衬底和第二衬底的功率模块。一种功率模块包括：第一衬底，其具有图案化的第一金属化部；第二衬底，其与第一衬底垂直对准并具有面对图案化的第一金属化部的图案化的第二金属化部；第一垂直功率晶体管管芯，其具有附接到图案化的第一金属化部的第一岛状物的漏极焊盘和经由第一间隔物电连接到图案化的第二金属化部的第一岛状物的源极焊盘；以及第二垂直功率晶体管管芯，其具有经由第二间隔物电连接到图案化的第一金属化部的第一岛状物的源极焊盘。第二垂直功率晶体管管芯的第一子集具有附接到图案化的第二金属化部的第二岛状物的漏极焊盘。第二垂直功率晶体管管芯的第二子集具有附接到图案化的第二金属化部的第三岛状物的漏极焊盘。描述了一种生产该模块的方法。

Description

具有垂直对准的第一衬底和第二衬底的功率模块
背景技术
功率模块通常具有在同一模块中具有高侧开关和低侧开关的半桥配置。每个开关通常由1至4个功率晶体管管芯(芯片)形成，这导致每个模块总共2至8个管芯。在用于实现半桥开关的SiC晶体管管芯的情况下，与Si技术相比，SiC技术更昂贵。然而，与现有的Si技术相比，SiC技术提供更高的电压操作、更宽的温度范围和增加的开关频率。热优化是功率模块的问题，特别是在具有8个SiC晶体管管芯的完全填充的功率模块的情况下。由于单个SiC管芯之间的距离相对较短，因此在SiC管芯之间产生强的热耦合。此外，功率模块的顶部管芯载体衬底仅贡献约30％的总散热。这意味着相对昂贵的SiC管芯和顶部衬底在常规功率模块设计中的热性能方面没有被充分利用。
因此，需要形成具有优化的热性能的改进的功率模块设计。
发明内容
根据功率模块的实施例，功率模块包括：第一衬底，所述第一衬底具有图案化的第一金属化部；第二衬底，所述第二衬底与所述第一衬底垂直对准，并且包括面对所述图案化的第一金属化部的图案化的第二金属化部；第一多个垂直功率晶体管管芯，所述第一多个垂直功率晶体管管芯具有附接到所述图案化的第一金属化部的第一岛状物的漏极焊盘和经由第一多个间隔物电连接到所述图案化的第二金属化部的第一岛状物的源极焊盘；以及第二多个垂直功率晶体管管芯，所述第二多个垂直功率晶体管管芯具有经由第二多个间隔物电连接到所述图案化的第一金属化部的第一岛状物的源极焊盘，其中，所述第二多个垂直功率晶体管管芯的第一子集具有附接到所述图案化的第二金属化部的第二岛状物的漏极焊盘，并且所述第二多个垂直功率晶体管管芯的第二子集具有附接到所述图案化的第二金属化部的第三岛状物的漏极焊盘。
根据生产功率模块的方法的实施例，该方法包括：将第一多个垂直功率晶体管管芯的漏极焊盘附接到第一衬底的图案化的第一金属化部的第一岛状物；将第二多个垂直功率晶体管管芯的第一子集的漏极焊盘附接到第二衬底的图案化的第二金属化部的第二岛状物；将所述第二多个垂直功率晶体管管芯的第二子集的漏极焊盘附接到所述图案化的第二金属化部的第三岛状物；将附接有所述第二多个垂直功率晶体管管芯的所述第二衬底与附接有所述第一多个垂直功率晶体管管芯的所述第一衬底垂直对准，使得所述图案化的第二金属化部面对所述图案化的第一金属化部；在所述垂直对准之后，经由第一多个间隔物将所述第一多个垂直功率晶体管管芯的源极焊盘电连接到所述图案化的第二金属化部的第一岛状物，并且经由第二多个间隔物将所述第二多个垂直功率晶体管管芯的源极焊盘电连接到所述图案化的第一金属化部的第一岛状物。
本领域技术人员在阅读以下具体实施方式并查看附图时将认识到附加特征和优点。
附图说明
附图的元件不一定相对于彼此按比例绘制。相同的附图标记表示对应的类似部分。可以组合各种所示实施例的特征，除非它们彼此排除。在附图中示出了实施例，并且在下面的描述中详细描述了所述实施例。
图1示出了模制功率模块的实施例的俯视平面图。
图2示出了功率模块的分解图。
图3示出了沿着图1和图2中标记为A-A'的线的功率模块的截面图。
图4A是功率模块的第一衬底的平面图。
图4B是功率模块的第二衬底的平面图。
图5示出了根据另一实施例的功率模块的分解图。
图6A是图5的功率模块的第一衬底的平面图。
图6B是图5的功率模块的第二衬底的平面图。
图7示出了功率模块的另一实施例的分解图。
图8示出了沿着图7中标记为B-B'的线的功率模块的截面图。
图9示出了根据图7的实施例的由一对第一和第二垂直功率晶体管管芯形成的示例性半桥的电路示意图和用于半桥实施方式但没有模制化合物的对应截面模块视图。
图10示出了根据具有一对漏极向下和源极向下垂直功率晶体管的实施例的由一对第一和第二垂直功率晶体管管芯形成的示例性半桥的电路示意图以及用于半桥实施方式但没有模制化合物的对应截面模块视图。
图11示出了模制功率模块的单面冷却实施例。
具体实施方式
本文描述的实施例提供了一种功率模块设计，其中一些功率半导体管芯附接到功率模块的下衬底，并且其他功率半导体管芯附接到功率模块的上衬底，具有提供到相对衬底的对应垂直连接部的间隔物。模块衬底彼此垂直对准，使得一个衬底的图案化的金属化部面对另一衬底的图案化的金属化部。例如，在半桥功率模块的情况下，形成半桥的低侧开关的垂直功率晶体管管芯可以附接到功率模块的下衬底，并且形成半桥的高侧开关的垂直功率晶体管管芯可以附接到功率模块的上衬底，反之亦然。由于高侧垂直功率晶体管管芯和低侧垂直功率晶体管管芯附接到不同的衬底并且因此彼此垂直间隔开，因此高侧垂直功率晶体管管芯和低侧垂直功率晶体管管芯通过这种设计彼此热解耦。在双面冷却的情况下，高侧垂直功率晶体管管芯的主要散热经由一个衬底通过功率模块的一侧，并且低侧垂直功率晶体管管芯的主要散热经由另一衬底通过模块的相对侧。还描述了单面冷却实施例。
接下来参考附图描述的是功率模块和生产功率模块的方法的示例性实施例。除非另有明确说明，否则本文描述的任何功率模块实施例可以互换使用。
图1示出了功率模块100的实施例的俯视平面图。图2示出了功率模块100的分解图。图3示出了沿着图1和图2中标记为A-A'的线的功率模块100的截面图。功率模块100可以形成用于各种功率应用的功率电子电路的一部分，诸如DC/AC逆变器、DC/DC转换器、AC/DC转换器、DC/AC转换器、AC/AC转换器、多相逆变器、H桥等。
功率模块100包括具有图案化的第一金属化部104的第一衬底102和与第一衬底102垂直对准的第二衬底106。第二衬底106具有面对第一衬底102的图案化的第一金属化部104的图案化的第二金属化部108。将彼此面对的衬底金属化部104、108图案化，以确保用于实现包括在功率模块100中的功率电子装置的电连接的适当布线。稍后在半桥的上下文中更详细地描述示例性电连接。然而，半桥仅是可以包括在功率模块100中的功率电子装置的一个示例。彼此面对的衬底金属化部104、108可以与图中所示的图案化不同地被图案化，以便于包括在功率模块100中的任何类型的功率电子装置的电连接。各个衬底102、106的彼此背对的侧面110、112可以被金属化，例如，以实现功率模块100的双面冷却(DSC)。
第一衬底102可以是直接键合铜(DBC)衬底、活性金属钎焊(AMB)衬底、或绝缘金属(IMS)衬底，其中在每种情况下，诸如陶瓷的绝缘体103将第一衬底102的金属化侧面104、110彼此分开。第二衬底106可以是DBC衬底、AMB衬底、或IMS衬底，其中在每种情况下，诸如陶瓷的绝缘体107将第二衬底106的金属化侧面108、112彼此分开。替代地，可以省略第二衬底106的绝缘体107，使得第二衬底106仅包括图案化金属化部108，例如引线框架。第一衬底102和第二衬底106可以是相同的衬底类型或不同的衬底类型。第一衬底102和第二衬底106可具有相同的面积或不同的面积。在图2中，在将第二衬底106从右向左翻转并与第一衬底102垂直对准之前，并排示出了第一衬底102和第二衬底106。
功率模块100还包括第一垂直功率晶体管管芯114和第二垂直功率晶体管管芯116。功率晶体管管芯114、116是“垂直”管芯，因为初级电流流动路径在每个管芯114、116的正面和背面之间。漏极端子通常设置在管芯背面，其中栅极端子和源极端子(以及可选地一个或多个感测端子)设置在管芯正面。功率模块100中可以包括附加类型的半导体管芯，例如功率二极管管芯、逻辑管芯、控制器管芯、栅极驱动器管芯等。在一个实施例中，第一垂直功率晶体管管芯114是SiC功率MOSFET(金属氧化物半导体场效应晶体管)管芯，并且第二垂直功率晶体管管芯116也是SiC功率MOSFET管芯。替代地，第一垂直功率晶体管管芯114和第二垂直功率晶体管管芯116可以是Si功率MOSFET管芯、HEMT(高电子迁移率晶体管)管芯、IGBT(绝缘栅双极晶体管)管芯、JFET(结型场效应晶体管)管芯等。
包括在功率模块100中的第一垂直功率晶体管管芯114可具有附接到第一衬底102的图案化的第一金属化部104的第一岛状物120的漏极焊盘118。在相反侧，第一垂直功率晶体管管芯114具有经由第一间隔物126电连接到第二衬底106的图案化的第二金属化部108的第一岛状物124的源极焊盘122。第一间隔物126可以通过诸如焊料、扩散焊料、胶水、粘合剂等的第一附接材料128附接到第一垂直功率晶体管管芯114的源极焊盘122。第一间隔物126可以通过诸如焊料、扩散焊料、胶水、粘合剂等的第二附接材料130附接到第二衬底106的图案化的第二金属化部108的第一岛状物124。第一附接材料128和第二附接材料130可以包括相同的材料或不同的材料。
包括在功率模块100中的第二垂直功率晶体管管芯116可以具有经由第二间隔物134电连接到第一衬底102的图案化的第一金属化部104的第一岛状物120的源极焊盘132。第二间隔物134可以通过诸如焊料、扩散焊料、胶水、粘合剂等的第一附接材料136附接到第二垂直功率晶体管管芯116的源极焊盘132。第二间隔物134可以通过诸如焊料、扩散焊料、胶水、粘合剂等的第二附接材料138附接到第一衬底102的图案化的第一金属化部104的第一岛状物120。第一附接材料136和第二附接材料138可以包括相同的材料或不同的材料。
第二垂直功率晶体管管芯116的第一子集140可以具有漏极焊盘142，该漏极焊盘142在与对应的源极焊盘132相反侧处并且附接到第二衬底106的图案化的第二金属化部108的第二岛状物144。第二垂直功率晶体管管芯116的第二子集146可以具有附接到第二衬底106的图案化的第二金属化部108的第三岛状物148的漏极焊盘(在图1至图3的视图之外)。模制化合物150可以封装第一垂直功率晶体管管芯114和第二垂直功率晶体管管芯116以及相应的间隔物126、134。
在一个实施例中，第一垂直功率晶体管管芯114并联电耦合以形成半桥的第一开关，并且第二垂直功率晶体管管芯116并联电耦合以形成半桥的第二开关。例如，第一垂直功率晶体管管芯114可以形成半桥的低侧开关，并且第二垂直功率晶体管管芯116可以形成半桥的高侧开关。
在半桥实施方式的情况下，AC端子152可以附接到第一衬底102的图案化的第一金属化部104的第一岛状物120，用于提供半桥的相位/AC输出。用于半桥的正(高侧)DC输入可以被实施为与第一衬底102的图案化的第一金属化部104的第一附加岛状物156附接的第一DC端子154和与第一衬底102的图案化的第一金属化部104的第二附加岛状物160附接的第二DC端子158。第一DC端子154和第二DC端子158处于相同的正DC电位，并且可以仅提供一个正DC端子。
用于半桥的负(低侧)DC输入可被实现为附接到第一衬底102的图案化的第一金属化部104的第三附加岛状物164的第三DC端子162。第三DC端子162可以介于第一DC端子154和第二DC端子158之间，并且处于与第一DC端子154和第二DC端子158不同的电位，并且可以提供两个负端子。
至少一个第一附加间隔物166可将第一衬底102的图案化的第一金属化部104的第一附加岛状物156电连接到第二衬底106的图案化的第二金属化部108的第二岛状物144。至少一个第二附加间隔物168可将第一衬底102的图案化的第一金属化部104的第二附加岛状物160电连接到第二衬底106的图案化的第二金属化部108的第三岛状物148。每个第一附加间隔物166经由第二衬底106的图案化的第二金属化部108的第二岛状物144，向第二垂直功率晶体管管芯116的第一子集140的漏极焊盘提供正(高侧)DC输入电位。每个第二附加间隔物168类似地经由第二衬底106的图案化的第二金属化部108的第三岛状物148，向第二垂直功率晶体管管芯116的第二子集146的漏极焊盘提供正(高侧)DC输入电位。
至少一个第三附加间隔物170可将第一衬底102的图案化的第一金属化部104的第三附加岛状物164电连接到第二衬底106的图案化的第二金属化部108的第一岛状物124。每个第三附加间隔物170向第二衬底106提供负(低侧)DC输入电位。在一个实施例中，AC端子152在第一衬底102的与第一DC端子154、第二DC端子158和第三DC端子162相反的端部处附接到第一衬底102的图案化的第一金属化部104的第一岛状物120。
可以如下实现与附接到第二衬底106的垂直功率晶体管管芯116的栅极连接。第一栅极端子172可附接到第一衬底102的图案化的第一金属化部104的第四附加岛状物174。第四附加间隔物176将第一衬底102的图案化的第一金属化部104的第四附加岛状物174电连接到第二衬底106的图案化的第二金属化部108的至少一个第一附加(栅极)岛状物178。引线接合连接部180将第二衬底106的图案化的第二金属化部108的栅极岛状物178电连接到第二垂直功率晶体管管芯116的栅极焊盘182。
可以如下实现与附接到第一衬底102的垂直功率晶体管管芯114的栅极连接。第二栅极端子184可附接到第一衬底102的图案化的第一金属化部104的第五附加岛状物186。第五附加间隔物188将第一衬底102的图案化的第一金属化部104的第五附加岛状物186电连接到第二衬底106的图案化的第二金属化部108的第二附加岛状物190。第六附加间隔物192将第二衬底106的图案化的第二金属化部108的第二附加岛状物190电连接到第一衬底102的图案化的第一金属化部104的第六附加(栅极)岛状物194。引线接合连接部196将第一衬底102的图案化的第一金属化部104的栅极岛状物194电连接到第一垂直功率晶体管管芯114的栅极焊盘198。
包括在功率模块100中的半桥或其他功率电子装置的所有功率输入、输出和栅极端子152、154、162可以附接到第一衬底102，即使一些垂直功率晶体管管芯116附接到第二衬底106。相应的间隔物166、168、176、188、192提供到第二衬底106的图案化的第二金属化部108的对应电连接。一个或多个附加端子200、202、204、206可以附接到第一衬底102。例如，一对温度感测端子200、202可电连接到温度传感器208，诸如附接到第一衬底102的图案化的第一金属化部104的NTC(负温度系数)传感器。另一感测端子204可附接到处于正(高侧)DC输入电位的第一衬底102的图案化的第一金属化部104的岛状物156，用于感测正(高侧)DC输入电位。可提供附接到第一衬底102的图案化的第一金属化部104的另一感测端子206，用于例如经由另一间隔物210感测负(低侧)DC输入电位，该另一间隔物210在间隔物210的一端处附接到第一衬底102的图案化的第一金属化部104，并且在间隔物210的相反端处附接到第二衬底106的图案化的第二金属化部108的第一岛状物124。
图4A是没有第一管芯间隔物126的第一衬底102的平面图，以提供第一垂直功率晶体管管芯114的源极焊盘122的无遮挡视图。图4B是没有第二管芯间隔物134的第二衬底106的平面图，以提供第二垂直功率晶体管管芯116的源极焊盘132的无遮挡视图。图4A和图4B中所示的衬底102、106的侧面例如通过将第二衬底106翻转到第一衬底102上或通过将第一衬底102翻转到第二衬底106上而在最终模块100中彼此面对，其中附接有第二垂直功率晶体管管芯116的第二衬底106与附接有第一垂直功率晶体管管芯114的第一衬底102垂直对准，使得第二衬底106的图案化的第二金属化部108面对第一衬底102的图案化的第一金属化部104。
在垂直对准第一衬底102和第二衬底106之后，第一垂直功率晶体管管芯114的源极焊盘122经由第一管芯间隔物122电连接到第二衬底106的图案化的第二金属化部108的第一岛状物124，并且第二垂直功率晶体管管芯116的源极焊盘132经由第二管芯间隔物132电连接到第一衬底102的图案化的第一金属化部104的第一岛状物120。在垂直对准第一衬底102和第二衬底106之后，也完成本文所述的其他间隔物连接。在垂直对准第一衬底102和第二衬底106之前，完成引线接合连接部180、198。同样在垂直对准第一衬底102和第二衬底106之前，可以单独测试附接到第一衬底102的第一垂直功率晶体管管芯114和附接到第二衬底106的第二垂直功率晶体管管芯116。如果附接到衬底102(106)中的一个衬底的垂直功率晶体管管芯114(116)中的一个或多个垂直功率晶体管管芯未通过测试，并且附接到另一个衬底106(102)的所有垂直功率晶体管管芯116(114)通过测试，则可以替换附接到衬底102(106)的具有一个或多个故障垂直功率晶体管管芯的垂直功率晶体管管芯114(116)，而不替换附接到衬底106(102)的没有任何故障垂直功率晶体管管芯的垂直功率晶体管管芯116(114)。
在图2、图4A和图4B中，较小的虚线矩形指示附接到一个衬底102(104)的非管芯间隔物166、168、170、176、188、192、210接触另一衬底104(102)的位置。类似地，较大的虚线矩形指示附接到一组垂直晶体管管芯114(116)的源极焊盘124(132)的管芯间隔物126、134接触面对的衬底102(104)的位置。间隔物126、134、166、168、170、176、188、192、210可以包括例如AlSiC，其是具有碳化硅颗粒的铝基质，并且其中AlSiC表现出非常差的焊料润湿性。其他导热和导电材料可以用于间隔物126、134、166、168、170、176、188、192、210。
可以将彼此面对的衬底金属化部104、108图案化，以适应第一垂直功率晶体管管芯114和第二垂直功率晶体管管芯116的不同布局。例如，在图2中，在功率模块100的相对边缘之间，第一垂直功率晶体管管芯114布置在第一行R1中，并且第二垂直功率晶体管管芯116布置在第二行中。
图5示出了在衬底对准和模制之前的功率模块300的另一实施例的分解图。图6A是包括在图5的功率模块300中但没有第一管芯间隔物126的第一衬底102的平面图，以提供第一垂直功率晶体管管芯114的源极焊盘122的无遮挡视图。图6B是包括在图5的功率模块300中但没有第二管芯间隔物134的第二衬底106的平面图，以提供第二垂直功率晶体管管芯116的源极焊盘132的无遮挡视图。图5中所示的实施例类似于图2中所示的实施例，但是对于彼此面对的图案化的衬底金属化部104、108具有不同的布局。
在图5中，提供到第一垂直功率晶体管管芯114的栅极信号连接的第一衬底102的图案化的第一金属化部104的岛状物194喷射(jet)到第一衬底102的图案化的第一金属化部104的第一岛状物120中的凹槽302中。到第一垂直功率晶体管管芯114的栅极焊盘198的引线接合连接部196跨越第一衬底102的图案化的第一金属化部104的第一岛状物120中的凹槽302。
单独地或组合地，提供到第二垂直功率晶体管管芯116的栅极信号连接的第二衬底106的图案化的第二金属化部108的岛状物178可在第二衬底106的图案化的第二金属化部108的第一岛状物124和第二岛状物144之间以及在第二衬底106的图案化的第二金属化部108的第一岛状物124和第三岛状物148之间延伸。在包括在功率模块300中的半桥功率电子装置的情况下，第二衬底106的图案化的第二金属化部108的第一岛状物124处于负(低侧)DC输入电位，并且第二衬底106的图案化的第二金属化部108的第二岛状物144和第三岛状物148处于正(高侧)DC输入电位。
关于图5、图6A和图6B所示的管芯布局，第一垂直功率晶体管管芯114在第一侧上侧面有第二垂直功率晶体管管芯116的第一子集140，并且在与第一侧相反的第二侧上侧面有第二垂直功率晶体管管芯116的第二子集146。即，在功率模块300的相对的第一边缘304和第二边缘306之间，第二垂直功率晶体管管芯116的第一子集140可以介于第一边缘304和第一垂直功率晶体管管芯114之间，并且第二垂直功率晶体管管芯116的第二子集146可以介于第二边缘306和第一垂直功率晶体管管芯114之间。
图7示出了在衬底对准和模制之前的功率模块400的另一实施例的分解图。图8示出了在衬底对准之后但在模制之前的功率模块400沿着图7中标记为B-B'的线的截面图。图7中所示的实施例类似于图5中所示的实施例，但是其中一些功率和信号引脚152、184、200、202附接到第一衬底102，并且其他功率和信号引脚154、158、162、172、204、206附接到第二衬底106。因此，由于用于第二垂直功率晶体管管芯116的功率和信号连接由附接到第二衬底106的对应的功率和信号引脚154、158、162、172、204、206提供，因此不需要间隔物来提供衬底102、106之间的功率和信号连接。
图7和图8中使用的唯一间隔物是用于将第一垂直功率晶体管管芯114电连接到第二衬底106的图案化的第二金属化部108的第一管芯间隔物126和用于将第二垂直功率晶体管管芯116电连接到第一衬底102的图案化的第一金属化部104的第二管芯间隔物134。图7和图8中所示的具有减少的间隔物使用的模块配置进一步降低了回路电感，从而产生较低的杂散电感。通过省略功率和信号连接间隔物，额外的芯片面积也变得可用。此外，模块轮廓(引脚、模具主体等)不受影响。
在图7和图8中，第一DC端子154附接到第二衬底106的图案化的第二金属化部108的第三岛状物148，并且第二DC端子158附接到第二衬底106的图案化的第二金属化部108的第二岛状物144。第三DC端子162附接到第二衬底106的图案化的第二金属化部108的第一岛状物124。因此，不需要间隔物来将正(高侧)和负(低侧)DC输入电位带到第二衬底106。例如，第三DC端子162可以介于第一DC端子154和第二DC端子158之间。
同样在图7和图8中，第二垂直功率晶体管管芯116的栅极端子172附接到第二衬底106的图案化的第二金属化部108的栅极岛状物178。引线接合连接部180将第二衬底106的图案化的第二金属化部108的栅极岛状物178电连接到每个第二垂直功率晶体管管芯116的栅极焊盘182。因此，不需要间隔物来将第二垂直功率晶体管管芯116的栅极信号输入带到第二衬底106。用于感测正(高侧)和负(低侧)DC输入电位的端子204、206同样可以附接到第二衬底106的图案化的第二金属化部108的相应岛状物144、402。因此，不需要间隔物来将感测到的正(高侧)和负(低侧)DC输入电位带到第一衬底102。
图9示出了由一对第一垂直功率晶体管管芯114和第二垂直功率晶体管管芯116形成的示例性半桥的电路示意图、以及用于半桥实施方式但没有模制化合物150的对应截面模块视图，以提供衬底102、106和垂直功率晶体管管芯114、116的无遮挡视图。通过第二垂直功率晶体管管芯116的高侧(DC+)到相位的电流路径由面向上的虚线箭头指示，而通过第一垂直功率晶体管管芯114的相位到低侧(DC-)的电流路径由面向下的虚线箭头指示。本文描述的功率模块实施例避免了额外的电流回路，这降低了电感。
图10示出了由一对第一垂直功率晶体管管芯114和第二垂直功率晶体管管芯116形成的示例性半桥的电路示意图、以及用于半桥实施方式但没有模制化合物150的对应截面模块视图，以提供衬底102、106和垂直功率晶体管管芯114、116的无遮挡视图。图10中所示的实施例类似于图9中所示的实施例。在图10中，不同的管芯配置用于第一垂直功率晶体管管芯114和第二垂直功率晶体管管芯116。第二(高侧)垂直功率晶体管管芯116在管芯116的正面具有源极焊盘132和栅极焊盘182，并且在管芯背面具有漏极焊盘142。第一(低侧)垂直功率晶体管管芯114在管芯114的前侧具有漏极焊盘118和栅极焊盘198，并且在管芯背侧具有源极焊盘122。以这种方式翻转第一(低侧)垂直功率晶体管管芯114的源极和漏极焊盘布置简化了图案化的第一金属化部104和第二金属化部108的布局，同时还避免了额外的电流回路。
图11示出了由一对第一垂直功率晶体管管芯114和第二垂直功率晶体管管芯116形成但没有模制化合物150的示例性半桥功率模块的截面模块视图，以提供衬底102、106和垂直功率晶体管管芯114、116的无遮挡视图。图11中所示的模块实施例类似于图9中所示的模块实施例。在图11中，第一(上)衬底102仅包括图案化的第一金属化部104(没有具有相反的金属化侧面110的绝缘体103)。在这种情况下，可以实现为引线框架的图案化的第一金属化部104和第一(上)衬底102可以嵌入或可以不嵌入模制化合物或其他电绝缘材料中。如果第一(上)衬底102嵌入模制化合物或其他电绝缘材料中，则所有垂直功率晶体管管芯114、116的主要散热是经由第二(下)衬底106通过功率模块的底侧(单面冷却)。
尽管本公开内容不限于此，但是以下编号的示例说明了本公开内容的一个或多个方面。
示例1：一种功率模块，包括：第一衬底，所述第一衬底包括图案化的第一金属化部；第二衬底，所述第二衬底与所述第一衬底垂直对准，并且包括面对所述图案化的第一金属化部的图案化的第二金属化部；第一多个垂直功率晶体管管芯，所述第一多个垂直功率晶体管管芯具有附接到所述图案化的第一金属化部的第一岛状物的漏极焊盘和经由第一多个间隔物电连接到所述图案化的第二金属化部的第一岛状物的源极焊盘；以及第二多个垂直功率晶体管管芯，所述第二多个垂直功率晶体管管芯具有经由第二多个间隔物电连接到所述图案化的第一金属化部的第一岛状物的源极焊盘，其中，所述第二多个垂直功率晶体管管芯的第一子集具有附接到所述图案化的第二金属化部的第二岛状物的漏极焊盘，并且所述第二多个垂直功率晶体管管芯的第二子集具有附接到所述图案化的第二金属化部的第三岛状物的漏极焊盘。
示例2：示例1的功率模块，其中，所述图案化的第一金属化部包括附加岛状物，并且其中，引线接合连接部形成在所述图案化的第一金属化部的附加岛状物与所述第一多个垂直功率晶体管管芯的栅极焊盘之间。
示例3：示例2的功率模块，其中，所述图案化的第一金属化部的附加岛状物喷射到所述图案化的第一金属化部的第一岛状物中的凹槽中，并且其中，所述引线接合连接部跨越所述凹槽。
示例4：示例1至3中任一项的功率模块，其中，所述图案化的第二金属化部包括至少一个第一附加岛状物，并且其中，第一引线接合连接部形成在所述图案化的第二金属化部的至少一个第一附加岛状物与所述第二多个垂直功率晶体管管芯的栅极焊盘之间。
示例5：示例4的功率模块，还包括：第一栅极端子，附接到所述图案化的第一金属化部的第一附加岛状物；以及第一附加间隔物，将所述图案化的第一金属化部的第一附加岛状物电连接到所述图案化的第二金属化部的第一附加岛状物。
示例6：示例5的功率模块，还包括：第二栅极端子，所述第二栅极端子附接到所述图案化的第一金属化部的第二附加岛状物；第二附加间隔物，所述第二附加间隔物将所述图案化的第一金属化部的第二附加岛状物电连接到所述图案化的第二金属化部的第二附加岛状物；第三附加间隔物，所述第三附加间隔物将所述图案化的第二金属化部的第二附加岛状物电连接到所述图案化的第一金属化部的第三附加岛状物；以及第二引线接合连接部，在所述图案化的第一金属化部的第三附加岛状物与所述第一多个垂直功率晶体管管芯的栅极焊盘之间。
示例7：示例4至6中任一项的功率模块，其中，所述图案化的第二金属化部的至少一个第一附加岛状物在所述图案化的第二金属化部的第一岛状物和第二岛状物之间以及在所述图案化的第二金属化部的第一岛状物和第三岛状物之间延伸。
示例8：示例4的功率模块，还包括：第一栅极端子，所述第一栅极端子附接到所述图案化的第二金属化部的至少一个第一附加岛状物。
示例9：示例8的功率模块，还包括：第二栅极端子，所述第二栅极端子附接到所述图案化的第一金属化部的第二附加岛状物；以及第二引线接合连接部，在所述图案化的第一金属化部的第二附加岛状物与所述第一多个垂直功率晶体管管芯的栅极焊盘之间。
示例10：示例1至9中任一项的功率模块，其中，所述第一多个垂直功率晶体管管芯并联电耦合以形成半桥的第一开关，并且其中，所述第二多个垂直功率晶体管管芯并联电耦合以形成所述半桥的第二开关。
示例11：示例10的功率模块，还包括：AC端子，所述AC端子附接到所述图案化的第一金属化部的第一岛状物；第一DC端子，所述第一DC端子附接到所述图案化的第一金属化部的第一附加岛状物；第二DC端子，所述第二DC端子附接到所述图案化的第一金属化部的第二附加岛状物，所述第二DC端子与所述第一DC端子处于相同的电位；第三DC端子，所述第三DC端子附接到所述图案化的第一金属化部的第三附加岛状物，所述第三DC端子介于所述第一DC端子与所述第二DC端子之间并且处于与所述第一DC端子和所述第二DC端子不同的电位；至少一个第一附加间隔物，所述至少一个第一附加间隔物将所述图案化的第一金属化部的第一附加岛状物电连接到所述图案化的第二金属化部的第二岛状物；至少一个第二附加间隔物，所述至少一个第二附加间隔物将所述图案化的第一金属化部的第二附加岛状物电连接到所述图案化的第二金属化部的第三岛状物；以及至少一个第三附加间隔物，所述至少一个第三附加间隔物将所述图案化的第一金属化部的第三附加岛状物电连接到所述图案化的第二金属化部的第一岛状物。
示例12：示例11的功率模块，其中，所述AC端子在所述第一衬底的与所述第一DC端子、所述第二DC端子和所述第三DC端子相对的端部处附接到所述图案化的第一金属化部的第一岛状物。
示例13：示例11或12的功率模块，还包括：第一栅极端子，所述第一栅极端子附接到所述图案化的第一金属化部的第四附加岛状物；第四附加间隔物，所述第四附加间隔物将所述图案化的第一金属化部的第四附加岛状物电连接到所述图案化的第二金属化部的至少一个第一附加岛状物；以及第一引线接合连接部，所述第一引线接合连接部形成在所述图案化的第二金属化部的第一附加岛状物和所述第二多个垂直功率晶体管管芯的栅极焊盘之间。
示例14：示例13的功率模块，还包括：第二栅极端子，所述第二栅极端子附接到所述图案化的第一金属化部的第五附加岛状物；第五附加间隔物，所述第五附加间隔物将所述图案化的第一金属化部的第五附加岛状物电连接到所述图案化的第二金属化部的第二附加岛状物；第六附加间隔物，所述第六附加间隔物将所述图案化的第二金属化部的第二附加岛状物电连接到所述图案化的第一金属化部的第六附加岛状物；以及第二引线接合连接部，所述第二引线接合连接部在所述图案化的第一金属化部的第六附加岛状物与所述第一多个垂直功率晶体管管芯的栅极焊盘之间。
示例15：示例10的功率模块，还包括：AC端子，所述AC端子附接到所述图案化的第一金属化部的第一岛状物；第一DC端子，所述第一DC端子附接到所述图案化的第二金属化部的第二岛状物；第二DC端子，所述第二DC端子附接到所述图案化的第二金属化部的第三岛状物，所述第二DC端子处于与所述第一DC端子相同的电位；以及第三DC端子，所述第三DC端子附接到所述图案化的第二金属化部的第一岛状物，所述第三DC端子介于所述第一DC端子与所述第二DC端子之间并且处于与所述第一DC端子和所述第二DC端子不同的电位。
示例16：示例15的功率模块，还包括：第一栅极端子，所述第一栅极端子附接到所述图案化的第二金属化部的至少一个第一附加岛状物；以及第一引线接合连接部，所述第一引线接合连接部在所述图案化的第二金属化部的至少一个第一附加岛状物与所述第二多个垂直功率晶体管管芯的栅极焊盘之间。
示例17：示例16的功率模块，还包括：第二栅极端子，所述第二栅极端子附接到所述图案化的第一金属化部的第二附加岛状物；以及第二引线接合连接部，所述第二引线接合连接部在所述图案化的第一金属化部的第二附加岛状物与所述第一多个垂直功率晶体管管芯的栅极焊盘之间。
示例18：示例1至17中任一项的功率模块，其中，所述第一多个垂直功率晶体管管芯包括SiC功率MOSFET(金属氧化物半导体场效应晶体管)管芯，并且其中，所述第二多个垂直功率晶体管管芯包括SiC功率MOSFET管芯。
示例19：示例1至18中任一项的功率模块，其中，所述第一衬底是直接键合铜衬底、活性金属钎焊衬底、或绝缘金属衬底，并且其中，所述第二衬底是直接键合铜衬底、活性金属钎焊衬底、或绝缘金属衬底。
示例20：示例1至19中任一项的功率模块，其中，所述第一衬底和所述第二衬底具有相同的面积。
示例21：示例1至19中任一项的功率模块，其中，所述第一多个垂直功率晶体管管芯在第一侧上侧面有所述第二多个垂直功率晶体管管芯的第一子集，并且其中，所述第一多个垂直功率晶体管管芯在与所述第一侧相反的第二侧上侧面有所述第二多个垂直功率晶体管管芯的第二子集。
示例22：示例1至21中任一项的功率模块，其中，在所述功率模块的相对的第一边缘和第二边缘之间，所述第一多个垂直功率晶体管管芯布置在第一行中，并且所述第二多个垂直功率晶体管管芯布置在第二行中。
示例23：示例1至22中任一项的功率模块，其中，在所述功率模块的相对的第一边缘和第二边缘之间，所述第二多个垂直功率晶体管管芯的第一子集介于所述第一边缘与所述第一多个垂直功率晶体管管芯之间，并且所述第二多个垂直功率晶体管管芯的第二子集介于所述第二边缘与所述第一多个垂直功率晶体管管芯之间。
示例24：一种生产功率模块的方法，所述方法包括：将第一多个垂直功率晶体管管芯的漏极焊盘附接到第一衬底的图案化的第一金属化部的第一岛状物；将第二多个垂直功率晶体管管芯的第一子集的漏极焊盘附接到第二衬底的图案化的第二金属化部的第二岛状物；将所述第二多个垂直功率晶体管管芯的第二子集的漏极焊盘附接到所述图案化的第二金属化部的第三岛状物；将附接有所述第二多个垂直功率晶体管管芯的所述第二衬底与附接有所述第一多个垂直功率晶体管管芯的所述第一衬底垂直对准，使得所述图案化的第二金属化部面对所述图案化的第一金属化部；在所述垂直对准之后，经由第一多个间隔物将所述第一多个垂直功率晶体管管芯的源极焊盘电连接到所述图案化的第二金属化部的第一岛状物，并且经由第二多个间隔物将所述第二多个垂直功率晶体管管芯的源极焊盘电连接到所述图案化的第一金属化部的第一岛状物。
示例25：示例24的方法，还包括：在垂直对准之前，分别测试附接到所述第一衬底的所述第一多个垂直功率晶体管管芯和附接到所述第二衬底的所述第二多个垂直功率晶体管管芯；以及如果附接到所述衬底中的一个衬底的所述垂直功率晶体管管芯中的一个或多个垂直功率晶体管管芯未通过测试，并且附接到另一个衬底的所有垂直功率晶体管管芯都通过测试，则替换附接到所述衬底的具有一个或多个故障垂直功率晶体管管芯的所述垂直功率晶体管管芯，而不替换附接到所述另一个衬底的没有任何故障垂直功率晶体管管芯的所述垂直功率晶体管管芯。
诸如“第一”、“第二”等术语用于描述各种元件、区域、部分等，并且也不旨在是限制性的。在整个说明书中，相同的术语指代相同的元件。
如本文所用，术语“具有”、“含有”、“包含”、“包括”等是开放式术语，其指示所述元件或特征的存在，但不排除另外的元件或特征。除非上下文另有明确说明，否则冠词“一(a)”、“一个(an)”和“该(the)”旨在包括复数以及单数。
应当理解，除非另有特别说明，否则本文所述的各种实施例的特征可以彼此组合。
尽管本文已经示出和描述了具体实施例，但是本领域普通技术人员将理解，在不脱离本发明的范围的情况下，各种替代和/或等同实施方式可以代替所示出和描述的具体实施例。本申请旨在覆盖本文所讨论的具体实施例的任何修改或变化。因此，本发明旨在仅由权利要求及其等同方案限制。

Claims (20)

1.一种功率模块，包括：
第一衬底，所述第一衬底包括图案化的第一金属化部；
第二衬底，所述第二衬底与所述第一衬底垂直对准，并且包括面对所述图案化的第一金属化部的图案化的第二金属化部；
第一多个垂直功率晶体管管芯，所述第一多个垂直功率晶体管管芯具有附接到所述图案化的第一金属化部的第一岛状物的漏极焊盘和经由第一多个间隔物电连接到所述图案化的第二金属化部的第一岛状物的源极焊盘；以及
第二多个垂直功率晶体管管芯，所述第二多个垂直功率晶体管管芯具有经由第二多个间隔物电连接到所述图案化的第一金属化部的所述第一岛状物的源极焊盘，
其中，所述第二多个垂直功率晶体管管芯的第一子集具有附接到所述图案化的第二金属化部的第二岛状物的漏极焊盘，并且所述第二多个垂直功率晶体管管芯的第二子集具有附接到所述图案化的第二金属化部的第三岛状物的漏极焊盘。
2.根据权利要求1所述的功率模块，其中，所述图案化的第一金属化部包括栅极岛状物，并且其中，引线接合连接部形成在所述图案化的第一金属化部的所述栅极岛状物与所述第一多个垂直功率晶体管管芯的栅极焊盘之间。
3.根据权利要求1所述的功率模块，其中，所述图案化的第二金属化部包括至少一个栅极岛状物，并且其中，第一引线接合连接部形成在所述图案化的第二金属化部的所述至少一个栅极岛状物与所述第二多个垂直功率晶体管管芯的栅极焊盘之间。
4.根据权利要求3所述的功率模块，还包括：
第一栅极端子，所述第一栅极端子附接到所述图案化的第一金属化部的第一附加岛状物；以及
第一附加间隔物，所述第一附加间隔物将所述图案化的第一金属化部的所述第一附加岛状物电连接到所述图案化的第二金属化部的所述至少一个栅极岛状物。
5.根据权利要求4所述的功率模块，还包括：
第二栅极端子，所述第二栅极端子附接到所述图案化的第一金属化部的第二附加岛状物；
第二附加间隔物，所述第二附加间隔物将所述图案化的第一金属化部的所述第二附加岛状物电连接到所述图案化的第二金属化部的第一附加岛状物；
第三附加间隔物，所述第三附加间隔物将所述图案化的第二金属化部的所述第一附加岛状物电连接到所述图案化的第一金属化部的栅极岛状物；以及
第二引线接合连接部，所述第二引线接合连接部在所述图案化的第一金属化部的所述栅极岛状物与所述第一多个垂直功率晶体管管芯的栅极焊盘之间。
6.根据权利要求3所述的功率模块，其中，所述图案化的第二金属化部的所述至少一个栅极岛状物在所述图案化的第二金属化部的所述第一岛状物和所述第二岛状物之间以及在所述图案化的第二金属化部的所述第一岛状物和所述第三岛状物之间延伸。
7.根据权利要求3所述的功率模块，还包括：
第一栅极端子，所述第一栅极端子附接到所述图案化的第二金属化部的所述至少一个栅极岛状物。
8.根据权利要求7所述的功率模块，还包括：
第二栅极端子，所述第二栅极端子附接到所述图案化的第一金属化部的栅极岛状物；以及
第二引线接合连接部，所述第二引线接合连接部在所述图案化的第一金属化部的所述栅极岛状物与所述第一多个垂直功率晶体管管芯的栅极焊盘之间。
9.根据权利要求1所述的功率模块，其中，所述第一多个垂直功率晶体管管芯并联电耦合以形成半桥的第一开关，并且其中，所述第二多个垂直功率晶体管管芯并联电耦合以形成所述半桥的第二开关。
10.根据权利要求9所述的功率模块，还包括：
AC端子，所述AC端子附接到所述图案化的第一金属化部的所述第一岛状物；
第一DC端子，所述第一DC端子附接到所述图案化的第一金属化部的第一附加岛状物；
第二DC端子，所述第二DC端子附接到所述图案化的第一金属化部的第二附加岛状物，所述第二DC端子与所述第一DC端子处于相同的电位；
第三DC端子，所述第三DC端子附接到所述图案化的第一金属化部的第三附加岛状物，所述第三DC端子介于所述第一DC端子与所述第二DC端子之间并且处于与所述第一DC端子和所述第二DC端子不同的电位；
至少一个第一附加间隔物，所述至少一个第一附加间隔物将所述图案化的第一金属化部的所述第一附加岛状物电连接到所述图案化的第二金属化部的所述第二岛状物；
至少一个第二附加间隔物，所述至少一个第二附加间隔物将所述图案化的第一金属化部的所述第二附加岛状物电连接到所述图案化的第二金属化部的所述第三岛状物；以及
至少一个第三附加间隔物，所述至少一个第三附加间隔物将所述图案化的第一金属化部的所述第三附加岛状物电连接到所述图案化的第二金属化部的所述第一岛状物。
11.根据权利要求10所述的功率模块，还包括：
第一栅极端子，所述第一栅极端子附接到所述图案化的第一金属化部的第四附加岛状物；
第四附加间隔物，所述第四附加间隔物将所述图案化的第一金属化部的所述第四附加岛状物电连接到所述图案化的第二金属化部的至少一个栅极岛状物；以及
第一引线接合连接部，所述第一引线接合连接部形成在所述图案化的第二金属化部的所述至少一个栅极岛状物与所述第二多个垂直功率晶体管管芯的栅极焊盘之间。
12.根据权利要求11所述的功率模块，还包括：
第二栅极端子，所述第二栅极端子附接到所述图案化的第一金属化部的第五附加岛状物；
第五附加间隔物，所述第五附加间隔物将所述图案化的第一金属化部的所述第五附加岛状物电连接到所述图案化的第二金属化部的第二附加岛状物；
第六附加间隔物，所述第六附加间隔物将所述图案化的第二金属化部的所述第二附加岛状物电连接到所述图案化的第一金属化部的栅极岛状物；以及
第二引线接合连接部，所述第二引线接合连接部在所述图案化的第一金属化部的所述栅极岛状物与所述第一多个垂直功率晶体管管芯的栅极焊盘之间。
13.根据权利要求9所述的功率模块，还包括：
第一栅极端子，所述第一栅极端子附接到所述图案化的第二金属化部的至少一个栅极岛状物；以及
第一引线接合连接部，所述第一引线接合连接部在所述图案化的第二金属化部的所述至少一个栅极岛状物与所述第二多个垂直功率晶体管管芯的栅极焊盘之间。
14.根据权利要求13所述的功率模块，还包括：
第二栅极端子，所述第二栅极端子附接到所述图案化的第一金属化部的栅极岛状物；以及
第二引线接合连接部，所述第二引线接合连接部在所述图案化的第一金属化部的所述栅极岛状物与所述第一多个垂直功率晶体管管芯的栅极焊盘之间。
15.根据权利要求9所述的功率模块，还包括：
AC端子，所述AC端子附接到所述图案化的第一金属化部的所述第一岛状物；
第一DC端子，所述第一DC端子附接到所述图案化的第二金属化部的所述第二岛状物；
第二DC端子，所述第二DC端子附接到所述图案化的第二金属化部的所述第三岛状物，所述第二DC端子处于与所述第一DC端子相同的电位；
第三DC端子，所述第三DC端子附接到所述图案化的第二金属化部的所述第一岛状物，所述第三DC端子介于所述第一DC端子与所述第二DC端子之间并且处于与所述第一DC端子和所述第二DC端子不同的电位。
16.根据权利要求1所述的功率模块，其中，所述第一衬底和所述第二衬底具有相同的面积。
17.根据权利要求1所述的功率模块，其中，所述第一多个垂直功率晶体管管芯在第一侧上侧面有所述第二多个垂直功率晶体管管芯的第一子集，并且其中，所述第一多个垂直功率晶体管管芯在与所述第一侧相反的第二侧上侧面有所述第二多个垂直功率晶体管管芯的第二子集。
18.根据权利要求1所述的功率模块，其中，在所述功率模块的相对的第一边缘和第二边缘之间，所述第二多个垂直功率晶体管管芯的第一子集介于所述第一边缘与所述第一多个垂直功率晶体管管芯之间，并且所述第二多个垂直功率晶体管管芯的第二子集介于所述第二边缘与所述第一多个垂直功率晶体管管芯之间。
19.一种生产功率模块的方法，所述方法包括：
将第一多个垂直功率晶体管管芯的漏极焊盘附接到第一衬底的图案化的第一金属化部的第一岛状物；
将第二多个垂直功率晶体管管芯的第一子集的漏极焊盘附接到第二衬底的图案化的第二金属化部的第二岛状物；
将所述第二多个垂直功率晶体管管芯的第二子集的漏极焊盘附接到所述图案化的第二金属化部的第三岛状物；
将附接有所述第二多个垂直功率晶体管管芯的所述第二衬底与附接有所述第一多个垂直功率晶体管管芯的所述第一衬底垂直对准，使得所述图案化的第二金属化部面对所述图案化的第一金属化部；
在所述垂直对准之后，经由第一多个间隔物将所述第一多个垂直功率晶体管管芯的源极焊盘电连接到所述图案化的第二金属化部的第一岛状物，并且经由第二多个间隔物将所述第二多个垂直功率晶体管管芯的源极焊盘电连接到所述图案化的第一金属化部的所述第一岛状物。
20.根据权利要求19所述的方法，还包括：
在所述垂直对准之前，分别测试附接到所述第一衬底的所述第一多个垂直功率晶体管管芯和附接到所述第二衬底的所述第二多个垂直功率晶体管管芯；以及
如果附接到所述衬底中的一个衬底的所述垂直功率晶体管管芯中的一个或多个垂直功率晶体管管芯未通过测试，并且附接到另一个衬底的所有垂直功率晶体管管芯都通过测试，则替换附接到所述衬底的具有一个或多个故障垂直功率晶体管管芯的所述垂直功率晶体管管芯，而不替换附接到所述另一个衬底的没有任何故障垂直功率晶体管管芯的所述垂直功率晶体管管芯。
CN202310971322.XA 2022-08-05 2023-08-03 具有垂直对准的第一衬底和第二衬底的功率模块 Pending CN117525006A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/881,682 US20240047429A1 (en) 2022-08-05 2022-08-05 Power module having vertically aligned first and second substrates
US17/881,682 2022-08-05

Publications (1)

Publication Number Publication Date
CN117525006A true CN117525006A (zh) 2024-02-06

Family

ID=89575368

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310971322.XA Pending CN117525006A (zh) 2022-08-05 2023-08-03 具有垂直对准的第一衬底和第二衬底的功率模块

Country Status (3)

Country Link
US (1) US20240047429A1 (zh)
CN (1) CN117525006A (zh)
DE (1) DE102023120393A1 (zh)

Also Published As

Publication number Publication date
DE102023120393A1 (de) 2024-02-08
US20240047429A1 (en) 2024-02-08

Similar Documents

Publication Publication Date Title
US10070528B2 (en) Semiconductor device wiring pattern and connections
US10483216B2 (en) Power module and fabrication method for the same
US10854589B2 (en) Semiconductor device
US8637964B2 (en) Low stray inductance power module
US20190035771A1 (en) Power module
US9468087B1 (en) Power module with improved cooling and method for making
US11610830B2 (en) Power semiconductor module and method for fabricating the same
US11456244B2 (en) Semiconductor device
CN110783283B (zh) 具有对称布置的功率连接端的半导体封装及其制造方法
US20180233421A1 (en) Semiconductor Package, Assembly and Module Arrangements for Measuring Gate-to-Emitter/Source Voltage
CN109473415B (zh) 具有顶侧冷却部的smd封装
US20230187431A1 (en) Semiconductor module
CN113903728A (zh) 功率半导体模块
JP7428017B2 (ja) 半導体モジュール
CN116435278A (zh) 功率半导体器件模块中的杂散电感降低
US11133303B2 (en) Semiconductor device and semiconductor arrangement comprising semiconductor devices
US20200273778A1 (en) Power Semiconductor Arrangement and Method for Fabricating a Power Semiconductor Arrangement
CN110911375A (zh) 半导体装置
US20240047429A1 (en) Power module having vertically aligned first and second substrates
CN110943062B (zh) 半导体装置
EP3376538B1 (en) Semiconductor arrangement with controllable semiconductor elements
EP4261878A1 (en) Multi-chip device with gate redistribution structure
CN219917172U (zh) 电子器件和功率电子模块
US20240047433A1 (en) Semiconductor device
US20230052830A1 (en) Power circuit module

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication