TWI670805B - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TWI670805B
TWI670805B TW104126418A TW104126418A TWI670805B TW I670805 B TWI670805 B TW I670805B TW 104126418 A TW104126418 A TW 104126418A TW 104126418 A TW104126418 A TW 104126418A TW I670805 B TWI670805 B TW I670805B
Authority
TW
Taiwan
Prior art keywords
semiconductor wafer
pad
wiring
pad electrode
semiconductor
Prior art date
Application number
TW104126418A
Other languages
English (en)
Other versions
TW201613041A (en
Inventor
錦沢篤志
団野忠敏
中村弘幸
相馬治
上村聖
Original Assignee
日商瑞薩電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商瑞薩電子股份有限公司 filed Critical 日商瑞薩電子股份有限公司
Publication of TW201613041A publication Critical patent/TW201613041A/zh
Application granted granted Critical
Publication of TWI670805B publication Critical patent/TWI670805B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/335—Material
    • H01L2224/33505—Layer connectors having different materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48111—Disposition the wire connector extending above another semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

本發明之目的在於提高半導體裝置之可靠性。
本發明之半導體裝置包含半導體晶片CP1、CP2、複數條引線、複數條導線、及密封其等之密封部。半導體晶片CP1具有焊墊電極P1a、P1b、及電性連接焊墊電極P1a、P1b間之內部配線NH。半導體晶片CP2之焊墊電極P2a與半導體晶片CP1之焊墊電極P1a經由導線BW1電性連接，且半導體晶片CP1之焊墊電極P1b經由導線BW2而電性連接於引線LD1。引線LD1與半導體晶片CP1之間之距離小於引線LD1與半導體晶片CP2之間之距離。且，焊墊電極P1a、P1b及內部配線NH與形成於半導體晶片CP1內之任一者之電路皆未電性連接。

Description

半導體裝置
本發明係關於半導體裝置，且係例如可適宜利用於將複數個半導體晶片排列配置且封裝化之半導體裝置者。
藉由於晶片焊墊上搭載半導體晶片，且經由導線電性連接半導體晶片之焊墊電極與引線，並將其等進行樹脂密封，可製造半導體封裝形態之半導體裝置。
於日本專利特開2012-80118號公報(專利文獻1)，記述有與排列配置微電腦晶片與SDRAM晶片且封裝化之半導體裝置相關之技術。
於日本專利特開2010-80914號公報(專利文獻2)，記述有與排列配置功率系半導體晶片與控制器用半導體晶片且封裝化之半導體裝置相關之技術。
於日本專利特開2009-54850號公報(專利文獻3)，記述有與於驅動器IC晶片上安裝有微電腦IC晶片之堆疊型安裝方式之半導體裝置相關之技術。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2012-80118號公報
[專利文獻2]日本專利特開2010-80914號公報
[專利文獻3]日本專利特開2009-54850號公報
於將複數個半導體晶片排列配置且封裝化之半導體裝置中，亦期望儘可能提高可靠性。
其他課題與新穎之特徵應可由本說明書之記述及附加圖式加以明確。
根據一實施形態，半導體裝置具有第1半導體晶片、第2半導體晶片、複數條引線、複數條導線、及密封其等之密封體。上述第1半導體晶片具有第1焊墊、第2焊墊、及電性連接上述第1焊墊與上述第2焊墊之第1配線，上述第2半導體晶片具有第3焊墊。上述第2半導體晶片之上述第3焊墊與上述第1半導體晶片之上述第1焊墊係經由第1導線電性連接，上述第1半導體晶片之上述第2焊墊係經由第1引線與第2導線而電性連接。上述第1引線與上述第1半導體晶片之間之距離小於上述第1引線與上述第2半導體晶片之間之距離。且，上述第1焊墊、上述第2焊墊及上述第1配線與形成於上述第1半導體晶片內之任一者之電路皆未電性連接。
根據一實施形態，可提高半導體裝置之可靠性。
1‧‧‧半導體基板
2‧‧‧場絕緣膜
3‧‧‧p型半導體區域
4‧‧‧n+型半導體區域
5‧‧‧p+型半導體區域
6‧‧‧槽
7‧‧‧閘極絕緣膜
8‧‧‧閘極電極
9‧‧‧層間絕緣膜
10‧‧‧插塞
11‧‧‧層間絕緣膜
12‧‧‧插塞
13‧‧‧保護膜
14‧‧‧開口部
BAT‧‧‧電源
BD1‧‧‧接合材料
BD2‧‧‧接合材料
BE‧‧‧背面電極
BW‧‧‧導線
BW1‧‧‧導線
BW2‧‧‧導線
BW3‧‧‧導線
CLC‧‧‧控制電路
CP1‧‧‧半導體晶片
CP2‧‧‧半導體晶片
CP101‧‧‧半導體晶片
D1‧‧‧汲極
D2‧‧‧汲極
DP‧‧‧晶片焊墊
DP1~DP4‧‧‧邊
ES‧‧‧延長線
LD‧‧‧引線
LD1‧‧‧引線
LF‧‧‧引線框架
LOD‧‧‧負荷
M1‧‧‧配線
M1A‧‧‧配線
M1S1‧‧‧源極配線
M1S2‧‧‧源極配線
M2‧‧‧配線
M2A‧‧‧配線
M2S1‧‧‧源極配線
M2S2‧‧‧源極配線
MR‧‧‧密封部
MRa‧‧‧上表面
MRb‧‧‧下表面
MRc1~MRc4‧‧‧側面
NH‧‧‧內部配線
NH1‧‧‧內部配線
P1‧‧‧焊墊電極
P1a‧‧‧焊墊電極
P1a1~P1a6‧‧‧焊墊電極
P1b‧‧‧焊墊電極
P1b1~P1b6‧‧‧焊墊電極
P1c‧‧‧焊墊電極
P1S‧‧‧源極用焊墊電極
P2‧‧‧焊墊電極
P2a‧‧‧焊墊電極
P2c‧‧‧焊墊電極
PKG‧‧‧半導體裝置
PKG1‧‧‧半導體裝置
PKG101‧‧‧半導體裝置
PWL‧‧‧p型井
Q1‧‧‧功率MOSFET
Q2‧‧‧感測MOSFET
REG‧‧‧調節器
RG1‧‧‧功率MOSFET形成區域
RG1a‧‧‧功率MOSFET形成區域
RG1b‧‧‧功率MOSFET形成區域
RG2‧‧‧感測MOSFET形成區域
RG3‧‧‧區域
RG4‧‧‧控制電路形成區域
S1~S7(圖12)‧‧‧步驟
S1(圖19、36)‧‧‧源極
S2(圖19、36)‧‧‧源極
SD‧‧‧側面
SD1~SD8‧‧‧邊
SR‧‧‧密封環
SR1‧‧‧金屬圖案
SR1a‧‧‧金屬圖案
SR2‧‧‧金屬圖案
SR2a‧‧‧金屬圖案
T1~T2‧‧‧厚度
TE1~TE5‧‧‧端子
TL‧‧‧懸掛引線
W1~W2‧‧‧寬度
YG‧‧‧箭頭符號
圖1係一實施形態之半導體裝置之俯視圖。
圖2係一實施形態之半導體裝置之平面透視圖。
圖3係一實施形態之半導體裝置之平面透視圖。
圖4係一實施形態之半導體裝置之平面透視圖。
圖5係一實施形態之半導體裝置之仰視圖。
圖6係一實施形態之半導體裝置之剖視圖。
圖7係一實施形態之半導體裝置之剖視圖。
圖8係一實施形態之半導體裝置之剖視圖。
圖9係一實施形態之半導體裝置之部分放大平面透視圖。
圖10係一實施形態之半導體裝置之說明圖。
圖11係一實施形態之半導體裝置之說明圖。
圖12係顯示一實施形態之半導體裝置之製造步驟之製程流程圖。
圖13係一實施形態之半導體裝置之製造步驟中之剖視圖。
圖14係接著圖13之半導體裝置之製造步驟中之剖視圖。
圖15係接著圖14之半導體裝置之製造步驟中之剖視圖。
圖16係接著圖15之半導體裝置之製造步驟中之剖視圖。
圖17係接著圖16之半導體裝置之製造步驟中之剖視圖。
圖18係接著圖17之半導體裝置之製造步驟中之剖視圖。
圖19係一實施形態之半導體裝置之電路圖。
圖20係顯示一實施形態之半導體裝置所使用之半導體晶片之晶片佈局之平面圖。
圖21係圖20所示之半導體晶片之部分放大平面圖。
圖22係圖20所示之半導體晶片之主要部分剖視圖。
圖23係圖20所示之半導體晶片之主要部分剖視圖。
圖24係圖20所示之半導體晶片之主要部分剖視圖。
圖25係顯示圖24之變化例之半導體晶片之主要部分剖視圖。
圖26係顯示圖24之變化例之半導體晶片之主要部分剖視圖。
圖27係顯示圖21之變化例之半導體晶片之部分放大平面圖。
圖28係顯示圖21之變化例之半導體晶片之部分放大平面圖。
圖29係圖27及圖28之E-E線之位置上之剖視圖。
圖30係顯示表示圖20之變化例之半導體晶片之晶片佈局之平面圖。
圖31係研究例之半導體裝置之平面透視圖。
圖32係研究例之半導體裝置之說明圖。
圖33係一實施形態之半導體裝置之說明圖。
圖34係放大顯示圖33之一部分之部分放大平面圖。
圖35係顯示一實施形態之半導體裝置之變化例之部分放大平面透視圖。
圖36係顯示一實施形態之半導體裝置之變化例之電路圖。
於以下之實施形態中，為方便起見，於必要時，分割為複數個部分或實施形態進行說明，除了特別明示之情形，其等並非相互無關係者，存在一者係另一者之一部分或全部之變化例、細節、補充說明等之關係。又，於以下之實施形態中，言及要素之數量等(包含個數、數值、量、範圍等)之情形時，除了特別明示之情形及原理上明確限定於特定之數量之情形等，並非限定於該特定之數量，而可為特定之數量以上或以下。再者，於以下之實施形態中，其構成要素(亦包含要素步驟等)，除了特別明示之情形及原理上明確認為必須之情形等，當然未必為必須者。同樣，於以下之實施形態中，言及構成要件等之形狀、位置關係等時，除了特別明示之情形及原理上明確認為並非如此之情形等，包含實質上與此形狀等近似或類似者等。該情況對於上述數值及範圍亦相同。
以下，基於圖式詳細地說明實施形態。另，於用以說明實施形態之全部圖中，對具有相同功能之構件標註相同之符號，且省略其重複之說明。又，於以下實施形態中，除了特別必要時，原則上不重複同一或相同部分之說明。
又，於實施形態所使用之圖式中，亦有為了容易觀察圖式，即便為剖視圖亦省略陰影線之情形。又，為使圖式易於理解，即便是平 面圖，亦有標註陰影線之情形。
(實施形態)
參照圖式說明本發明之一實施形態之半導體裝置。
<關於半導體裝置(半導體封裝)之構造>
圖1係本發明之一實施形態之半導體裝置PKG之俯視圖，圖2~圖4係半導體裝置PKG之平面透視圖，圖5係半導體裝置PKG之仰視圖(背面圖)，圖6~圖8係半導體裝置PKG之剖視圖。於圖2中，顯示有透視密封部MR時之半導體裝置PKG之上表面側之平面透視圖。又，圖3係顯示有於圖2中進而透視(省略)導線BW時之半導體裝置PKG之上表面側之平面透視圖。又，圖4係顯示有於圖3中進而透視(省略)半導體晶片CP1、CP2時之半導體裝置PKG之上表面側之平面透視圖。另，於圖1~圖4中，半導體裝置PKG之方向相同。又，於圖2~圖4中，以虛線顯示密封部MR之外周之位置。又，圖1、圖2及圖5之A-A線之位置上之半導體裝置PKG之剖面大致與圖6對應，圖1、圖2及圖5之B-B線之位置上之半導體裝置PKG之剖面大致與圖7對應，圖1、圖2及圖5之C-C線之位置上之半導體裝置PKG之剖面大致與圖8對應。又，圖9係放大圖2之一部分之部分放大平面透視圖。又，於圖3中，以二點鏈線顯示半導體晶片CP1之邊SD3之延長線ES。
圖1~圖9所示之本實施形態之半導體裝置(半導體封裝)PKG係樹脂密封型之半導體封裝形態之半導體裝置，此處為QFP(Quad Flat Package：四面扁平封裝)形態之半導體裝置。以下，一面參照圖1~圖9，一面對半導體裝置PKG之構成進行說明。
圖1~圖9所示之本實施形態之半導體裝置PKG具有：半導體晶片CP1、CP2；晶片焊墊DP，其搭載半導體晶片CP1、CP2；複數條引線LD，其係由導電體形成；複數條導線BW，其電性連接半導體晶片CP1、CP2之複數個焊墊電極P1、P2與複數條引線LD；及密封部 MR，其密封該等構件。
作為密封體之密封部(密封樹脂部、密封體)MR包含例如熱硬化性樹脂材料等之樹脂材料等，且亦可包含填料等。例如，可使用包含填料之環氧樹脂等形成密封部MR。除環氧系之樹脂以外，亦因謀求低應力化等之理由，較佳為使用添加有例如苯酚系硬化劑、矽橡膠及填料等之聯苯系之熱硬化性樹脂作為密封部MR之材料。
密封部MR具有：一側之主表面即上表面(表面)MRa；上表面MRa之相反側之主表面即下表面(背面、底面)MRb；及與上表面MRa及下表面MRb交叉之側面MRc1、MRc2、MRc3、MRc4(參照圖1及圖5~圖8)。即，密封部MR之外觀係採用以上表面MRa、下表面MRb及側面MRc1、MRc2、MRc3、MRc4包圍之薄板狀。另，於俯視時，密封部MR之各側面MRc1、MRc2、MRc3、MRc4亦可視為密封部MR之邊。
密封部MR之上表面MRa及下表面MRb之平面形狀形成為例如矩形狀，且亦可使該矩形(平面矩形)之角呈圓形。又，亦可於該矩形(平面矩形)之4個角中，去掉任意角。於將密封部MR之上表面MRa及下表面MRb之平面形狀設為矩形之情形時，密封部MR係與其厚度交叉之平面形狀(外形形狀)為矩形(四角形)。於密封部MR之側面MRc1、MRc2、MRc3、MRc4中，側面MRc1與側面MRc3彼此對向，側面MRc2與側面MRc4彼此對向，側面MRc1與側面MRc2、MRc4彼此交叉，側面MRc3與側面MRc2、MRc4彼此交叉。
複數條引線(引線部)LD係以導電體構成，較佳為包含銅(Cu)或銅合金等金屬材料。複數條引線LD之各者係一部分被密封於密封部MR內，另一部分自密封部MR之側面突出至密封部MR之外部。以下，將引線LD中的位於密封部MR內之部分稱為內引線部，且將引線LD中的位於密封部MR外之部分稱為外引線部。
另，本實施形態之半導體裝置PKG係各引線LD之一部分(外引線部)自密封部MR之側面突出之構造，以下基於該構造予以說明，但並非限定於該構造，例如亦可採用各引線LD幾乎不自密封部MR之側面突出，且於密封部MR之下表面MRb露出各引線LD之一部分之構成(QFN型構成)等。
複數條引線LD係由配置於密封部MR之側面MRc1側之複數條引線LD、配置於密封部MR之側面MRc2側之複數條引線LD、配置於密封部MR之側面MRc3側之複數條引線LD、配置於密封部MR之側面MRc4側之複數條引線LD構成。
配置於密封部MR之側面MRc1側之複數條引線LD之各外引線部係自密封部MR之側面MRc1突出至密封部MR外。又，配置於密封部MR之側面MRc2側之複數條引線LD之各外引線部係自密封部MR之側面MRc2突出至密封部MR外。又，配置於密封部MR之側面MRc3側之複數條引線LD之各外引線部係自密封部MR之側面MRc3突出至密封部MR外。又，配置於密封部MR之側面MRc4側之複數條引線LD之各外引線部係自密封部MR之側面MRc4突出至密封部MR外。
各引線LD之外引線部係以外引線部之端部附近之下表面位於與密封部MR之下表面MRb大致同一平面上之方式被彎曲加工。引線LD之外引線部係作為半導體裝置PKG之外部連接用端子部(外部端子)發揮功能。
晶片焊墊(晶片搭載部、突片)DP係搭載半導體晶片CP1及半導體晶片CP2之晶片搭載部。晶片焊墊DP之平面形狀形成為例如矩形狀。半導體晶片CP1與半導體晶片CP2係排列配置於晶片焊墊DP上，密封部MR係密封晶片焊墊DP之一部分，複數條引線LD係配置於晶片焊墊DP之周圍。
晶片焊墊DP具有側面MRc1側之邊(側面)DP1、側面MRc2側之邊 (側面)DP2、側面MRc3側之邊(側面)DP3、側面MRc4側之邊(側面)DP4(參照圖1、圖3及圖4)。晶片焊墊DP之邊(側面)DP1係沿著密封部MR之側面MRc1之邊(側面)，晶片焊墊DP之邊(側面)DP2係沿著密封部MR之側面MRc2之邊(側面)，晶片焊墊DP之邊(側面)DP3係沿著密封部MR之側面MRc3之邊(側面)，晶片焊墊DP之邊(側面)DP4係沿著密封部MR之側面MRc4之邊(側面)。
配置於密封部MR之側面MRc1側之複數條引線LD係沿晶片焊墊DP之邊(側面)DP1配置(排列)，且配置於密封部MR之側面MRc2側之複數條引線LD係沿晶片焊墊DP之邊(側面)DP2配置(排列)。又，配置於密封部MR之側面MRc3側之複數條引線LD係沿晶片焊墊DP之邊(側面)DP3配置(排列)，且配置於密封部MR之側面MRc4側之複數條引線LD係沿晶片焊墊DP之邊(側面)DP4配置(排列)。
即，於晶片焊墊DP之邊(側面)DP1與密封部MR之側面MRc1之間，沿密封部MR之側面MRc1，配置(排列)複數條引線LD(之內引線部)，於晶片焊墊DP之邊(側面)DP2與密封部MR之側面MRc2之間，沿密封部MR之側面MRc2，配置(排列)有複數條引線LD(之內引線部)。又，於晶片焊墊DP之邊(側面)DP3與密封部MR之側面MRc3之間，沿密封部MR之側面MRc3，配置(排列)複數條引線LD(之內引線部)，於晶片焊墊DP之邊(側面)DP4與密封部MR之側面MRc4之間，沿密封部MR之側面MRc4，配置(排列)複數條引線LD(之內引線部)。
於密封部MR之下表面MRb中，露出有晶片焊墊DP之下表面(背面)。於密封部MR之上表面MRa中，未露出晶片焊墊DP。
晶片焊墊DP係以導電體構成，較佳為包含銅(Cu)或銅合金等金屬材料。若構成半導體裝置PKG之晶片焊墊DP及複數條引線LD以相同材料(相同金屬材料)形成，則更佳。藉此，容易製作連結晶片焊墊DP及複數條引線LD之引線框架，且容易製造使用引線框架之半導體 裝置PKG。
於構成晶片焊墊DP之平面形狀之矩形之四角，分別一體形成有懸掛引線TL。各懸掛引線TL係由與晶片焊墊DP相同之材料而與晶片焊墊DP一體形成。於晶片焊墊DP之外緣之四角之各者，懸掛引線TL一體形成，各懸掛引線TL之與連接於晶片焊墊DP之側為相反側之端部係於密封部MR內延伸，直至抵達平面矩形狀之密封部MR之四角(角部)側面。懸掛引線TL係於密封部MR之形成後自密封部MR突出之部分被切斷，因懸掛引線TL之切斷而產生之切斷面(端面)露出於密封部MR之四角側面。
於晶片焊墊DP之上表面(主表面)上，半導體晶片CP1係以其表面(主表面、上表面)朝上且其背面(下表面)朝向晶片焊墊DP之狀態搭載(參照圖2、圖3、圖6、圖7及圖9)。又，於晶片焊墊DP之上表面(主表面)上，半導體晶片CP2係以其表面(主表面、上表面)朝上且其背面(下表面)朝向晶片焊墊DP之狀態搭載(參照圖2、圖3、圖6、圖8及圖9)。於晶片焊墊DP之上表面中，搭載有半導體晶片CP1之區域與搭載有半導體晶片CP2之區域係彼此分離，因此，半導體晶片CP1與半導體晶片CP2於俯視時彼此分離。
即，半導體晶片CP1與半導體晶片CP2係排列配置於晶片焊墊DP之上表面上。即，半導體晶片CP1與半導體晶片CP2係未彼此堆疊，而於晶片焊墊DP之上表面上彼此分離地排列配置。晶片焊墊DP之平面尺寸(平面面積)係大於半導體晶片CP1、CP2之各平面尺寸(平面面積)，於俯視時，半導體晶片CP1及半導體晶片CP2係內包於晶片焊墊DP之上表面，但半導體晶片CP1與半導體晶片CP2未重疊。
半導體晶片CP1之背面係介隔接合材料(接合材料層、接著層)BD1而接著(接合)固定於晶片焊墊DP之上表面，半導體晶片CP2之背面係介隔接合材料(接合材料層、接著層)BD2而接著(接合)固定於 晶片焊墊DP之上表面(參照圖6~圖8)。半導體晶片CP1、CP2係被密封於密封部MR內，未自密封部MR露出。
半導體晶片CP1係於其背面(接著於晶片焊墊DP之側之主表面)形成有背面電極BE(參照圖6及圖7)。因此，用以接著半導體晶片CP1之接合材料BD1具有導電性，經由該導電性之接合材料BD1，半導體晶片CP1之背面電極BE接合固定於晶片焊墊DP，且電性連接。因此，可自晶片焊墊DP經由導電性之接合材料BD1對半導體晶片CP1之背面電極BE，供給所需之電位。半導體晶片CP1之背面電極BE係電性連接於形成於半導體晶片CP1內之功率MOSFET(與後述之功率MOSFETQ1對應)之汲極。接合材料BD1包含例如銀(Ag)膏等導電性膏型接著材料、或焊錫等。
另一方面，於半導體晶片CP2之背面未形成背面電極(參照圖6及圖7)。用以接著半導體晶片CP2之接合材料BD2較佳為具有絕緣性。即，接合材料BD2較佳為包含絕緣性之接著材料。藉此，晶片焊墊DP與半導體晶片CP2係介隔絕緣性之接合材料BD2而絕緣，自晶片焊墊DP經由導電性之接合材料BD1供給至半導體晶片CP1之背面電極BE之電位不會被供給至半導體晶片CP2之背面。
晶片焊墊DP亦可具有作為用以發散半導體晶片CP1所產生之熱量之散熱片之功能。半導體晶片CP1所產生之熱量可經由接合材料BD1傳導至晶片焊墊DP，且從露出自密封部MR的晶片焊墊DP之下表面(背面)發散至半導體裝置PKG之外部。介存於半導體晶片CP1與晶片焊墊DP之間之接合材料BD1因具有導電性，故與介存於半導體晶片CP2與晶片焊墊DP之間之絕緣性之接合材料BD2相比，熱傳導係數變高。介存於半導體晶片CP1與晶片焊墊DP之間之接合材料BD1之熱傳導係數較高，此點在使半導體晶片CP1所產生之熱量經由接合材料BD1及晶片焊墊DP發散至半導體裝置PKG之外部方面，有利地發揮作 用。
另一方面，半導體晶片CP2之熱值小於半導體晶片CP1之熱值。這是因為：如下所述，半導體晶片CP1係內置有流通大電流之功率電晶體，與此相對，半導體晶片CP2未內置此種功率電晶體，與流通於半導體晶片CP1之電流相比，流通於半導體晶片CP2之電流較小。因此，介存於半導體晶片CP2與晶片焊墊DP之間之接合材料BD2即便因具有絕緣性而使熱傳導係數變低，亦不易產生與半導體晶片CP2之發熱相關聯之問題。
半導體晶片CP1、CP2係例如於包含單結晶矽等之半導體基板(半導體晶圓)之主表面形成各種半導體元件或半導體積體電路後，藉由切割等將半導體基板分離成各半導體晶片而製造者。半導體晶片CP1、CP2係與其厚度交叉之平面形狀為矩形(四角形)。
半導體晶片CP1為IPD(Intelligent Power Device：智慧型功率裝置)晶片。因此，詳細內容予以後述，半導體晶片CP1具有功率電晶體(與後述之功率MOSFETQ1對應)、及控制該功率電晶體之控制電路(與後述之控制電路CLC對應)。半導體晶片CP2為微電腦晶片。因此，半導體晶片CP2具有控制半導體晶片CP1(尤其半導體晶片CP1之控制電路CLC)之電路，且具有例如運算電路(CPU)或記憶體電路等。半導體晶片CP2可作為控制半導體晶片CP1之控制用晶片(控制用之半導體晶片)使用。即，半導體晶片CP2係用以控制半導體晶片CP1之半導體晶片。
半導體晶片CP1較半導體晶片CP2平面面積更大，該平面面積之不同係因下述理由造成。即，半導體晶片CP2係考慮半導體裝置PKG整體之尺寸，欲將外形大小儘可能設得小。與此相對，半導體晶片CP1係形成有功率電晶體，於該功率電晶體中，欲儘可能降低電晶體內產生之接通電阻。接通電阻之降低可藉由擴大構成功率電晶體之複 數個單位電晶體胞之通道寬度而實現。因此，半導體晶片CP1之外形大小變得較半導體晶片CP2之外形大小更大。
於半導體晶片CP1之表面(主表面、上表面)，形成有複數個焊墊電極(焊墊、接合焊墊、端子)P1(參照圖2、圖3、圖6、圖7及圖9)。另，以下，亦存在將「焊墊電極」簡稱為「焊墊」之情形。又，於半導體晶片CP2之表面(主表面、上表面)，形成有複數個焊墊電極(焊墊、接合焊墊、端子)P2(參照圖2、圖3、圖6、圖8及圖9)。
此處，於半導體晶片CP1中，於彼此位於相反側之2個主表面中，將形成有複數個焊墊電極P1之側之主表面稱為半導體晶片CP1之表面，將與該表面為相反側且與晶片焊墊DP對向之側之主表面稱為半導體晶片CP1之背面。同樣，於半導體晶片CP2中，於彼此位於相反側之2個主表面中，將形成有複數個焊墊電極P2之側之主表面稱為半導體晶片CP2之表面，將與該表面為相反側且與晶片焊墊DP對向之側之主表面稱為半導體晶片CP2之背面。
半導體晶片CP1之表面係具有包含邊(晶片邊)SD1、SD2、SD3、SD4之矩形狀之平面形狀(參照圖3及圖9)。另，於半導體晶片CP1之表面中，邊SD1與邊SD3彼此對向，邊SD2與邊SD4彼此對向，邊SD1與邊SD3彼此平行，邊SD2與邊SD4彼此平行，邊SD1與邊SD2、SD4正交，邊SD3與邊SD2、SD4正交。
又，半導體晶片CP2之表面係具有包含邊(晶片邊)SD5、SD6、SD7、SD8之矩形狀之平面形狀(參照圖3及圖9)。另，於半導體晶片CP2之表面中，邊SD5與邊SD7彼此對向，邊SD6與邊SD8彼此對向，邊SD5與邊SD7彼此平行，邊SD6與邊SD8彼此平行，邊SD5與邊SD6、SD8正交，邊SD7與邊SD6、SD8正交。
半導體晶片CP1及半導體晶片CP2係以半導體晶片CP1之邊SD3與半導體晶片CP2之邊SD5對向之方式搭載於晶片焊墊DP之上表面上(參 照圖3及圖9)。半導體晶片CP1之邊SD3與半導體晶片CP2之邊SD5對向，半導體晶片CP1之邊SD3與半導體晶片CP2之邊SD5可大致平行。
於半導體晶片CP1中，邊SD1係沿著密封部MR之側面MRc1之邊，又，亦為沿著晶片焊墊DP之邊(側面)DP1之邊(參照圖1、圖3及圖9)。又，於半導體晶片CP1中，邊SD2係沿著密封部MR之側面MRc2之邊，又，亦為沿著晶片焊墊DP之邊(側面)DP2之邊。又，於半導體晶片CP1中，邊SD3係沿著密封部MR之側面MRc3之邊，又，亦為沿著晶片焊墊DP之邊(側面)DP3之邊。又，於半導體晶片CP1中，邊SD4係沿著密封部MR之側面MRc4之邊，又，亦為沿著晶片焊墊DP之邊(側面)DP4之邊。又，於半導體晶片CP2中，邊SD5係沿著密封部MR之側面MRc1之邊，又，亦為沿著晶片焊墊DP之邊(側面)DP1之邊。又，於半導體晶片CP2中，邊SD6係沿著密封部MR之側面MRc2之邊，又，亦為沿著晶片焊墊DP之邊(側面)DP2之邊。又，於半導體晶片CP2中，邊SD7係沿著密封部MR之側面MRc3之邊，又，亦為沿著晶片焊墊DP之邊(側面)DP3之邊。又，於半導體晶片CP2中，邊SD8係沿著密封部MR之側面MRc4之邊，又，亦為沿著晶片焊墊DP之邊(側面)DP4之邊。
於晶片焊墊DP之上表面上，於半導體晶片CP1、CP2中，半導體晶片CP1配置於接近密封部MR之側面MRc1之側，半導體晶片CP2配置於接近密封部MR之側面MRc3之側。即，於晶片焊墊DP之上表面上，於半導體晶片CP1、CP2中，半導體晶片CP1配置於接近晶片焊墊DP之邊(側面)DP1之側，半導體晶片CP2配置於接近晶片焊墊DP之邊(側面)DP3之側。即，俯視時，於密封部MR之側面MRc1與半導體晶片CP2之間配置半導體晶片CP1，於密封部MR之側面MRc3與半導體晶片CP1之間配置有半導體晶片CP2。換言之，俯視時，於晶片焊墊DP之邊DP1與半導體晶片CP2之間配置半導體晶片CP1，於晶片焊墊 DP之邊DP3與半導體晶片CP1之間配置有半導體晶片CP2。
俯視時，半導體晶片CP1之邊SD1係與配置於密封部MR之側面MRc1側之複數條引線LD(之內引線部)對向，半導體晶片CP1之邊SD2係與配置於密封部MR之側面MRc2側之複數條引線LD(之內引線部)對向。又，半導體晶片CP1之邊SD3係與半導體晶片CP2之邊SD5對向，半導體晶片CP1之邊SD4係與配置於密封部MR之側面MRc4側之複數條引線LD(之內引線部)對向。又，俯視時，半導體晶片CP2之邊SD5係與半導體晶片CP1之邊SD3對向，半導體晶片CP2之邊SD6係與配置於密封部MR之側面MRc2側之複數條引線LD(之內引線部)對向。又，半導體晶片CP2之邊SD7係與配置於密封部MR之側面MRc3側之複數條引線LD(之內引線部)對向，半導體晶片CP2之邊SD8係與配置於密封部MR之側面MRc4側之複數條引線LD(之內引線部)對向。
因此，半導體晶片CP1之邊SD1、SD2、SD3、SD4中，邊SD1係與配置於密封部MR之側面MRc1側之複數條引線LD對向之側之邊，邊SD2係與配置於密封部MR之側面MRc2側之複數條引線LD對向之側之邊。又，半導體晶片CP1之邊SD1、SD2、SD3、SD4中，邊SD3係與半導體晶片CP2(之邊SD5)對向之側之邊，邊SD4係與配置於密封部MR之側面MRc4側之複數條引線LD對向之側之邊。又，半導體晶片CP2之邊SD5、SD6、SD7、SD8中，邊SD5係與半導體晶片CP1(之邊SD3)對向之側之邊，邊SD6係與配置於密封部MR之側面MRc2側之複數條引線LD對向之側之邊。又，半導體晶片CP2之邊SD5、SD6、SD7、SD8中，邊SD7係與配置於密封部MR之側面MRc3側之複數條引線LD對向之側之邊，邊SD8係與配置於密封部MR之側面MRc4側之複數條引線LD對向之側之邊。
半導體晶片CP1、CP2之複數個焊墊電極P1、P2與複數條引線LD經由複數條導線(接合導線)BW而分別電性連接，又，半導體晶片CP1 之複數個焊墊電極P1與半導體晶片CP2之複數個焊墊電極P2經由複數條導線BW而分別電性連接。
即，半導體晶片CP1之複數個焊墊電極P1係包含經由導線BW而與引線LD電性連接之焊墊電極P1、及經由導線BW而與半導體晶片CP2之焊墊電極P2電性連接之焊墊電極P1。又，半導體晶片CP2之複數個焊墊電極P2係包含經由導線BW而與引線LD電性連接之焊墊電極P2、及經由導線BW而與半導體晶片CP1之焊墊電極P1電性連接之焊墊電極P2。又，半導體裝置PKG具有複數條導線BW，該等複數條導線BW包含電性連接半導體晶片CP1之焊墊電極P1與引線LD之導線BW、電性連接半導體晶片CP2之焊墊電極P2與引線LD之導線BW、及電性連接半導體晶片CP1之焊墊電極P1與半導體晶片CP2之焊墊電極P2之導線BW。
因此，於連接半導體晶片CP1之焊墊電極P1與引線LD之導線BW中，各導線BW之一端係與半導體晶片CP1之焊墊電極P1連接，各導線BW之另一端係與引線LD連接，藉此，經由導線BW電性連接半導體晶片CP1之焊墊電極P1與引線LD。又，於連接半導體晶片CP2之焊墊電極P2與引線LD之導線BW中，各導線BW之一端係與半導體晶片CP2之焊墊電極P2連接，各導線BW之另一端係與引線LD連接，藉此，半導體晶片CP2之焊墊電極P2與引線LD經由導線BW電性連接。又，於連接半導體晶片CP1之焊墊電極P1與半導體晶片CP2之焊墊電極P2之導線BW中，各導線BW之一端與半導體晶片CP1之焊墊電極P1連接，各導線BW之另一端係與半導體晶片CP2之焊墊電極P2連接，藉此，焊墊電極P1與焊墊電極P2經由導線BW而電性連接。
另，於形成於半導體晶片CP1之表面之複數個焊墊電極P1中，沿邊SD1配置之複數個焊墊電極P1係與配置於密封部MR之側面MRc1側之複數條引線LD經由複數條導線BW分別電性連接。又，於形成於半 導體晶片CP1之表面之複數個焊墊電極P1中，沿邊SD2配置之複數個焊墊電極P1係與配置於密封部MR之側面MRc2側之複數條引線LD經由複數條導線BW分別電性連接。又，於形成於半導體晶片CP1之表面之複數個焊墊電極P1中，沿邊SD4配置之複數個焊墊電極P1係與配置於密封部MR之側面MRc4側之複數條引線LD經由複數條導線BW分別電性連接。又，於形成於半導體晶片CP2之表面之複數個焊墊電極P2中，沿邊SD6配置之複數個焊墊電極P2係與配置於密封部MR之側面MRc2側之複數條引線LD經由複數條導線BW分別電性連接。又，於形成於半導體晶片CP2之表面之複數個焊墊電極P2中，沿邊SD7配置之複數個焊墊電極P2係與配置於密封部MR之側面MRc3側之複數條引線LD經由複數條導線BW分別電性連接。又，於形成於半導體晶片CP2之表面之複數個焊墊電極P2中，沿邊SD8配置之複數個焊墊電極P2係與配置於密封部MR之側面MRc4側之複數條引線LD經由複數條導線BW分別電性連接。又，形成於半導體晶片CP1之表面之複數個焊墊電極P1中沿邊SD3配置之複數個焊墊電極P1、與形成於半導體晶片CP2之表面之複數個焊墊電極P2中沿邊SD5配置之複數個焊墊電極P2係經由複數條導線BW分別電性連接。
又，形成於半導體晶片CP1之表面之複數個焊墊電極P1係包含有複數個源極用焊墊電極P1S(參照圖9)。於半導體晶片CP1之表面中，源極用焊墊電極P1S係沿邊SD1配置複數個，且分別與配置於密封部MR之側面MRc1側之引線LD經由導線BW電性連接。因此，源極用焊墊電極P1S係被包含於經由導線BW而與引線LD電性連接之焊墊電極P1。源極用焊墊電極P1S為源極用之焊墊電極(焊墊、接合焊墊)，與形成於半導體晶片CP1內之功率電晶體(與後述之功率MOSFETQ1對應)之源極電性連接。源極用焊墊電極P1S係可於半導體晶片CP1之表面中，沿邊SD1配置複數個，亦可自邊SD1以某種程度分離配置。
導線(接合導線)BW為導電性之連接構件，更特定而言為導電性之導線。導線BW因包含金屬，故亦可視為金屬線(金屬細線)。導線BW被密封於密封部MR內，未自密封部MR露出。於各引線LD中，導線BW之連接部位係位於密封部MR內之內引線部。
如上所述，於導線BW中有電性連接半導體晶片CP1之焊墊電極P1與引線LD之導線BW、電性連接半導體晶片CP2之焊墊電極P2與引線LD之導線BW、電性連接半導體晶片CP1之焊墊電極P1與半導體晶片CP2之焊墊電極P2之導線BW。
於半導體裝置PKG具有之複數條導線BW(與圖2所示之導線BW對應)中，亦可將全部導線BW設為相同粗度(直徑)。然而，於半導體裝置PKG具有之複數條導線BW(與圖2所示之導線BW對應)中，若將連接半導體晶片CP1之源極用焊墊電極P1S與引線LD之導線BW(與圖10所示之導線BW對應)之粗度(直徑)設得比其他導線BW(與圖11所示之導線BW對應)之粗度(直徑)更大，則更佳。即，於半導體裝置PKG具有之複數條導線BW(與圖2所示之導線BW對應)中，若將連接於源極用焊墊電極P1S之導線BW(與圖10所示之導線BW對應)之粗度(直徑)設得比連接於源極用焊墊電極P1S以外之焊墊電極P1、P2之導線BW(與圖11所示之導線BW對應)之粗度(直徑)更大，則更佳。
此處，圖10及圖11係本實施形態之半導體裝置PKG之說明圖。其中，圖10係對上述圖2中，導線BW中之粗度(直徑)較大之導線BW進行圖示，而對粗度(直徑)較小之導線BW省略圖示者，圖11係對上述圖2中，導線BW中之粗度(直徑)較大之導線BW省略圖示，而對粗度(直徑)較小之導線BW進行圖示者。即，顯示圖2所示之導線BW中，粗度(直徑)較大之導線BW者為圖10，顯示粗度(直徑)較小之導線BW者為圖11。因此，圖2所示之複數條導線BW中，圖10所示之導線BW之粗度(直徑)大於圖11所示之導線BW之粗度(直徑)。其理由係如下所 示者。
即，連接半導體晶片CP1之源極用焊墊電極P1S與引線LD之導線BW(與圖10所示之導線BW對應)係為了與其他導線BW(與圖11所示之導線BW對應)相比流通較大之電流，可藉由增大粗度(直徑)，而降低電阻減少損耗(損失)。另一方面，關於連接半導體晶片CP1之源極用焊墊電極P1S與引線LD之導線BW以外之導線BW(與圖11所示之導線BW對應)，因未流通如此大之電流，故藉由將導線BW之粗度(直徑)設得較小，可縮小連接於該導線BW之焊墊電極P1、P2之尺寸，有利於半導體晶片CP1、CP2之小型化。若列舉一例，則可將連接於源極用焊墊電極P1S之導線BW(與圖10所示之導線BW對應)之直徑設為35μm左右，且將與源極用焊墊電極P1S以外之焊墊電極P1、P2連接之導線BW(與圖11所示之導線BW對應)之直徑設為20μm左右。
作為導線BW，可適宜使用金(Au)導線、銅(Cu)導線、或鋁(Al)導線等。
又，如上所述，亦可對連接於源極用焊墊電極P1S之導線BW(與圖10所示之導線BW對應)，增大粗度(直徑)且使用銅導線，且對連接於源極用焊墊電極P1S以外之焊墊電極P1、P2之導線BW(與圖11所示之導線BW對應)，縮小粗度(直徑)且使用金導線。即，使連接於源極用焊墊電極P1S之導線BW(與圖10所示之導線BW對應)、與連接於源極用焊墊電極P1S以外之焊墊電極P1、P2之導線BW(與圖11所示之導線BW對應)材料不同，對前者可使用直徑較大之銅(Cu)導線，對後者可使用直徑較小之金(Au)導線。對於直徑較大之導線BW(即連接於源極用焊墊電極P1S之導線BW)，藉由使用銅(Cu)導線，可抑制半導體裝置PKG之製造成本。又，對於直徑較小之導線BW(即連接於源極用焊墊電極P1S以外之焊墊電極P1、P2之導線BW)，藉由使用金(Au)導線，即便將連接該導線BW之焊墊電極P1、P2之尺寸設得較小，亦可 相對於較小之焊墊電極P1、P2簡單且準確地連接導線BW。這是因為，對較小之焊墊，金導線比銅導線更容易連接。藉此，可謀求一面抑制製造成本，一面提高導線BW之連接可靠性。
又，若於焊墊電極P1、P2之尺寸等方面，於相對於焊墊電極P1、P2連接銅導線之情形時不存在問題，則不僅連接於源極用焊墊電極P1S之導線BW，對連接於源極用焊墊電極P1S以外之焊墊電極P1、P2之導線BW亦可使用銅(Cu)導線。即，亦可對半導體裝置PKG具有之全部導線BW使用銅(Cu)導線。藉此，可進而抑制半導體裝置PKG之製造成本。
又，於本實施形態中，於半導體晶片CP1中，如圖9所示，半導體晶片CP1具有之複數個焊墊電極P1中的複數個焊墊電極P1a、與半導體晶片CP1具有之複數個焊墊電極P1中的複數個焊墊電極P1b經由半導體晶片CP1之內部配線NH而分別電性連接。接著，半導體晶片CP1之複數個焊墊電極P1a係與半導體晶片CP2之複數個焊墊電極P2中的複數個焊墊電極P2a，經由複數條導線BW(BW1)而分別電性連接，又，半導體晶片CP1之複數個焊墊電極P1b係與複數條引線LD，經由複數條導線BW(BW2)而分別電性連接。
此處，於半導體裝置PKG具有之複數條導線BW中，將電性連接半導體晶片CP1之焊墊電極P1a與半導體晶片CP2之焊墊電極P2a之間之導線BW標註符號BW1而稱為導線BW1，將電性連接半導體晶片CP1之焊墊電極P1b與引線LD之導線BW標註符號BW2而稱為導線BW2。各導線BW1之一端係連接於半導體晶片CP1之焊墊電極P1a，各導線BW1之另一端連接於半導體晶片CP2之焊墊電極P2a。又，各導線BW2之一端係連接於半導體晶片CP1之焊墊電極P1b，各導線BW2之另一端係連接於引線LD(後述之引線LD1)。
內部配線NH係形成於半導體晶片CP1內，且電性連接焊墊電極 P1a與焊墊電極P1b之間之配線，並非連接焊墊電極P1a與半導體晶片CP1內之電路之配線，又，亦並非連接焊墊電極P1b與半導體晶片CP1內之電路之配線。於半導體晶片CP1中，連接焊墊電極P1a與焊墊電極P1b之間之內部配線NH未與半導體晶片CP1內之任一者之電路電性連接。因此，於半導體晶片CP1中，焊墊電極P1a、焊墊電極P1b、連接焊墊電極P1a與焊墊電極P1b之間之內部配線NH未與半導體晶片CP1內之任一者之電路電性連接。另，於半導體晶片CP1中，內部配線NH因被後述之保護膜13覆蓋，故未露出。
且，於經由內部配線NH彼此電性連接之焊墊電極P1a、P1b中，焊墊電極P1a經由導線BW1而與半導體晶片CP2之焊墊電極P2a電性連接，焊墊電極P1b經由導線BW2而與引線LD(後述之引線LD1)電性連接。因此，半導體晶片CP2之各焊墊電極P2a係經由導線BW1電性連接於半導體晶片CP1之焊墊電極P1a，進而經由半導體晶片CP1之內部配線NH而電性連接於半導體晶片CP1之焊墊電極P1b，再者經由導線BW2而電性連接於引線LD(後述之引線LD1)。因此，半導體晶片CP2之各焊墊電極P2a係經由導線BW1、半導體晶片CP1之焊墊電極P1a、內部配線NH及焊墊電極P1b、導線BW2，而與半導體裝置PKG之引線LD(後述之引線LD1)電性連接。
於半導體晶片CP2中，焊墊電極P2a係配置於與半導體晶片CP1對向之邊即邊SD5側，於半導體晶片CP1中，焊墊電極P1a係配置於與半導體晶片CP2對向之邊即邊SD3側。因此，由於半導體晶片CP1中配置有焊墊電極P1a之側之邊SD3、與半導體晶片CP2中配置有焊墊電極P2a之側之邊SD5彼此對向，故可將半導體晶片CP1之各焊墊電極P1a與半導體晶片CP2之各焊墊電極P2a以導線BW1簡單且準確地連接。
又，於半導體晶片CP1中，配置有焊墊電極P1a之邊(此處為邊SD3)、與配置有焊墊電極P1b之邊(此處為SD2、SD4)不同。即，於半 導體晶片CP1中，焊墊電極P1a配置於與半導體晶片CP2對向之邊SD3側，焊墊電極P1b係配置於與半導體晶片CP1對向之邊SD3以外之邊(此處為邊SD2、SD4)側。
於半導體晶片CP1中，配置於邊SD2側之焊墊電極P1b係經由導線BW而連接於配置於密封部MR之側面MRc2側之引線LD(即，配置於與邊SD2對向之側之引線LD)。又，配置於邊SD4側之焊墊電極P1b係經由導線BW2而連接於配置於密封部MR之側面MRc4側之引線LD(即，配置於與邊SD4對向之側之引線LD)。因此，可以導線BW2簡單且準確地連接半導體晶片CP1之各焊墊電極P1b與引線LD。
另，圖9之情形時，於半導體晶片CP1中，6個焊墊電極P1a與6個焊墊電極P1b分別經由內部配線NH而電性連接。且，半導體晶片CP1之6個焊墊電極P1b與6個引線LD1分別經由導線BW2而電性連接，且半導體晶片CP1之6個焊墊電極P1a與半導體晶片CP2之6個焊墊電極P2a分別經由導線BW1而電性連接。因此，焊墊電極P1a與焊墊電極P1b與電性連接焊墊電極P1a、P1b間之內部配線之組合計為6組，設置於半導體晶片CP1。
然而，焊墊電極P1a與焊墊電極P1b與電性連接焊墊電極P1a、P1b間之內部配線NH之組雖必須於半導體晶片CP1中設置1組以上，但該數量並未限定於6組。即，於半導體裝置PKG中，包含焊墊電極P2a、導線BW1、焊墊電極P1a、內部配線NH、焊墊電極P1b、導線BW2及引線LD1之導電路徑，於圖2及圖9之情形時合計設置有6個，但並未限定於6個，而是設置1個以上。
<關於半導體裝置之製造步驟>
其次，對上述圖1~圖9所示之半導體裝置PKG之製造步驟進行說明。圖12係顯示上述圖1~圖9所示之半導體裝置PKG之製造步驟之製程流程圖。又，圖13~圖18係半導體裝置PKG之製造步驟中之剖視 圖。另，圖13~圖18中顯示有與上述圖6相當之剖面。
於製造半導體裝置PKG時，首先，準備引線框架LF及半導體晶片CP1、CP2(圖12之步驟S1)。
如圖13所示，引線框架LF係一體具有框架外框(未圖示)、連結於框架外框之複數條引線LD、及經由複數條上述懸掛引線TL(未圖示)而連結於框架外框之晶片焊墊DP。
於步驟S1中，引線框架LF之準備、半導體晶片CP1之準備、半導體晶片CP2之準備可以任意順序進行，又可同時進行。
其次，進行半導體晶片CP1之晶片接合步驟，如圖14所示，於引線框架之晶片焊墊DP上經由導電性接合材料BD1搭載接合半導體晶片CP1(圖12之步驟S2)。即，於步驟S2中，經由導電性接合材料BD1將半導體晶片CP1之背面電極BE接合至晶片焊墊DP。
步驟S2可例如如下述般進行。即，首先，將導電性接合材料BD1供給至晶片焊墊DP之上表面之半導體晶片CP1搭載預定區域。接合材料BD1係包含例如銀(Ag)膏等之導電性膏型之接著材料等。其後，於晶片焊墊DP之上表面上介隔接合材料BD1而搭載半導體晶片CP1。其後，藉由熱處理等使接合材料BD1硬化。藉此，半導體晶片CP1係於引線框架之晶片焊墊DP上介隔接合材料BD1而搭載並固定。作為接合材料BD1，亦可使用焊料，該情形時，只要於半導體晶片CP1之搭載後，進行焊料回流處理即可。
其次，進行半導體晶片CP2之晶片接合步驟，且如圖15所示，於引線框架之晶片焊墊DP上介隔絕緣性之接合材料BD2搭載接合半導體晶片CP2(圖12之步驟S3)。即，於步驟S3中，將半導體晶片CP2之背面介隔絕緣性之接合材料BD2而接合至晶片焊墊DP。
步驟S3可例如如以下般進行。即，首先，將絕緣性接合材料BD2供給至晶片焊墊DP之上表面之半導體晶片CP2搭載預定區域。接合材 料BD2包含例如絕緣性膏型之接著材料等。其後，於晶片焊墊DP之上表面上介隔接合材料BD2而搭載半導體晶片CP2。其後，藉由熱處理等使接合材料BD2硬化。藉此，半導體晶片CP2係於引線框架之晶片焊墊DP上介隔接合材料BD2而搭載並固定。
步驟S2之半導體晶片CP1之晶片接合步驟與步驟S3之半導體晶片CP2之晶片接合步驟係亦可先進行任一者，但較佳為於先進行步驟S2之半導體晶片CP1之晶片接合步驟後，進行步驟S3之半導體晶片CP2之晶片接合步驟。其理由係如下所示者。
即，半導體晶片CP1具有背面電極BE，且必須將該背面電極BE電性連接於晶片焊墊DP。另一方面，半導體晶片CP2不具有背面電極，半導體晶片CP2不必與晶片焊墊DP電性連接。因此，半導體晶片CP1對晶片焊墊DP之接合之可靠性之要求水準係高於半導體晶片CP2對晶片焊墊DP之接合之可靠性之要求水準。又，於將2個半導體晶片(CP1、CP2)晶片接合至晶片焊墊DP上之情形時，因有於先進行之晶片接合步驟中晶片焊墊DP之表面氧化、或產生晶片焊墊DP之表面污染之虞，故與先進行之晶片接合步驟相比，後進行之晶片接合步驟容易降低半導體晶片之接合之可靠性。因此，於半導體晶片CP1、CP2中，將被要求更高接合可靠性之半導體晶片CP1先介隔導電性之接合材料BD1而接合於晶片焊墊DP上，其後，將半導體晶片CP2介隔絕緣性之接合材料BD2而接合於晶片焊墊DP上。藉此，因可提高半導體晶片CP1之背面電極BE與晶片焊墊DP之電性連接之可靠性，故可進而提高半導體裝置PKG之可靠性。因此，較佳為先進行步驟S2，於其後進行步驟S3。
其次，如圖16所示，進行導線接合步驟(圖12之步驟S4)。
於該步驟S4中，將半導體晶片CP1之複數個焊墊電極P1與引線框架LF之複數條引線LD之間、半導體晶片CP2之複數個焊墊電極P2與 引線框架LF之複數條引線LD之間、及半導體晶片CP1之複數個焊墊電極P1與半導體晶片CP2之複數個焊墊電極P2之間，經由複數條導線BW而分別電性連接。
如上所述，將連接半導體晶片CP1之源極用焊墊電極P1S與引線LD之導線BW之粗度(直徑)設得比其他導線BW之粗度(直徑)更大之情形時，於步驟S4中，較佳為分2階段進行導線接合步驟。即，首先作為第1階段，進行使用直徑較大之導線BW之導線接合，繼而作為第2階段，進行使用直徑較小之導線BW之導線接合。
具體而言，首先作為第1階段，進行針對上述圖10所示之導線BW之導線接合。藉此，將半導體晶片CP1之複數個源極用焊墊電極P1S與複數條引線LD之間，經由直徑較大之導線BW分別電性連接。其後，進行針對上述圖11所示之導線BW之導線接合。藉此，將源極用焊墊電極P1S以外之半導體晶片CP1之複數個焊墊電極P1與複數條引線LD之間、半導體晶片CP2之複數個焊墊電極P2與複數條引線LD之間、及半導體晶片CP1之複數個焊墊電極P1與半導體晶片CP2之複數個焊墊電極P2之間，經由直徑較小之導線BW而分別電性連接。
與直徑較大之導線相比，直徑較小之導線容易變形。因此，於步驟S4中，首先進行使用直徑較大之導線BW之導線接合，其後，進行使用直徑較小之導線BW之導線接合，藉此可降低於步驟S4之導線接合步驟中導線BW變形之可能性。
其次，進行藉由鑄模步驟(樹脂成形步驟)進行之樹脂密封，如圖17所示，藉由密封部(密封體、密封樹脂部)MR密封半導體晶片CP1、CP2及與其連接之複數條導線BW(圖12之步驟S5)。藉由該步驟S5之鑄模步驟，形成密封半導體晶片CP1、CP2、晶片焊墊DP、複數條引線LD之內引線部、複數條導線BW及懸掛引線TL之密封部MR。
其次，根據需要對自密封部MR露出之引線LD之外引線部實施鍍 敷處理，此後於密封部MR之外部，於特定位置切斷引線LD及懸掛引線TL，且自引線框架LF之框架外框分離(圖12之步驟S6)。
其次，如圖18所示，彎曲加工(引線加工、引線成形)自密封部MR突出之引線LD之外引線部(圖12之步驟S7)。
如此，製造如上述圖1~圖9所示之半導體裝置PKG。
<關於半導體裝置之電路構成>
其次，一面參照圖19，一面說明半導體裝置PKG之電路構成。圖19係半導體裝置PKG之電路圖(電路方塊圖)。
如上所述，本實施形態之半導體裝置PKG係內置有半導體晶片CP1、CP2。於半導體晶片CP1內，形成有作為功率電晶體之功率MOSFET(Metal Oxide Semiconductor Field Effect Transistor：金屬氧化物半導體場效電晶體)Q1、用以檢測流通於功率MOSFETQ1之電流之感測MOSFETQ2、及控制電路CLC。功率MOSFETQ1可作為開關用之功率電晶體而發揮功能。
另，本申請案中，稱為MOSFET時，不僅包含於閘極絕緣膜使用氧化膜(氧化矽膜)之MISFET(Metal Insulator Semiconductor Field Effect Transistor：MIS型場效電晶體)，亦包含將氧化膜(氧化矽膜)以外之絕緣膜用於閘極絕緣膜之MISFET。
控制電路CLC係包含有驅動功率MOSFETQ1及感測MOSFETQ2之驅動器電路(驅動電路)。因此，控制電路CLC可根據自半導體晶片CP1之外部供給至控制電路CLC之信號，控制功率MOSFETQ1之閘極端子(與後述之閘極電極8對應)之電位，且控制功率MOSFETQ1之動作。即，功率MOSFETQ1之閘極(與後述之閘極電極8對應)係連接於控制電路CLC，藉由自控制電路CLC對功率MOSFETQ1之閘極供給接通信號(將功率MOSFETQ1設為接通狀態之閘極電壓)，可將功率MOSFETQ1設為接通狀態。
若藉由自控制電路CLC對功率MOSFETQ1之閘極供給接通信號而將功率MOSFETQ1設為接通狀態，則電源BAT之電壓自功率MOSFETQ1輸出且供給至負荷LOD。若藉由自控制電路CLC對功率MOSFETQ1之閘極供給斷開信號(或停止接通信號之供給)而將功率MOSFETQ1設為斷開狀態，則停止自電源BAT向負荷LOD之電壓供給。此種半導體晶片CP1之功率MOSFETQ1之接通/斷開之控制係藉由半導體晶片CP1之控制電路CLC進行。
如此，半導體裝置PKG係可作為進行自電源BAT向負荷LOD之電壓之施加之接通/斷開之切換的開關用半導體裝置而發揮功能。又，半導體晶片CP1之功率MOSFETQ1可作為開關元件(切換元件)而發揮功能。又，因功率MOSFETQ1之輸出被供給至負荷LOD，故功率MOSFETQ1亦可視為輸出電路。又，作為負荷LOD，可應用期望經由開關用半導體裝置PKG連接於電源BAT之任意電子裝置(或電子零件)。例如，可將馬達、燈或加熱器等作為負荷LOD而使用。
又，於半導體裝置PKG之半導體晶片CP1內，設置有電流檢測用之感測MOSFETQ2。流通於功率MOSFETQ1之電流係被感測MOSFETQ2檢測，根據流通於感測MOSFETQ2之電流，控制功率MOSFETQ1。例如，於根據流通於感測MOSFETQ2之電流，而判斷(檢測)出於功率MOSFETQ1流通有過量電流(流通有規定值以上之電流)時，控制電路CLC控制功率MOSFETQ1之閘極電壓，將功率MOSFETQ1之電流限制於特定值以下，或強制斷開功率MOSFETQ1。藉此，可防止過量電流流通於功率MOSFETQ1，可保護半導體裝置PKG及使用其之電子裝置。
感測MOSFETQ2係將汲極及閘極設為與功率MOSFETQ1共通。即，因形成於半導體晶片CP1內之功率MOSFETQ1之汲極與感測MOSFETQ2之汲極係皆電性連接於半導體晶片CP1之上述背面電極 BE，故彼此電性連接。因此，半導體晶片CP1之上述背面電極BE為功率MOSFETQ1及感測MOSFETQ2之汲極用背面電極。
連接有功率MOSFETQ1及感測MOSFETQ2之汲極之半導體晶片CP1之背面電極BE係連接於半導體裝置PKG之端子TE1。上述晶片焊墊DP與該端子TE1對應。自半導體裝置PKG之端子TE1(即晶片焊墊DP)，經由上述接合材料BD1及半導體晶片CP1之背面電極BE，對感測MOSFETQ2之汲極及功率MOSFETQ1之汲極供給相同電位。端子TE1(晶片焊墊DP)係與配置於半導體裝置PKG之外部之電源(電池)BAT連接，因而電源BAT之電壓係自半導體裝置PKG之端子TE1(即晶片焊墊DP)，經由上述接合材料BD1及半導體晶片CP1之背面電極BE，而供給至功率MOSFETQ1之汲極及感測MOSFETQ2之汲極。
又，感測MOSFETQ2與功率MOSFETQ1係閘極彼此電性連接而設為共通，該共通閘極連接於控制電路CLC，自控制電路CLC對感測MOSFETQ2之閘極及功率MOSFETQ1之閘極輸入相同閘極信號(閘極電壓)。具體而言，形成於半導體晶片CP1內之感測MOSFETQ2之閘極(閘極電極)與功率MOSFETQ1之閘極(閘極電極)係經由半導體晶片CP1之內部配線，而電性連接於半導體晶片CP1內之控制電路CLC。
另一方面，感測MOSFETQ2之源極並未與功率MOSFETQ1之源極共通，功率MOSFETQ1之源極與感測MOSFETQ2之源極之間未短路。
功率MOSFETQ1之源極係連接於半導體裝置PKG之端子TE2，於該端子TE2，連接有配置於半導體裝置PKG之外部之負荷LOD。即，功率MOSFETQ1之源極係與負荷LOD連接。於半導體裝置PKG具有之複數條引線LD中，於半導體晶片CP1之源極用焊墊電極P1S經由導線BW而電性連接之引線LD與該端子TE2對應。具體而言，形成於半導體晶片CP1內之功率MOSFETQ1之源極係經由半導體晶片CP1之內部 配線，而與半導體晶片CP1之源極用焊墊電極P1S電性連接，該源極用焊墊電極P1S係經由導線BW而與端子TE2(引線LD)電性連接，且於該端子TE2(引線LD)連接有負荷LOD。因此，若藉由自控制電路CLC對功率MOSFETQ1之閘極供給接通信號而使功率MOSFETQ1成接通狀態(導通狀態)，則電源BAT之電壓經由接通狀態(導通狀態)之功率MOSFETQ1，供給至負荷LOD。
另一方面，感測MOSFETQ2之源極連接於控制電路CLC。具體而言，形成於半導體晶片CP1內之感測MOSFETQ2之源極係經由半導體晶片CP1之內部配線，而電性連接於半導體晶片CP1內之控制電路CLC。
另，於圖19中，符號D1係表示功率MOSFETQ1之汲極，符號S1係表示功率MOSFETQ1之源極，符號D2係表示感測MOSFETQ2之汲極，符號S2係表示感測MOSFETQ2之源極。
感測MOSFETQ2係與功率MOSFETQ1一同形成於半導體晶片CP1內，該感測MOSFETQ2係以於半導體晶片CP1內構成功率MOSFETQ1與電流鏡電路之方式形成，例如具備功率MOSFETQ1之1/20000之大小。該大小比可根據需要而變更。
又，形成於半導體晶片CP1內之控制電路CLC係連接於半導體裝置PKG之複數個端子TE3。半導體裝置PKG具有之複數條引線LD中之數條引線LD與該複數個端子TE3對應。具體而言，與形成於半導體晶片CP1內之控制電路CLC經由半導體晶片CP1之內部配線電性連接之焊墊電極P1係經由導線BW而與端子TE3(引線LD)電性連接。半導體裝置PKG之複數個端子TE3(引線LD)係包含有輸入用端子、輸出用端子及接地用端子，自該等端子TE3，對控制電路CLC輸入或供給信號(輸入信號)或接地電位，又，自控制電路CLC輸出之信號(輸出信號)係自該等端子TE3輸出。
半導體晶片CP2為微電腦晶片(控制用晶片)，可作為控制半導體晶片CP1之動作之控制用半導體晶片而發揮功能。
於圖19中，未顯示半導體晶片CP2內之電路，但實際上，於半導體晶片CP2內，形成有控制半導體晶片CP1(半導體晶片CP1內之電路)之電路。即，控制形成於半導體晶片CP1內之控制電路CLC之電路係形成於半導體晶片CP2內。
於半導體晶片CP2之複數個焊墊電極P2中，焊墊電極P2a以外之複數個焊墊電極P2係分別連接於半導體裝置PKG之複數個端子TE4。又，半導體裝置PKG具有之複數條引線LD中之數條引線LD係與該複數個端子TE4對應。具體而言，與形成於半導體晶片CP2內之電路(內部電路)經由半導體晶片CP2之內部配線電性連接之焊墊電極P2係經由導線BW而與端子TE4(引線LD)電性連接。
半導體裝置PKG之複數個端子TE4(引線LD)係包含有輸入用端子、輸出用端子、及接地用端子，自該等端子TE4對半導體晶片CP2內之電路(內部電路)輸入或供給信號(輸入信號)或接地電位，又，自半導體晶片CP2內之電路(內部電路)輸出之信號(輸出信號)係自該等端子TE4(引線LD)輸出。
半導體裝置PKG之複數個端子TE4(引線LD)中任一者係與配置於半導體裝置PKG之外部之電源(電池)BAT經由調節器REG而連接。電源BAT之電壓係以調節器REG轉換成相應之電壓來作為半導體晶片CP2之電源電壓，此後供給至調節器REG所連接之端子TE4，且經由連接於該端子TE4之導線BW而供給至半導體晶片CP2。
半導體晶片CP2之複數個焊墊電極P2中的複數個焊墊電極P2a係與半導體晶片CP1之複數個焊墊電極P1中的複數個焊墊電極P1a經由複數條導線BW(BW1)分別電性連接。又，半導體晶片CP1之複數個焊墊電極P1中的複數個焊墊電極P1a係與半導體晶片CP1之複數個焊墊 電極P1中的複數個焊墊電極P1b經由半導體晶片CP1之內部配線NH分別電性連接。又，半導體晶片CP1之複數個焊墊電極P1中的複數個焊墊電極P1b係與半導體裝置PKG之複數個端子TE5經由複數條導線BW(BW2)分別電性連接。半導體裝置PKG具有之複數條引線LD中的數條引線LD(LD1)係與該複數個端子TE5對應。
即，半導體晶片CP2之各焊墊電極P2a係經由導線BW(BW1)而與半導體晶片CP1之焊墊電極P1a電性連接，進而經由半導體晶片CP1之內部配線NH而與半導體晶片CP1之焊墊電極P1b電性連接，再者經由導線BW(BW2)而與端子TE5(引線LD)電性連接。
於半導體晶片CP1，形成有至少一個電路，且較佳為形成有複數個電路(此處為控制電路CLC、功率MOSFETQ1及感測MOSFETQ2等)，內部配線NH未與形成於半導體晶片CP1之任一電路電性連接。因此，於半導體晶片CP1中，焊墊電極P1a、焊墊電極P1b、連接焊墊電極P1a與焊墊電極P1b之間之內部配線NH未與半導體晶片CP1內之任一電路(控制電路CLC、功率MOSFETQ1、感測MOSFETQ2等)電性連接。
連接於半導體晶片CP2之焊墊電極P2之端子TE4、TE5係於半導體裝置PKG之外部，根據需要而與端子TE3電性連接。例如，可於配線基板(安裝基板)安裝半導體裝置PKG，且於該配線基板中，使半導體裝置PKG之端子TE4、TE5與半導體裝置PKG之端子TE3經由該配線基板之配線等電性連接。藉此，可將半導體晶片CP2之內部電路經由半導體裝置PKG之外部之配線(例如安裝有半導體裝置PKG之配線基板之配線)等，電性連接於半導體晶片CP1之控制電路CLC，並可藉由半導體晶片CP2之內部電路而控制半導體晶片CP1之控制電路CLC。
此處，半導體晶片CP1之內部電路係與形成於半導體晶片CP1內之電路對應，半導體晶片CP2之內部電路係與形成於半導體晶片CP2 內之電路對應。半導體晶片CP1之內部配線係與形成於半導體晶片CP1內之配線對應，半導體晶片CP2之內部配線係與形成於半導體晶片CP2內之配線對應。控制電路CLC、功率MOSFETQ1及感測MOSFETQ2係皆形成於半導體晶片CP1內，因而為半導體晶片CP1之內部電路。
<關於半導體晶片之構造>
其次，說明半導體晶片CP1之構造。
圖20係顯示半導體晶片CP1之晶片佈局之平面圖，圖21係半導體晶片CP1之部分放大平面圖(主要部分平面圖)，圖22~圖24係半導體晶片CP1之主要部分剖視圖。其中，圖21係放大圖20中被一點鏈線包圍之區域RG3之部分放大平面圖，顯示有焊墊電極P1、內部配線NH及密封環SR之平面佈局。又，圖22係顯示半導體晶片CP1中，形成有構成上述功率MOSFETQ1之電晶體之區域(功率MOSFET形成區域RG1)之主要部分剖視圖。又，圖23係顯示半導體晶片CP1中，形成有構成上述感測MOSFETQ2之電晶體之區域(感測MOSFET形成區域RG2)之主要部分剖視圖。又，圖24係顯示半導體晶片CP1中，沿著焊墊電極P1a與焊墊電極P1b與連接其等之間之內部配線NH之剖視圖。
此處，於半導體晶片CP1中，將形成有構成上述功率MOSFETQ1之電晶體之區域(平面區域)稱為功率MOSFET形成區域RG1。又，於半導體晶片CP1中，將形成有構成上述感測MOSFETQ2之電晶體之區域(平面區域)稱為感測MOSFET形成區域RG2。又，於半導體晶片CP1中，將形成有上述控制電路CLC之區域(平面區域)稱為控制電路形成區域RG4。另，於圖20中，以二點鏈線顯示功率MOSFET形成區域RG1，且以虛線分別顯示感測MOSFET形成區域RG2及控制電路形成區域RG4。
若比較圖20與上述圖2、圖3及圖9則可明確，半導體晶片CP1、 CP2係以與功率MOSFET形成區域RG1相比使控制電路形成區域RG4更接近半導體晶片CP2之方式排列配置。換言之，半導體晶片CP1、CP2係以使功率MOSFET形成區域RG1與控制電路形成區域RG4相比距離半導體晶片CP2更遠之方式排列配置。即，半導體晶片CP1與半導體晶片CP2係排列配置，但於俯視時，於形成於半導體晶片CP1之功率MOSFET形成區域RG1與半導體晶片CP2之間，存在形成於半導體晶片CP1之控制電路形成區域RG4。
首先，說明半導體晶片CP1中、形成有構成上述功率MOSFETQ1之電晶體之區域(平面區域)之構造。
上述功率MOSFETQ1係形成於構成半導體晶片CP1之半導體基板1之主表面。
亦如圖22~圖24所示，構成半導體晶片CP1之半導體基板1係包含例如導入砷(As)等之n型雜質之n型單結晶矽等。作為半導體基板1，亦可使用於包含n型之單結晶矽基板之基板本體上形成有包含雜質濃度較其更低之n-型單結晶矽之磊晶層(半導體層)之半導體基板(所謂之磊晶晶圓)。
於半導體基板1之主表面，形成有例如包含氧化矽等之場絕緣膜(元件分離區域)2。場絕緣膜2係以氧化矽等之絕緣體形成，可作為用以規定(劃定)活性區域之元件分離區域而發揮功能。場絕緣膜2可使用LOCOS(Local Oxidization of Silicon：區域性矽氧化)法等形成。作為其他形態，亦可取代場絕緣膜2，而使用利用STI(Shallow Trench Isolation：淺溝槽隔離)法形成之元件分離絕緣膜。
於功率MOSFET形成區域RG1中，於場絕緣膜2所包圍之活性區域，形成有構成功率MOSFETQ1之複數個單位電晶體胞，功率MOSFETQ1係藉由將設置於功率MOSFET形成區域RG1之該等複數個單位電晶體胞並聯連接而形成。又，於感測MOSFET形成區域RG2 中，於場絕緣膜2與其下層之p型井PWL所包圍之活性區域，形成有構成感測MOSFETQ2之複數個單位電晶體胞，感測MOSFETQ2係藉由將設置於感測MOSFET形成區域RG2之該等複數個單位電晶體胞並聯連接而形成。
形成於功率MOSFET形成區域RG1之各個單位電晶體胞、與形成於感測MOSFET形成區域RG2之各個單位電晶體胞係具有基本相同之構造(構成)，但功率MOSFET形成區域RG1與感測MOSFET形成區域RG2其面積不同。具體而言，功率MOSFET形成區域RG1係較感測MOSFET形成區域RG2面積更大。換言之，感測MOSFET形成區域RG2係較功率MOSFET形成區域RG1面積更小。因此，於單位電晶體胞之連接數上，功率MOSFETQ1與感測MOSFETQ2不同，構成感測MOSFETQ2之並聯連接之單位電晶體胞之數相較於構成功率MOSFETQ1之並聯連接之單位電晶體胞之數要少。因此，若源極電位於感測MOSFETQ2與功率MOSFETQ1相同，則於感測MOSFETQ2，流通較流通於功率MOSFETQ1之電流更小之電流。功率MOSFET形成區域RG1及感測MOSFET形成區域RG2之各單位電晶體胞係以例如溝槽閘極構造之n通道型MOSFET形成。
半導體基板1係具有作為上述單位電晶體胞之汲極區域之功能。於半導體基板1(半導體晶片CP1)之背面整體，形成有汲極用背面電極(背面汲極電極、汲極電極)BE。該背面電極BE係例如自半導體基板1之背面依序堆積鈦(Ti)層、鎳(Ni)層及金(Au)層而形成。於上述半導體裝置PKG中，半導體晶片CP1之該背面電極BE係介隔上述接合材料BD1而接合於上述晶片焊墊DP且電性連接。
又，於功率MOSFET形成區域RG1及感測MOSFET形成區域RG2中，形成於半導體基板1中之p型半導體區域3係具有作為上述單位電晶體胞之通道形成區域之功能。再者，形成於該p型半導體區域3之上 部之n+型半導體區域4係具有作為上述單位電晶體胞之源極區域之功能。因此，半導體區域4係源極用之半導體區域。又，於p型半導體區域3之上部且n+型半導體區域4之鄰接間，形成有p+型半導體區域5。該p+型半導體區域5之雜質濃度較p型之半導體區域3之雜質濃度更高。
又，於功率MOSFET形成區域RG1及感測MOSFET形成區域RG2中，於半導體基板1形成有自其主表面朝半導體基板1之厚度方向延伸之槽(溝槽)6。槽6係自n+型半導體區域4之上表面貫通n+型半導體區域4及p型半導體區域3，以於其下層之半導體基板1中為終端之方式形成。於該槽6之底面及側面，形成有包含氧化矽等之閘極絕緣膜7。又，於槽6內，介隔上述閘極絕緣膜7而嵌入有閘極電極8。閘極電極8係包含例如導入n型雜質(例如磷)之多結晶矽膜。閘極電極8具有作為上述單位電晶體胞之閘極電極之功能。
於半導體基板1之主表面上，以覆蓋閘極電極8之方式形成有層間絕緣膜9。於層間絕緣膜9，形成接觸孔(開口部、貫通孔)，且於形成於層間絕緣膜9之各接觸孔，嵌入有導電性之插塞(通道部)10。
於嵌入有插塞10之層間絕緣膜9上，形成有配線M1。配線M1係第1層之配線層之配線。
於層間絕緣膜9上，以覆蓋配線M1之方式，形成有層間絕緣膜11。於層間絕緣膜11形成通孔(開口部、貫通孔)，於形成於層間絕緣膜11之各通孔嵌入有導電性之插塞(通道部)12。
於嵌入有插塞12之層間絕緣膜11上，形成有配線M2及焊墊電極(接合焊墊)P1。配線M2為第2層之配線層之配線。
配線M1係包含導電膜，具體而言包含金屬膜，較佳為包含鋁膜或鋁合金膜。同樣，配線M2及焊墊電極P1包含導電膜，具體而言包含金屬膜，較佳為包含鋁膜或鋁合金膜。
配線M1係包含有閘極配線(未圖示)、源極配線M1S1、源極配線M1S2，於後述之圖25或圖26之情形時，配線M1亦包含有後述之配線M1A。配線M2係包含有閘極配線(未圖示)、源極配線M2S1、源極配線M2S2、及配線M2A。其中，配線M2A及後述之配線M1A係構成上述內部配線NH之配線，未形成於功率MOSFET形成區域RG1及感測MOSFET形成區域RG2。另一方面，源極配線M1S1及源極配線M2S1係形成於功率MOSFET形成區域RG1，源極配線M1S2及源極配線M2S2係形成於感測MOSFET形成區域RG2。
於功率MOSFET形成區域RG1中，源極用之n+型半導體區域4係經由配置於半導體區域4上之插塞10，而電性連接於源極配線M1S1，於該源極配線M1S1，p+型半導體區域5經由配置於半導體區域5上之插塞10而電性連接。即，於功率MOSFET形成區域RG1中，彼此相鄰之半導體區域4與半導體區域5係分別經由插塞10而電性連接於共通之源極配線M1S1。接著，該源極配線M1S1係經由配置於源極配線M1S1與源極配線M2S1之間之插塞12，而與源極配線M2S1電性連接。又，於功率MOSFET形成區域RG1中，p+型半導體區域5係因與p型半導體區域3相同導電型且與p型半導體區域3相接，故p+型半導體區域5係與p型半導體區域3電性連接。因此，源極配線M2S1係通過形成於功率MOSFET形成區域RG1之插塞12、源極配線M1S1及插塞10，與形成於功率MOSFET形成區域RG1之源極用之n+型半導體區域4電性連接，且亦與功率MOSFET形成區域RG1中的通道形成用p型半導體區域3電性連接。源極配線M2S1係形成於功率MOSFET形成區域RG1之大致整體。源極配線M2S1係一部分自保護膜13之開口部14露出，藉由源極配線M2S1之露出部而形成有上述源極用焊墊電極P1S。
於感測MOSFET形成區域RG2中，源極用之n+型之半導體區域4係經由配置於半導體區域4上之插塞10，而電性連接於源極配線 M1S2，於該源極配線M1S2，p+型半導體區域5經由配置於半導體區域5上之插塞10而電性連接。即，於感測MOSFET形成區域RG2中，彼此相鄰之半導體區域4與半導體區域5係分別經由插塞10而電性連接於共通之源極配線M1S2。接著，該源極配線M1S2係經由配置於源極配線M1S2與源極配線M2S2之間之插塞12，而與源極配線M2S2電性連接。又，於感測MOSFET形成區域RG2中，p+型半導體區域5係因與p型半導體區域3相同導電型且與p型半導體區域3相接，故p+型半導體區域5係與p型半導體區域3電性連接。因此，源極配線M2S2係通過形成於感測MOSFET形成區域RG2之插塞12、源極配線M1S2及插塞10，與形成於感測MOSFET形成區域RG2之源極用之n+型半導體區域4電性連接，且亦與感測MOSFET形成區域RG2中的通道形成用p型半導體區域3電性連接。源極配線M2S2係形成於感測MOSFET形成區域RG2之大致整體。源極配線M2S2係被保護膜13覆蓋。源極配線M1S2、M2S2係與形成於半導體晶片CP1內之控制電路CLC電性連接。
又，形成於功率MOSFET形成區域RG1及感測MOSFET形成區域RG2之複數個閘極電極8係彼此電性連接，且經由插塞10、配線M1中的閘極配線(未圖示)、插塞12、及配線M2中的閘極配線(未圖示)，而電性連接於形成於半導體晶片CP1內之控制電路CLC。
又，此處，對將插塞10與配線M1分開形成之情形進行圖示及說明。同樣，此處，對將插塞12與配線M2分開形成之情形進行圖示及說明。該情形時，於層間絕緣膜9形成接觸孔，接著形成嵌入接觸孔內之插塞10後，於嵌入有插塞10之層間絕緣膜9上形成配線M1用之導電膜(金屬膜)，其後將該導電膜圖案化，藉此可形成配線M1。因此，配線M1係由圖案化後之導電膜形成。同樣，於層間絕緣膜11形成通孔，接著形成嵌入通孔內之插塞12後，於嵌入有插塞12之層間絕緣膜11上形成兼用於配線M2與焊墊電極P1之導電膜(金屬膜)，其後將該導 電膜圖案化，藉此可形成配線M2、構成焊墊電極P1之導體圖案。因此，配線M2、與構成焊墊電極P1之導體圖案係由圖案化後之導電膜形成。
作為其他形態，插塞10亦可與配線M1一體形成，又，插塞12亦可與配線M2一體形成。該情形時，於層間絕緣膜9形成接觸孔後，於包含接觸孔內之層間絕緣膜9上形成配線M1用之導電膜(金屬膜)後，將該導電膜圖案化，藉此可形成配線M1。該情形時，層間絕緣膜9之接觸孔係被配線M1之一部分(相當於插塞10之部分)嵌入。同樣，於層間絕緣膜11形成通孔後，於包含通孔內之層間絕緣膜11上形成兼用於配線M2與焊墊電極P1之導電膜(金屬膜)後，將該導電膜圖案化，藉此可形成配線M2、及構成焊墊電極P1之導體圖案。該情形時，層間絕緣膜11之通孔係被配線M2之一部分(相當於插塞12之部分)、或構成焊墊電極P1之導體圖案之一部分嵌入。
於層間絕緣膜11上，以覆蓋配線M2及焊墊電極P1之方式形成有絕緣性之保護膜(絕緣膜)13。保護膜13係包含例如聚醯亞胺樹脂等之樹脂膜。該保護膜13係半導體晶片CP1之最上層之膜(絕緣膜)。於保護膜13形成有複數個開口部14，自各開口部14露出有構成焊墊電極P1之導體圖案之一部分或源極配線M2S1之一部分。其中，上述源極用焊墊電極P1S係由自保護膜13之開口部14露出之源極配線M2S1而形成，上述源極用焊墊電極P1S以外之焊墊電極P1係由與配線M2於同層形成之導體圖案(焊墊電極P1電極用之導體圖案)形成。構成源極用焊墊電極P1S以外之焊墊電極P1之導體圖案係以保護膜13覆蓋外周部，中央部自保護膜13之開口部14露出，於該處可連接上述導線BW。
構成上述源極用焊墊電極P1S以外之焊墊電極P1之導體圖案係與配線M2於同層以相同步驟形成，具有例如矩形狀之平面形狀。即，於半導體晶片CP1之製造步驟中，藉由將形成於層間絕緣膜11上之導 電膜圖案化，可形成包含源極配線M2S1、M2S2及配線M2A之配線M2、與構成源極用焊墊電極P1S以外之焊墊電極P1之導體圖案。
於上述圖20中，上述功率MOSFETQ1之源極用之焊墊電極即複數個源極用焊墊電極P1S係藉由最上層之保護膜13而彼此分離，亦可通過源極配線M2S1或源極配線M1S1而彼此電性連接。
於自開口部14露出之焊墊電極P1(亦包含源極用焊墊電極P1S)之表面，亦存在以鍍敷法等形成金屬層(未圖示)之情形。作為該金屬層，例如，可使用自下依序形成之銅(Cu)膜與鎳(Ni)膜與金(Au)膜之積層膜、或自下依序形成之鈦(Ti)膜與鎳(Ni)膜與金(Au)膜之積層膜等。
於此種構成之半導體晶片CP1中，上述功率MOSFETQ1及感測MOSFETQ2之單位電晶體之動作電流係於汲極用之n型半導體基板1與源極用之n+型半導體區域4之間沿閘極電極8之側面(即，槽6之側面)朝半導體基板1之厚度方向流通。即，通道係沿半導體晶片CP1之厚度方向形成。
如此，半導體晶片CP1係形成有具有溝槽型閘極構造之縱型MOSFET之半導體晶片，上述功率MOSFETQ1及感測MOSFETQ2係分別由溝槽閘極型MISFET形成。此處，縱型MOSFET係與源極/汲極間之電流朝半導體基板之厚度方向(大致垂直於半導體基板之主表面之方向)流動之MOSFET對應。
配線M2A係構成上述內部配線NH之配線。如上所述，於半導體晶片CP1中，焊墊電極P1a與焊墊電極P1b係藉由半導體晶片CP1之內部配線NH而電性連接。該內部配線NH係於圖21及圖24之情形時，由配線M2A形成。此處，配線M2A係第2配線層之配線M2中，用以電性連接焊墊電極P1a與焊墊電極P1b之配線。
於圖21及圖24之情形時，連接焊墊電極P1a與焊墊電極P1b之內 部配線NH係由配線M2A形成，因此，於半導體晶片CP1中，焊墊電極P1a與焊墊電極P1b係藉由配線M2A連接。即，於圖21及圖24之情形時，配線M2A之一端部與焊墊電極P1a一體連接，該配線M2A之另一端部與焊墊電極P1b一體連接，藉此，焊墊電極P1a與焊墊電極P1b係藉由與焊墊電極P1a、P1b同層之配線M2A電性連接。因此，於圖21及圖24之情形時，電性連接焊墊電極P1a與焊墊電極P1b的是配線M2A，配線M1無助於電性連接焊墊電極P1a與焊墊電極P1b。
半導體晶片CP1具有複數個焊墊電極P1a與複數個焊墊電極P1b，該等複數個焊墊電極P1a與複數個焊墊電極P1b係經由半導體晶片CP1之內部配線NH而分別電性連接。於圖21之情形時，半導體晶片CP1具有之複數個焊墊電極P1a係包含6個複數個焊墊電極P1a1、P1a2、P1a3、P1a4、P1a5、P1a6，半導體晶片CP1具有之複數個焊墊電極P1b係包含6個複數個焊墊電極P1b1、P1b2、P1b3、P1b4、P1b5、P1b6。且，焊墊電極P1a1與焊墊電極P1b1係通過使兩者相連之配線M2A而彼此電性連接，又，焊墊電極P1a2與焊墊電極P1b2係通過使兩者相連之配線M2A而彼此電性連接，又，焊墊電極P1a3與焊墊電極P1b3係通過使兩者相連之配線M2A而彼此電性連接。又，焊墊電極P1a4與焊墊電極P1b4係通過使兩者相連之配線M2A而彼此電性連接，又，焊墊電極P1a5與焊墊電極P1b5係通過使兩者相連之配線M2A而彼此電性連接，又，焊墊電極P1a6與焊墊電極P1b6係通過使兩者相連之配線M2A而彼此電性連接。配線M2A係用以電性連接焊墊電極P1a與焊墊電極P1b之配線，未電性連接於形成於半導體晶片CP1之內部之任一電路。
於圖21及圖24之情形時，以配線M2A使焊墊電極P1a與焊墊電極P1b相連且通過該配線M2A彼此電性連接，但如圖25或圖26所示，亦可存在藉由配線M2A及配線M1A電性連接焊墊電極P1a與焊墊電極 P1b之情形。圖25及圖26係對應圖24之變化例。此處，配線M2A係於第2配線層之配線M2中，用以電性連接焊墊電極P1a與焊墊電極P1b之配線，配線M1A係於第1配線層之配線M1中，用以電性連接焊墊電極P1a與焊墊電極P1b之配線。配線M2A與配線M1A係形成之配線層不同，但任一者皆為用以電性連接焊墊電極P1a與焊墊電極P1b之配線，且未與形成於半導體晶片CP1之內部之任一者之電路電性連接。
於圖25及圖26之情形時，連接焊墊電極P1a與焊墊電極P1b之內部配線NH係由配線M2A及配線M1A形成，因此，於半導體晶片CP1中焊墊電極P1a與焊墊電極P1b係藉由配線M2A及配線M1A而連接。
於圖25之情形時，配線M2A之一者之端部與焊墊電極P1a一體連接，該配線M2A之另一者之端部與配線M1A之一者之端部經由插塞12(配置於配線M1A、M2A間之插塞12)而電性連接，該配線M1A之另一者之端部係經由插塞12(配置於配線M1A與焊墊電極P1b之間之插塞12)而電性連接於焊墊電極P1b。藉此，焊墊電極P1a與焊墊電極P1b經由配線M2A與插塞12(配置於配線M1A與配線M2A之間之插塞12)與配線M1A與插塞12(配置於配線M1A與焊墊電極P1b之間之插塞12)而電性連接。
於圖26之情形時，配線M2A之一端部與焊墊電極P1b一體連接，該配線M2A之另一端部與配線M1A之一端部經由插塞12(配置於配線M1A、M2A間之插塞12)而電性連接，該配線M1A之另一端部經由插塞12(配置於配線M1A與焊墊電極P1a之間之插塞12)而電性連接於焊墊電極P1a。藉此，焊墊電極P1a與焊墊電極P1b經由配線M2A與插塞12(配置於配線M1A與配線M2A之間之插塞12)及配線M1A與插塞12(配置於配線M1A與焊墊電極P1a之間之插塞12)而電性連接。
因此，於上述圖24之情形時，藉由配線M2A將焊墊電極P1a與焊墊電極P1b相連而電性連接，與此相對，於圖25之情形與圖26之情形 時，配線M2A與配線M1A有助於將焊墊電極P1a與焊墊電極P1b電性連接。
如此，於半導體晶片CP1中，焊墊電極P1a與焊墊電極P1b係藉由半導體晶片CP1之內部配線NH而電性連接，該內部配線NH可由配線M2A與配線M1A中的一者或兩者而形成。即，連接焊墊電極P1a與焊墊電極P1b之內部配線NH可由一層配線或複數層配線而形成。
又，於圖25或圖26中，配置於配線M1A與配線M2A之間且電性連接配線M1A與配線M2A之插塞(通道部)12亦可視為配線之一部分。又，於圖26中，配置於配線M1A與焊墊電極P1a之間且電性連接配線M1A與焊墊電極P1a之插塞(通道部)12亦可視為配線之一部分。又，於圖25中，配置於配線M1A與焊墊電極P1b之間且電性連接配線M1A與焊墊電極P1b之插塞(通道部)12亦可視為配線之一部分。即，插塞(通道部)12可作為通道配線發揮功能，且可視為配線之一部分。因此，連接焊墊電極P1a與焊墊電極P1b之內部配線NH亦可包含如插塞12之通道配線。另，通道配線係由嵌入形成於層間絕緣膜之通孔(孔部)內之導電體形成。
圖27及圖28係對應圖21之變化例，於圖27顯示與配線M2同層之圖案，於圖28顯示有與配線M1同層之圖案。
於圖27及圖28之情形時，焊墊電極P1a1與焊墊電極P1b5經由配線M1A及配線M2A而電性連接，此點與圖26之連接關係對應。又，焊墊電極P1a2與焊墊電極P1b6經由配線M1A及配線M2A而電性連接，此點與圖26之連接關係對應。又，焊墊電極P1a3與焊墊電極P1b1經由配線M2A而電性連接，此點與圖24之連接關係對應。又，焊墊電極P1a4與焊墊電極P1b2經由配線M2A而電性連接，此點與圖24之連接關係對應。又，焊墊電極P1a5與焊墊電極P1b3經由配線M2A而電性連接，此點與圖24之連接關係對應。又，焊墊電極P1a6與焊墊電極P1b4 經由配線M2A及配線M1A而電性連接，此點與圖25之連接關係對應。
圖29係圖27及圖28之E-E線之位置上之剖視圖。於將焊墊電極P1a與焊墊電極P1b藉由配線M1A及配線M2A電性連接之情形時，如由圖27~圖29亦可知，較佳為將配線M1A之寬度W1設得比配線M2A之寬度W2更大(即，W2<W1)。換言之，較佳為將配線M2A之寬度W2設得比配線M1A之寬度W1更小。此處，配線M1A之寬度W1係與平行於半導體基板1之主表面之方向且大致垂直於配線M1之延伸方向之方向之寬度(尺寸)對應，又，配線M2A之寬度W2係與平行於半導體基板1之主表面之方向且大致垂直於配線M2之延伸方向之方向之寬度(尺寸)對應。
較佳為將配線M1A之寬度W1設得比配線M2A之寬度W2更大(W2<W1)之理由係如下所述。即，與配線M1之厚度相比，配線M2之厚度變大。若配線M2之厚度較大，則構成與配線M2形成於同層之焊墊電極P1之導體圖案之厚度亦變大，因而可於焊墊電極P1更準確地連接上述導線BW。因此，與配線M1A之厚度(T1)相比，配線M2A之厚度(T2)較大(即T1<T2)。換言之，與配線M2A之厚度(T2)相比，配線M1A之厚度(T1)較小。配線M1A、M2A係用以電性連接焊墊電極P1a與焊墊電極P1b之配線，欲使電阻(配線電阻)縮小某種程度。配線M2A因厚度(T2)較大，故容易降低配線電阻，配線M1A因較配線M2A厚度更薄，相應地容易使配線電阻變大，故，藉由將配線M1A之寬度W1設得較大，可謀求配線M1A之配線電阻之降低。於本實施形態中，關於相較於配線M2A厚度更小之配線M1A，藉由將配線M1A之寬度W1設得較大，可抑制配線M1A之電阻(配線電阻)，關於相較於配線M1A厚度更大之配線M2A，藉由將配線M2A之寬度W2設得較小，可抑制配置配線M2A所需之平面區域之面積。藉此，可以低電阻連接焊墊電極P1a與焊墊電極P1b之間，且可謀求半導體晶片CP1之小型化 (小面積化)。
又，半導體晶片CP1亦可具有密封環SR。密封環有時亦稱為保護環。如圖21、圖27~圖29所示，密封環SR係形成於半導體晶片CP1之外周部。具體而言，密封環SR係於俯視時，以沿半導體晶片CP1之外周環繞之方式而形成於半導體晶片CP1之外周部。因此，於俯視時，密封環SR係沿半導體晶片CP1之外周形成為環狀(環圈狀)，與半導體晶片CP1之外形為大致矩形此點對應，密封環SR之外形可採用大致矩形、或使該矩形之角呈圓形之形狀或去掉矩形之角之形狀。於半導體晶片CP1中，於俯視時，於密封環SR所包圍之區域內，形成有多種電路。因此，上述控制電路CLC、上述功率MOSFET形成區域RG1(構成功率MOSFETQ1之電晶體)、感測MOSFET形成區域RG2(構成感測MOSFETQ2之電晶體)、配線M1、M2及焊墊電極P1用之導體圖案係於半導體晶片CP1中，於俯視時，形成(配置)於密封環SR所包圍之區域內。
密封環SR係由金屬圖案SR1a、SR1、SR2a、SR2而形成(參照圖29)。密封環用之金屬圖案SR1係與配線M1於同層以相同步驟藉由相同材料而形成，密封環用之金屬圖案SR2係與配線M2於同層以相同步驟藉由相同材料而形成。又，密封環用之金屬圖案SR1a係與上述插塞10於同層以相同步驟藉由相同材料而形成，密封環用之金屬圖案SR2a係與上述插塞12於同層以相同步驟藉由相同材料而形成。另，於圖29中，符號SD係對應半導體晶片CP1之側面。
密封環SR係藉由該等密封環用之金屬圖案SR1a、SR1、SR2a、SR2形成為金屬之壁狀。即，密封環SR係藉由於上下方向排列密封環用之金屬圖案SR1a、金屬圖案SR1、金屬圖案SR2a、金屬圖案SR2，而形成為金屬之壁狀。即，密封環用之金屬圖案SR1a、金屬圖案SR1、金屬圖案SR2a、金屬圖案SR2係形成之層不同，以該順序自下 而上堆積，整體形成密封環SR。因此，密封環用之金屬圖案SR1a、金屬圖案SR1、金屬圖案SR2a、金屬圖案SR2係分別於俯視時以沿半導體晶片CP1之外周環繞之方式形成於半導體晶片CP1之外周部。
藉由設置密封環SR，於半導體晶片CP1之製造時之切割步驟(切斷步驟)中，於因切割刀片使切斷面產生裂縫之情形時，可藉由密封環SR使該裂縫之伸展停止。又，可藉由密封環SR使來自半導體晶片CP1之切斷面(與側面SD對應)之水分之侵入停止。
因此，密封環用之金屬圖案SR1a、SR1、SR2a、SR2並非為了使元件或電路之間接線而形成者，亦並非為了使焊墊電極P1與電路之間接線而形成者，又並非為了使焊墊電極P1間接線而形成者，而是為了形成密封環SR而形成者。
又，於半導體晶片CP1中，於控制電路形成區域RG4，形成有構成上述控制電路CLC之複數個電晶體或配線M1、M2，但此處省略其圖示及說明。
又，於半導體晶片CP1中，電性連接焊墊電極P1a、P1b間之內部配線NH，即配線M2A或配線M1A係沿半導體晶片CP1之外周而形成。又，於半導體晶片CP1形成有密封環SR之情形時，電性連接焊墊電極P1a、P1b間之內部配線NH，即配線M2A或配線M1A係於半導體晶片CP1中，於密封環SR之內側，沿密封環SR而形成。即，於半導體晶片CP1中，構成內部配線NH之配線M2A係於構成密封環SR之金屬圖案SR2之內側，沿該金屬圖案SR2而形成。其中，配線M2A與金屬圖案SR2係彼此分離。又，於半導體晶片CP1中，構成內部配線NH之配線M1A係於構成密封環SR之金屬圖案SR1之內側，沿該金屬圖案SR1而形成。其中，配線M1A與金屬圖案SR1係彼此分離。藉此，可抑制伴隨於半導體晶片CP1設置焊墊電極P1a、P1b與電性連接焊墊電極P1a、P1b間之內部配線NH所引起之半導體晶片CP1之面積之增 加，且可謀求半導體晶片CP1之小型化(小面積化)。
又，半導體晶片CP1亦可內置複數個上述功率MOSFETQ1。該情形時，半導體晶片CP1係具有複數個上述功率MOSFET形成區域RG1者。例如，於圖30之情形時，作為上述功率MOSFET形成區域RG1，具有功率MOSFET形成區域RG1a與功率MOSFET形成區域RG1b。圖30係與圖20之變化例對應。於圖30中，藉由使設置於功率MOSFET形成區域RG1a之複數個單位電晶體胞並聯連接，而形成功率MOSFET，藉由使設置於功率MOSFET形成區域RG1b之複數個單位電晶體胞並聯連接，而形成功率MOSFET。形成於功率MOSFET形成區域RG1a之功率MOSFET、與形成於功率MOSFET形成區域RG1b之功率MOSFET係可藉由形成於半導體晶片CP1內之上述控制電路CLC而控制。接著，可於形成於功率MOSFET形成區域RG1a之功率MOSFET(之源極)、與形成於功率MOSFET形成區域RG1b之功率MOSFET(之源極)，分別連接負荷(相當於上述負荷LOD者)。
<關於研究例>
圖31係本發明者研究之研究例之半導體裝置PKG101之平面透視圖，相當於本實施形態之上述圖2者。
圖31之半導體裝置PKG101與本實施形態之上述半導體裝置PKG不同之處在於下述點。
即，圖31之研究例之半導體裝置PKG101係具有相當於上述半導體晶片CP1之半導體晶片CP101以取代上述半導體晶片CP1，該半導體晶片CP101與半導體晶片CP2一同搭載於晶片焊墊DP上。半導體晶片CP101係內置有與上述半導體晶片CP1內置之電路(上述控制電路CLC、功率MOSFETQ1)同樣之電路。半導體晶片CP101係具有複數個焊墊電極P1，但不具有相當於本實施形態之上述焊墊電極P1a、P1b之焊墊電極。因此，半導體晶片CP101亦不具有相當於電性連接焊墊電 極P1a、P1b間之上述內部配線NH(配線M2A、M1A)者。關於半導體晶片CP2之構成，圖31之研究例之半導體裝置PKG101亦與本實施形態之上述半導體裝置PKG基本相同。
因此，於圖31之研究例之半導體裝置PKG101中，半導體晶片CP2之焊墊電極P2a並非經由導線BW連接於半導體晶片CP1之焊墊電極P1，而是經由導線BW直接連接於引線LD。即，於圖31之研究例之半導體裝置PKG101中，一端連接於半導體晶片CP2之焊墊電極P2a之導線BW之另一端並非半導體晶片CP1之焊墊電極P1，而是連接於引線LD。藉此，可將半導體晶片CP2之焊墊電極P2a經由導線BW而電性連接於引線LD。
圖32係研究例之半導體裝置PKG101之說明圖，與於圖31中，留下連接半導體晶片CP2之焊墊電極P2a與引線LD之導線BW，而省略其他導線BW之圖示者對應。
如圖31及圖32所示，於將半導體晶片CP2之焊墊電極P2a經由導線BW而直接連接於引線LD之情形時，連接半導體晶片CP2之焊墊電極P2a與引線LD之導線BW之一部分於俯視時與半導體晶片CP101重疊，有使該導線BW接觸半導體晶片CP101而短路之虞。這牽涉到半導體裝置PKG101之可靠性之降低。若增大半導體晶片CP101與半導體晶片CP2之間之距離(間隔)，則容易防止連接半導體晶片CP2之焊墊電極P2a與引線LD之導線BW與半導體晶片CP101重疊，但增大半導體晶片CP101與半導體晶片CP2之間之距離(間隔)會牽涉到半導體裝置PKG101之平面尺寸增大。這會招致半導體裝置PKG101之大型化。
又，如圖31及圖32所示，於將半導體晶片CP2之焊墊電極P2a經由導線BW直接連接於引線LD之情形時，會使連接半導體晶片CP2之焊墊電極P2a與引線LD之導線BW之長度變得相當長。若導線BW之長度較長，則於形成密封部MR之鑄模步驟(上述步驟S5)中容易產生導 線BW因樹脂材料而流動之現象(所謂之導線流動)，從而降低導線BW之連接可靠性。例如，導線彼此短路，導線斷線，或導線自焊墊電極或引線剝離之可能性變高。這會牽涉到半導體裝置PKG101之可靠性之降低。因此，不期望導線BW之長度變長。
<關於主要特徵與效果>
圖33係本實施形態之半導體裝置PKG之說明圖，對應於上述圖2中，留下連接半導體晶片CP2之焊墊電極P2a與半導體晶片CP1之焊墊電極P1a之導線BW(即導線BW1)、與連接半導體晶片CP1之焊墊電極P1b與引線LD之導線BW(即導線BW2)，而省略其他導線BW之圖示者。圖34係放大顯示圖33之一部分之部分放大平面圖。此處，於半導體裝置PKG具有之複數條引線LD中，將經由導線BW2而與半導體晶片CP1之焊墊電極P1b電性連接之引線LD標註符號LD1而稱為引線LD1。於圖34亦顯示有各引線LD1之前端部，但引線LD1以外之引線LD之圖示予以省略。
本實施形態之半導體裝置PKG具有半導體晶片CP1(第1半導體晶片)、半導體晶片CP2(第2半導體晶片)、複數條引線LD、複數條導線BW、及密封其等之密封部(密封體)MR。半導體裝置PKG具有之複數條引線LD之各者係一部分被密封於密封部MR內，另一部分自密封部MR露出。
半導體晶片CP1具有焊墊電極P1a(第1焊墊)、焊墊電極P1b(第2焊墊)、及電性連接焊墊電極P1a與焊墊電極P1b之內部配線NH(第1配線)，半導體晶片CP2具有焊墊電極P2a(第3焊墊)。半導體晶片CP2之焊墊電極P2a、與半導體晶片CP1之焊墊電極P1a係經由半導體裝置PKG具有之複數條導線BW中的導線BW1(第1導線)而電性連接。半導體晶片CP1之焊墊電極P1b與半導體裝置PKG具有之複數條引線LD中的引線LD1(第1引線)經由半導體裝置PKG具有之複數條導線BW中的 導線BW2(第2導線)而電性連接。且，引線LD1與半導體晶片CP1之間之距離較引線LD1與半導體晶片CP2之間之距離更小，且，焊墊電極P1a、焊墊電極P1b及內部配線NH未電性連接於形成於半導體晶片CP1內之任一者之電路。
作為本實施形態之主要特徵，具有第1、第2及第3特徵。第1特徵係半導體晶片CP1具有焊墊電極P1a、P1b與電性連接焊墊電極P1a、P1b間之內部配線NH，半導體晶片CP2之焊墊電極P2a與半導體晶片CP1之焊墊電極P1a經由導線BW1而電性連接，半導體晶片CP1之焊墊電極P1b與引線LD1經由導線BW2而電性連接。第2特徵係焊墊電極P1a、焊墊電極P1b及內部配線NH未電性連接於形成於半導體晶片CP1內之任一者之電路。第3特徵係引線LD1與半導體晶片CP1之間之距離小於引線LD1與半導體晶片CP2之間之距離。
於本實施形態中，作為第1特徵，半導體晶片CP1具有焊墊電極P1a、焊墊電極P1b、及電性連接焊墊電極P1a、P1b間之內部配線NH。且，半導體晶片CP2之焊墊電極P2a、半導體晶片CP1之焊墊電極P1a經由導線BW1而電性連接，半導體晶片CP1之焊墊電極P1b與引線LD1經由導線BW2而電性連接。藉此，可將半導體晶片CP1之焊墊電極P1a經由導線BW1、半導體晶片CP1之焊墊電極P1a、內部配線NH及焊墊電極P1b、導線BW2而電性連接於引線LD1。藉此，與將半導體晶片CP2之焊墊電極P2a與引線LD1以導線BW直接相連之情形(對應上述圖31及圖32之研究例)之該導線BW之長度相比，可縮短導線BW1、BW2之各長度。
即，將半導體晶片CP2之焊墊電極P2a與引線LD1以導線BW直接相連之情形時(對應上述圖31及圖32之研究例)，連接半導體晶片CP2之焊墊電極P2a與引線LD1之導線BW之長度變得相當長。
與此相對，於本實施形態中，使半導體晶片CP2之焊墊電極P2a 經由導線BW1連接於半導體晶片CP1之焊墊電極P1a而非引線LD，且使半導體晶片CP1之焊墊電極P1b經由導線BW2連接於引線LD1，並使半導體晶片CP1之焊墊電極P1a、P1b間經由半導體晶片CP1之內部配線NH而連接。因此，電性連接焊墊電極P2a與引線LD1之間所必要之導線並非以一條導線構成，而是以2條導線BW1、BW2構成，且以半導體晶片CP1之內部配線NH電性連接焊墊電極P1a、P1b間，故而可縮短各導線BW1、BW2之長度。即，與上述圖32(研究例)所示之導線BW之長度相比，可縮短圖33(本實施形態)所示之導線BW(BW1、BW2)之各長度。
於本實施形態中，可縮短各導線BW1、BW2之長度是因作為第3特徵，引線LD1與半導體晶片CP1之間之距離小於引線LD1與半導體晶片CP2之間之距離。換言之，引線LD1相較於半導體晶片CP2配置得離半導體晶片CP1更近。
即，於圖31及圖32之研究例之構造中，於必須將半導體晶片CP2之焊墊電極P2a相對於較半導體晶片CP2配置得更靠近半導體晶片CP101之引線LD電性連接之情形時，會使連接半導體晶片CP101之附近之引線LD與半導體晶片CP2之焊墊電極P2a之圖32所示之導線BW之長度變得相當長。
與此相對，於本實施形態中，經由導線BW連接於較半導體晶片CP2配置得更靠近半導體晶片CP1之引線LD1者並非距離該引線LD1較遠之半導體晶片CP2之焊墊電極P2a，而是距離該引線LD1較近之半導體晶片CP1之焊墊電極P1b。因此，於本實施形態中，可縮短連接較半導體晶片CP2配置得更靠近半導體晶片CP1之引線LD1、與半導體晶片CP1之焊墊電極P1b之間之導線BW(即導線BW2)之長度。
即，於本實施形態中，使半導體晶片CP2之焊墊電極P2a經由導線BW1、半導體晶片CP1之焊墊電極P1a、內部配線NH、焊墊電極 P1b及導線BW2，而電性連接於較半導體晶片CP2配置得更靠近半導體晶片CP1之引線LD1。藉此，與以導線BW直接連接半導體晶片CP2之焊墊電極P2a與引線LD1之情形(對應上述圖31及圖32之研究例)相比，於本實施形態中，可縮短電性連接半導體晶片CP2之焊墊電極P2a與引線LD1時使用之導線BW(BW1、BW2)之長度。
因此，於本實施形態中，於半導體晶片CP2之焊墊電極P2a經由導線BW1、BW2、焊墊電極P1a、P1b及內部配線NH而連接之引線LD1係配置得較半導體晶片CP2更靠近半導體晶片CP1。其對應上述第3特徵。即，引線LD1與半導體晶片CP1之間之距離小於引線LD1與半導體晶片CP2之間之距離。換言之，引線LD1與半導體晶片CP2之間之距離大於引線LD1與半導體晶片CP1之間之距離。
另，引線LD1與半導體晶片CP2之間之距離係引線LD1之內引線部之前端與半導體晶片CP2之間之距離(間隔)，對應引線LD1之內引線部之前端與半導體晶片CP2之間之最短距離(最小間隔)。又，引線LD1與半導體晶片CP1之間之距離係引線LD1之內引線部與半導體晶片CP1之間之距離(間隔)，對應引線LD1之內引線部之前端與半導體晶片CP1之間之最短距離(最小間隔)。
即使具有下述第4特徵以取代上述第3特徵，亦可獲得本實施形態之效果。即，考慮到自半導體晶片CP2之焊墊電極P2a，經由導線BW1、半導體晶片CP1之焊墊電極P1a、內部配線NH、焊墊電極P1b及導線BW2直至引線LD1之導電路徑。此時，第4特徵係引線LD1中導線BW2之連接位置與半導體晶片CP2之焊墊電極P2a之間之距離(間隔)較半導體晶片CP2之焊墊電極P2a與半導體晶片CP1之焊墊電極P1a之間之距離大，且較引線LD1中導線BW2之連接位置與半導體晶片CP1之焊墊電極P1b之間之距離大。另，此處所言之距離(間隔)為直線距離(連結2點間之虛擬直線之長度)。
於滿足該第4特徵之情形時，與以導線BW直接使半導體晶片CP2之焊墊電極P2a與引線LD1相連之情形(對應上述圖31及圖32之研究例)之該導線BW之長度相比，亦可縮短本實施形態之導線BW1、BW2之各長度。即，與上述圖32(研究例)所示之導線BW之長度相比，可縮短圖33(本實施形態)所示之導線BW(BW1、BW2)之各長度。因此，即使具有上述第4特徵以取代上述第3特徵，亦可獲得本實施形態之效果。
又，取代上述第3特徵，於俯視時，引線LD1之內引線部之前端以半導體晶片CP1之邊SD3之延長線ES為基準，位於較其(邊SD3之延長線ES)更靠近半導體裝置PKG之側面MRc1側(箭頭符號YG側)之情形時，亦可獲得本實施形態之效果(參照上述圖3)。即，於上述圖3中，相對於較延長線ES位於更靠向圖3之上側(箭頭符號YG側)之引線LD，使半導體晶片CP2之焊墊電極P2a經由導線BW1、半導體晶片CP1之焊墊電極P1a、內部配線NH、焊墊電極P1b及導線BW2而電性連接之情形時，亦可獲得本實施形態之效果。這是因為於此種情形時，相較於使半導體晶片CP2之焊墊電極P2a與引線LD1以導線BW直接相連之情形(對應上述圖31及圖32之研究例)之該導線BW之長度，可縮短本實施形態之導線BW1、BW2之各長度。即，與上述圖32(研究例)所示之導線BW之長度相比，可縮短圖33(本實施形態)所示之導線BW(BW1、BW2)之各長度。
又，於本實施形態中，半導體晶片CP1之焊墊電極P1a、P1b與內部配線NH係作為用以電性連接半導體晶片CP2之焊墊電極P2a與引線LD1之導電路徑而設置者。因此，作為第2特徵，焊墊電極P1a、焊墊電極P1b及內部配線NH未電性連接於形成於半導體晶片CP1內之任一者之電路。
即，於本實施形態中，作為用以電性連接半導體晶片CP2之焊墊 電極P2a與引線LD1之導電路徑，於半導體晶片CP1特意設置有焊墊電極P1a、P1b、及電性連接焊墊電極P1a、P1b間之內部配線NH。因此，於半導體晶片CP1中，焊墊電極P1a、P1b與電性連接焊墊電極P1a、P1b間之內部配線NH係於電路構成上可有可無之構件，未電性連接於形成於半導體晶片CP1內之任一者之電路。於本實施形態中，並非以導線BW直接連接半導體晶片CP2之焊墊電極P2a與引線LD1，為了將半導體晶片CP1內作為迂迴路徑使用，而將半導體晶片CP1之電路構成上不必要之焊墊電極P1a、P1b及內部配線NH特意設置於半導體晶片CP1。即，將半導體晶片CP1之一部分(焊墊電極P1a、P1b及內部配線NH)作為用以電性連接半導體晶片CP2之焊墊電極P2a與引線LD1之中介層而使用。藉此，因可經由焊墊電極P1a、P1b及內部配線NH而電性連接半導體晶片CP2之焊墊電極P2a與引線LD1，故與以導線BW直接連接焊墊電極P2a與引線LD1之情形之該導線BW之長度相比，可縮短導線BW1、BW2之各長度。即，與上述圖32(研究例)所示之導線BW之長度相比，可縮短圖33(本實施形態)所示之導線BW(BW1、BW2)之各長度。
如上述圖31及圖32所示，於將半導體晶片CP2之焊墊電極P2a經由導線BW連接於引線LD之情形時，該導線BW之長度變得相當長，於形成密封部MR之鑄模步驟(上述步驟S5)中，容易產生該長度較長之導線BW因樹脂材料而流動之現象(所謂之導線流動)。此點致使導線BW之連接可靠性降低，且涉及到半導體裝置之可靠性降低。因此，不期望導線BW之長度變長。
與此相對，於本實施形態中，與以導線BW直接連接半導體晶片CP2之焊墊電極P2a與引線LD1之情形(對應上述圖31及圖32之研究例)相比，可縮短用於電性連接半導體晶片CP2之焊墊電極P2a與引線LD1之導線BW(BW1、BW2)之長度。因此，於形成密封部MR之鑄模步驟 (上述步驟S5)中，不易產生導線BW因樹脂材料而流動之現象，可提高導線BW之連接可靠性。因此，可提高半導體裝置PKG之可靠性。
又，如上述圖31及圖32之研究例，於將半導體晶片CP2之焊墊電極P2a經由導線BW直接連接於引線LD之情形時，連接半導體晶片CP2之焊墊電極P2a與引線LD之導線BW之一部分於俯視時與半導體晶片CP101重疊，有使該導線BW接觸半導體晶片CP1而短路之虞。此點涉及到半導體裝置之可靠性之降低。
與此相對，於本實施形態中，於半導體晶片CP2之焊墊電極P2a與引線LD1之間，並非僅以1條導線直接連接，而是經由導線BW1、半導體晶片CP1之焊墊電極P1a、內部配線NH、焊墊電極P1b及導線BW2電性連接。於電性連接半導體晶片CP2之焊墊電極P2a與引線LD1所必要之導線BW1、BW2中，導線BW1係連接半導體晶片CP2之焊墊電極P2a與半導體晶片CP1之焊墊電極P1a，導線BW2係連接半導體晶片CP1之焊墊電極P1b與引線LD1。因此，於本實施形態中，為了電性連接半導體晶片CP2之焊墊電極P2a與引線LD1之間，未使用直接連接半導體晶片CP2之焊墊電極P2a與引線LD1之導線BW，因而可防止直接連接半導體晶片CP2之焊墊電極P2a與引線LD1之導線於俯視時與半導體晶片CP1重疊。因此，可更準確地防止不應連接於半導體晶片CP1之導線與半導體晶片CP1接觸而導致短路。藉此，可提高半導體裝置PKG之可靠性。
又，於本實施形態中，更佳為進而具有下述特徵。
即，較佳的是，於半導體晶片CP1之表面(主表面)中，焊墊電極P1a配置於與半導體晶片CP2對向之邊SD3側，於半導體晶片CP2之表面(主表面)中，焊墊電極P2a配置於與半導體晶片CP1對向之邊SD5側。即，較佳的是，焊墊電極P1a於半導體晶片CP1之表面(主表面)之外周部中，配置於與半導體晶片CP2對向之邊SD3側，焊墊電極P2a於 半導體晶片CP2之表面(主表面)之外周部中，配置於與半導體晶片CP1對向之邊SD5側。藉此，因半導體晶片CP1之焊墊電極P1a與半導體晶片CP2之焊墊電極P2a對向，故容易將半導體晶片CP1之焊墊電極P1a與半導體晶片CP2之焊墊電極P2a以導線BW1連接。因此，可經由導線BW1容易且準確地連接半導體晶片CP1之焊墊電極P1a與半導體晶片CP2之焊墊電極P2a。
又，於半導體晶片CP1之表面(主表面)中，焊墊電極P1b較佳為配置於與半導體晶片CP2對向之邊SD3以外之邊側。即，焊墊電極P1b較佳為於半導體晶片CP1之表面(主表面)之外周部中，配置於與半導體晶片CP2對向之邊SD3以外之邊側。即，焊墊電極P1b較佳為於半導體晶片CP1之表面(主表面)中，配置於邊SD1、SD2、SD4之任一者，而不配置於邊SD3側。藉此，容易以導線BW2連接半導體晶片CP1之焊墊電極P1b與引線LD1。因此，可經由導線BW2容易且準確地連接半導體晶片CP1之焊墊電極P1b與引線LD1。另，於圖2、圖3、圖9及圖20等之情形時，焊墊電極P1b係於半導體晶片CP1之表面(主表面)中，分別配置於邊SD2側與邊SD4側。
因此，更佳的是，於半導體晶片CP1之表面(主表面)中，焊墊電極P1a配置於與半導體晶片CP2對向之邊SD3側，焊墊電極P1b配置於邊SD3以外之邊側，且於半導體晶片CP2之表面(主表面中)，焊墊電極P2a配置於與半導體晶片CP1對向之邊SD5側。藉此，可將半導體晶片CP2之焊墊電極P2a經由導線BW1、半導體晶片CP1之焊墊電極P1a、內部配線NH、焊墊電極P1b及導線BW2，簡單且準確地連接於引線LD1。
又，配置於半導體晶片CP1之邊SD2側之焊墊電極P1b較佳為經由導線BW2而電性連接於配置於密封部MR之側面(邊)MRc2之引線LD1。又，配置於半導體晶片CP1之邊SD4側之焊墊電極P1b較佳為經 由導線BW2而電性連接於配置於密封部MR之側面(邊)MRc4之引線LD1。又，若存在配置於半導體晶片CP1之邊SD1側之焊墊電極P1b，則該焊墊電極P1b較佳為經由導線BW2而電性連接於配置於密封部MR之側面(邊)MRc1之引線LD1。即，關於經由導線BW2而彼此電性連接之焊墊電極P1b與引線LD1，較佳為於沿著(對向)配置有該焊墊電極P1b之半導體晶片CP1之邊之密封部MR之側面(邊)，配置有引線LD1。藉此，容易以導線BW2連接半導體晶片CP1之焊墊電極P1b與引線LD1。因此，可經由導線BW2容易且準確地連接半導體晶片CP1之焊墊電極P1b與引線LD1。
又，於本實施形態之半導體裝置PKG中，包含焊墊電極P2a、導線BW1、焊墊電極P1a、內部配線NH、焊墊電極P1b、導線BW2及引線LD1之導電路徑係設置有1個以上，亦可設置複數個，於該情形時，亦可於半導體晶片CP1中於複數邊(此處為邊SD2、SD4)，分別配置焊墊電極P1b。藉此，可於半導體裝置PKG之複數個側面(此處為側面MRc2、MRc4)，分別配置引線LD1。
又，於本實施形態中，於半導體晶片CP1中，電性連接焊墊電極P1a、P1b間之內部配線NH較佳為沿半導體晶片CP1之外周而形成。又，於半導體晶片CP1較佳為形成有密封環SR，於半導體晶片CP1形成有密封環SR之情形時，電性連接焊墊電極P1a、P1b間之內部配線NH較佳為於半導體晶片CP1中，於密封環SR之內側沿密封環SR形成(參照圖21、圖27及圖28)。
藉此，雖於半導體晶片CP1形成各種電路(此處為控制電路CLC、功率MOSFETQ1及感測MOSFETQ2)，但可防止電性連接焊墊電極P1a、P1b間之內部配線NH成為阻礙。因此，可抑制於半導體晶片CP1設置焊墊電極P1a、P1b與電性連接焊墊電極P1a、P1b間之內部配線NH所伴隨之半導體晶片CP1之面積之增加。因此，可謀求半導體晶 片CP1之小型化(小面積化)、進而謀求半導體裝置PKG之小型化。又，藉由可謀求半導體晶片CP1之小型化(小面積化)，可降低半導體晶片CP1之製造成本，進而可降低半導體裝置PKG之製造成本。
又，於半導體晶片CP1中，連接焊墊電極P1a、P1b間之內部配線NH(第1配線)包含配線M2A(第3配線)與較配線M2A位於更下層之配線M1A(第4配線)之情形時，較佳的是，配線M2A之厚度(T2)較配線M1A之厚度(T1)大，且配線M1A之寬度(W1)較配線M2A之寬度(W2)大(參照上述圖27~圖29)。此處，配線M2A係與焊墊電極P1a或焊墊電極P1b形成於同層。關於與配線M2A相比厚度較小之配線M1A，可藉由增大配線M1A之寬度W1而抑制配線M1A之電阻(配線電阻)，關於與配線M1A相比厚度較大之配線M2A，可藉由縮小配線M2A之寬度W2而抑制配置配線M2A所需之平面區域之面積。藉此，可以低電阻電性連接焊墊電極P1a與焊墊電極P1b之間，且可謀求半導體晶片CP1之小型化(小面積化)。
<變化例>
其次，說明本實施形態之半導體裝置PKG之變化例。
圖35係顯示本實施形態之半導體裝置PKG之變化例之部分放大平面透視圖，相當於上述圖9。圖36係顯示本實施形態之半導體裝置PKG之變化例之電路圖(電路方塊圖)，相當於上述圖19。此處，將圖35及圖36所示之變化例之半導體裝置PKG於下文中標註符號PKG1而稱為半導體裝置PKG1。
圖35及圖36所示之變化例之半導體裝置PKG1係下述點與此前說明之上述半導體裝置PKG不同。
即，於上述半導體裝置PKG中，於半導體晶片CP1之焊墊電極P1中，經由導線BW電性連接於半導體晶片CP2之焊墊電極P2之焊墊電極P1皆為焊墊電極P1a，未電性連接於半導體晶片CP1內之電路，經 由內部配線NH、焊墊電極P1b及導線BW2而電性連接於引線LD1。
與此相對，於圖35及圖36所示之變化例之半導體裝置PKG1中，於半導體晶片CP1之焊墊電極P1中，於經由導線BW電性連接於半導體晶片CP2之焊墊電極P2之焊墊電極P1，具有焊墊電極P1a與焊墊電極P1c。此處，焊墊電極P1a係經由半導體晶片CP1之內部配線NH而電性連接於焊墊電極P1，焊墊電極P1c經由半導體晶片CP1之內部配線(NH1)而電性連接於形成於半導體晶片CP1之任一者之電路(此處為上述控制電路CLC)。於半導體晶片CP1中，電性連接焊墊電極P1c與半導體晶片CP1內之電路(此處為上述控制電路CLC)之內部配線(NH1)可由上述配線M1、M2形成。
另，於半導體晶片CP2之焊墊電極P2中，經由導線BW(BW1)而電性連接於半導體晶片CP1之焊墊電極P1a之焊墊電極P2對應於焊墊電極P2a，經由導線BW(BW3)而電性連接於半導體晶片CP1之焊墊電極P1c之焊墊電極P2對應於焊墊電極P2c。又，於導線BW中，電性連接半導體晶片CP2之焊墊電極P2a與半導體晶片CP1之焊墊電極P1a之導線BW對應於導線BW1，電性連接半導體晶片CP2之焊墊電極P2c與半導體晶片CP1之焊墊電極P1c之導線BW對應於導線BW3。
即，於圖35及圖36所示之變化例之半導體裝置PKG1中，半導體晶片CP2之焊墊電極P2a經由導線BW1而電性連接於半導體晶片CP1之焊墊電極P1a，進而經由半導體晶片CP1之內部配線NH而電性連接於半導體晶片CP1之焊墊電極P1b，再者經由導線BW2而電性連接於引線LD1。即，於變化例之半導體裝置PKG1中，包含焊墊電極P2a、導線BW1、焊墊電極P1a、內部配線NH、焊墊電極P1b、導線BW2及引線LD1之導電路徑係設置有1個以上，圖35及圖36之情形設置有4個。
再者，於變化例之半導體裝置PKG1中，半導體晶片CP2之焊墊電極P2c經由導線BW3而電性連接於半導體晶片CP1之焊墊電極P1c， 進而經由半導體晶片CP1之內部配線(NH1)而電性連接於半導體晶片CP1內之電路(此處為上述控制電路CLC)。即，於變化例之半導體裝置PKG1中，自半導體晶片CP2之焊墊電極P2c經由導線BW3、焊墊電極P1c及半導體晶片CP1之內部配線(NH1)到達半導體晶片CP1內之電路(此處為上述控制電路CLC)之導電路徑係設置有1個以上，於圖35及圖36之情形時設置有2個。
即，於上述實施形態之半導體裝置PKG中，追加自半導體晶片CP2之焊墊電極P2c，經由連接焊墊電極P2c、P1c間之導線BW3、半導體晶片CP1之焊墊電極P1c及半導體晶片CP1之內部配線(NH1)到達半導體晶片CP1內之電路(此處為控制電路CLC)之導電路徑者係與變化例之半導體裝置PKG1對應。
變化例之半導體裝置PKG1之其他構成與上述半導體裝置PKG大致相同。
於此種變化例之半導體裝置PKG1中，亦藉由與上述半導體裝置PKG同樣，設置有自半導體晶片CP2之焊墊電極P2a經由導線BW1、半導體晶片CP1之焊墊電極P1a、內部配線NH、焊墊電極P1b、及導線BW2到達引線LD1之導電路徑，可獲得與上述半導體裝置PKG大致同樣之效果。
以上，基於該實施形態而具體說明由本發明者完成之發明，但本發明並非限定於上述實施形態，在未脫離其主旨之範圍內當然可進行多種變更。
此外於下文中記述上述實施形態所記述之內容之一部分。
[附記1]
一種半導體裝置之製造方法，其具有如下之步驟：(a)將具有第1焊墊、第2焊墊、及電性連接上述第1焊墊與上述第2焊墊之第1配線之第1半導體晶片、與具有第3焊墊之第2半導體晶片 排列配置於晶片搭載部上；(b)經由第1導線電性連接上述第2半導體晶片之上述第3焊墊與上述第1半導體晶片之上述第1焊墊，且經由第2導線電性連接上述第1半導體晶片之上述第2焊墊與第1引線；及(c)形成密封上述第1及第2半導體晶片、上述第1引線之一部分、及上述第1及第2導線之密封體；且上述第1引線與上述第1半導體晶片之間的距離係小於上述第1引線與上述第2半導體晶片之間的距離；上述第1焊墊、上述第2焊墊及上述第1配線未電性連接於形成於上述第1半導體晶片內之任一者之電路。
[附記2]
如附記1之半導體裝置之製造方法，其中上述第1半導體晶片具有背面電極；於上述(a)步驟中，上述第1半導體晶片之上述背面電極介隔導電性之第1接合材料而接合於上述晶片搭載部，且上述第2半導體晶片之背面介隔絕緣性之第2接合材料而接合於上述晶片搭載部。
[附記3]
如附記2之半導體裝置之製造方法，其中於上述(a)步驟中，於將上述第1半導體晶片之上述背面電極介隔上述第1接合材料而接合於上述晶片搭載部後，將上述第2半導體晶片之背面介隔上述第2接合材料而接合於上述晶片搭載部。
[附記4]
如附記3之半導體裝置之製造方法，其中上述第1半導體晶片包含功率電晶體、及控制上述功率電晶體之控制電路；且上述第2半導體晶片係用以控制上述第1半導體晶片之半導體晶 片。

Claims (9)

  1. 一種半導體裝置，其包含：第1半導體晶片；第2半導體晶片；複數條引線；複數條導線；及密封體，其密封上述第1及第2半導體晶片、上述複數條引線之各者之一部分、及上述複數條導線；且該半導體裝置進而包含：搭載上述第1及第2半導體晶片之晶片搭載部；上述第1半導體晶片與上述第2半導體晶片係排列配置於上述晶片搭載部上；上述第1半導體晶片具有第1焊墊、第2焊墊、及電性連接上述第1焊墊與上述第2焊墊之第1配線；上述第2半導體晶片具有第3焊墊；上述第1焊墊係於上述第1半導體晶片之主表面中，配置於與上述第2半導體晶片對向之第1邊側；上述第3焊墊係於上述第2半導體晶片之主表面中，配置於與上述第1半導體晶片對向之第2邊側；上述第2半導體晶片之上述第3焊墊、與上述第1半導體晶片之上述第1焊墊經由上述複數條導線中的第1導線而電性連接；上述第1半導體晶片之上述第2焊墊與上述複數條引線中的第1引線經由上述複數條導線中的第2導線而電性連接；上述第1引線與上述第1半導體晶片之間的距離小於上述第1引線與上述第2半導體晶片之間的距離； 上述第1焊墊、上述第2焊墊及上述第1配線與形成於上述第1半導體晶片內之任一者之電路皆未電性連接；上述第1配線係沿上述第1半導體晶片之外周而形成；上述第1配線包含：第3配線、及較上述第3配線更為下層之第4配線；上述第3配線之厚度大於上述第4配線之厚度；上述第4配線之寬度大於上述第3配線之寬度；上述第3配線形成於與上述第1焊墊或上述第2焊墊同層。
  2. 如請求項1之半導體裝置，其中上述密封體密封上述晶片搭載部之一部分；上述複數條引線配置於上述晶片搭載部之周圍。
  3. 如請求項2之半導體裝置，其中上述第1半導體晶片包含複數個電路；且上述第2半導體晶片係用以控制上述第1半導體晶片之半導體晶片。
  4. 如請求項2之半導體裝置，其中上述第1半導體晶片包含功率電晶體、及控制上述功率電晶體之控制電路；且上述第2半導體晶片控制上述第1半導體晶片。
  5. 如請求項1之半導體裝置，其中上述第1半導體晶片具有背面電極；上述第1半導體晶片之上述背面電極介隔導電性之第1接合材料而接合於上述晶片搭載部；上述第2半導體晶片之背面介隔絕緣性之第2接合材料而接合於上述晶片搭載部。
  6. 如請求項1之半導體裝置，其中 上述第2焊墊係於上述第1半導體晶片之主表面中，配置於上述第1邊以外之第3邊側。
  7. 如請求項6之半導體裝置，其中上述第1引線係於上述密封體中，配置於沿上述第1半導體晶片之上述第3邊之第1側面側。
  8. 如請求項1之半導體裝置，其中上述第1半導體晶片進而包含第4焊墊；上述第2半導體晶片進而包含第5焊墊；上述第2半導體晶片之上述第5焊墊、與上述第1半導體晶片之上述第4焊墊係經由上述複數條導線中的第3導線而電性連接；上述第1半導體晶片之上述第4焊墊係經由形成於上述第1半導體晶片內之第2配線，而電性連接於上述第1半導體晶片內之電路。
  9. 如請求項1之半導體裝置，其中於上述第1半導體晶片形成有密封環；且上述第1配線係於上述第1半導體晶片中，於上述密封環之內側，沿上述密封環而形成。
TW104126418A 2014-09-30 2015-08-13 半導體裝置 TWI670805B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014202416A JP6420617B2 (ja) 2014-09-30 2014-09-30 半導体装置
JP2014-202416 2014-09-30

Publications (2)

Publication Number Publication Date
TW201613041A TW201613041A (en) 2016-04-01
TWI670805B true TWI670805B (zh) 2019-09-01

Family

ID=54199590

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104126418A TWI670805B (zh) 2014-09-30 2015-08-13 半導體裝置

Country Status (7)

Country Link
US (1) US9530721B2 (zh)
EP (1) EP3002784B1 (zh)
JP (1) JP6420617B2 (zh)
KR (1) KR20160038784A (zh)
CN (2) CN205039149U (zh)
HK (1) HK1223193A1 (zh)
TW (1) TWI670805B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI771901B (zh) * 2020-08-19 2022-07-21 日商鎧俠股份有限公司 半導體裝置及半導體裝置之製造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9818691B2 (en) * 2015-03-12 2017-11-14 Sii Semiconductor Corporation Semiconductor device having a fuse element
JP2018107416A (ja) * 2016-12-28 2018-07-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
ES2966797T3 (es) 2016-12-29 2024-04-24 Borealis Ag Proceso para preparar una composición de polipropileno
CN109817597A (zh) * 2017-11-21 2019-05-28 比亚迪股份有限公司 一种电池保护芯片封装结构
JP2019153752A (ja) * 2018-03-06 2019-09-12 トヨタ自動車株式会社 半導体装置
US11694898B2 (en) * 2019-03-25 2023-07-04 Intel Corporation Hybrid fine line spacing architecture for bump pitch scaling
US11908947B2 (en) * 2019-08-08 2024-02-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US11289437B1 (en) * 2020-10-28 2022-03-29 Renesas Electronics Corporation Semiconductor device

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2219435A (en) * 1988-06-02 1989-12-06 Burr Brown Corp "Plastics encapsulated multichip hybrid circuit"
EP0952613A1 (en) * 1998-04-20 1999-10-27 Microchip Technology Inc. A multiple device integrated circuit package having feed-through connections
US20070222086A1 (en) * 2006-03-27 2007-09-27 Briggs Randall D On-die bond wires system and method for enhancing routability of a redistribution layer
JP2012080118A (ja) * 2011-12-16 2012-04-19 Renesas Electronics Corp 半導体装置
JP2013074264A (ja) * 2011-09-29 2013-04-22 Renesas Electronics Corp 半導体装置

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5084753A (en) * 1989-01-23 1992-01-28 Analog Devices, Inc. Packaging for multiple chips on a single leadframe
JPH0350842A (ja) * 1989-07-19 1991-03-05 Nec Corp 半導体装置
JPH0783035B2 (ja) * 1993-02-01 1995-09-06 日本電気株式会社 半導体装置
JPH07193186A (ja) * 1993-12-27 1995-07-28 Toshiba Corp 半導体装置
JP3646970B2 (ja) * 1998-05-27 2005-05-11 松下電器産業株式会社 半導体集積回路及び半導体集積回路装置
JP3542517B2 (ja) * 1999-04-27 2004-07-14 Ｎｅｃエレクトロニクス株式会社 半導体装置
JP3812447B2 (ja) * 2002-01-28 2006-08-23 富士電機デバイステクノロジー株式会社 樹脂封止形半導体装置
JP2004111796A (ja) * 2002-09-20 2004-04-08 Hitachi Ltd 半導体装置
TWI237372B (en) * 2004-06-29 2005-08-01 Advanced Semiconductor Eng Leadframe for multi-chip package and method for manufacturing the same
JP4477952B2 (ja) * 2004-07-09 2010-06-09 株式会社ルネサステクノロジ 半導体装置、ｄｃ／ｄｃコンバータおよび電源システム
JP4940064B2 (ja) 2007-08-28 2012-05-30 ルネサスエレクトロニクス株式会社 半導体装置
JP5634033B2 (ja) 2008-08-29 2014-12-03 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 樹脂封止型半導体装置とその製造方法
JP5527648B2 (ja) * 2009-08-05 2014-06-18 ルネサスエレクトロニクス株式会社 半導体装置
JP5921055B2 (ja) * 2010-03-08 2016-05-24 ルネサスエレクトロニクス株式会社 半導体装置
JP5618873B2 (ja) * 2011-03-15 2014-11-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US8368192B1 (en) * 2011-09-16 2013-02-05 Powertech Technology, Inc. Multi-chip memory package with a small substrate
US9082759B2 (en) * 2012-11-27 2015-07-14 Infineon Technologies Ag Semiconductor packages and methods of formation thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2219435A (en) * 1988-06-02 1989-12-06 Burr Brown Corp "Plastics encapsulated multichip hybrid circuit"
EP0952613A1 (en) * 1998-04-20 1999-10-27 Microchip Technology Inc. A multiple device integrated circuit package having feed-through connections
US20070222086A1 (en) * 2006-03-27 2007-09-27 Briggs Randall D On-die bond wires system and method for enhancing routability of a redistribution layer
JP2013074264A (ja) * 2011-09-29 2013-04-22 Renesas Electronics Corp 半導体装置
JP2012080118A (ja) * 2011-12-16 2012-04-19 Renesas Electronics Corp 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI771901B (zh) * 2020-08-19 2022-07-21 日商鎧俠股份有限公司 半導體裝置及半導體裝置之製造方法

Also Published As

Publication number Publication date
CN105470245B (zh) 2019-10-18
HK1223193A1 (zh) 2017-07-21
US9530721B2 (en) 2016-12-27
US20160093557A1 (en) 2016-03-31
JP6420617B2 (ja) 2018-11-07
EP3002784A1 (en) 2016-04-06
JP2016072520A (ja) 2016-05-09
CN105470245A (zh) 2016-04-06
EP3002784B1 (en) 2018-08-15
CN205039149U (zh) 2016-02-17
TW201613041A (en) 2016-04-01
KR20160038784A (ko) 2016-04-07

Similar Documents

Publication Publication Date Title
TWI670805B (zh) 半導體裝置
US10157878B2 (en) Semiconductor device and electronic device
JP5921055B2 (ja) 半導体装置
TWI520300B (zh) 半導體裝置
JP5823798B2 (ja) 半導体装置
TWI675418B (zh) 半導體裝置及其製造方法
JP5390064B2 (ja) 半導体装置
TWI762535B (zh) 半導體裝置
JP5795282B2 (ja) 電子装置
KR101706825B1 (ko) 반도체 패키지
TWI641142B (zh) 絕緣的凸塊接合
US9601572B2 (en) Semiconductor device for reducing gate wiring length
JP2009164288A (ja) 半導体素子及び半導体装置
JP2018170522A (ja) 半導体装置