JP2020145219A - 半導体装置 - Google Patents

Abstract

【課題】半導体装置の性能を向上させる。【解決手段】半導体装置ＳＤ１は、半導体基板の主面のメインＭＯＳ領域ＲＧ１に形成されたパワーＭＯＳＦＥＴ１と、センスＭＯＳ領域ＲＧ２に形成されたセンスＭＯＳＦＥＴ２と、パワーＭＯＳＦＥＴ１のソースと電気的に接続されたソース電極と、を含む半導体チップＣＰ１と、封止体ＭＲの長辺ＭＲＬ１に配置されたソース端子ＳＴ１１と、短辺ＭＲＳ１に配置されたソース端子ＳＴ１２と、ソース電極と重なる金属板ＭＰと、を有する。そして、金属板ＭＰは、ソース電極に接続されたソース接続部ＭＰ１と、ソース接続部ＭＰ１からソース端子ＳＴ１１に向かって延在する延長部ＭＰ３と、ソース接続部ＭＰ１からソース端子ＳＴ１２に向かって延在する延長部ＭＰ２と、を含み、延長部ＭＰ２は、平面視において、センスＭＯＳ領域ＲＧ２と重なっている。【選択図】図２

Description

本発明は、半導体装置に関し、例えば、検出素子を備えたパワーＭＯＳＦＥＴを有する半導体装置に好適に利用できるものである。

検出素子は、パワーＭＯＳＦＥＴに異常電流（過電流）が通電された場合に、パワーＭＯＳＦＥＴを保護する役割を有する。検出素子としては、例えば、センスＭＯＳＦＥＴを含む電流検出素子、ダイオードを含む温度検出素子などがある。

特開昭６３−２２９７５８号公報（特許文献１）、特開平７−５８２９３号公報（特許文献２）には、温度検出素子を備えるパワーＭＯＳＦＥＴに関する技術が記載されている。

特開昭６３−２２９７５８号公報 特開平７−５８２９３号公報

パワーＭＯＳＦＥＴは、行列状に配置された複数の単位トランジスタセルで構成されており、半導体基板の主面に形成されたソース電極と、裏面に形成されたドレイン電極とは、複数の単位トランジスタセルに対して共通となっている。従って、半導体基板の主面には、大面積のソース電極が形成されており、パワーＭＯＳＦＥＴのオン抵抗低減を図っている。

パワーＭＯＳＦＥＴに異常電流（過電流）が流れた場合、パワーＭＯＳＦＥＴが形成された半導体チップの中央部が、パワーＭＯＳＦＥＴの周囲の領域である外周部に比べて高温になること、つまり、半導体チップの中央部と外周部との間に温度差が発生することが知られている。検出素子が外周部に配置されている場合には、この温度差に起因して、充分な検出精度が得られない。なぜなら、電流検出素子を構成するセンスＭＯＳＦＥＴおよび電圧検出素子を構成するダイオードの温度係数がゼロではない為である。つまり、ＭＯＳＦＥＴおよびダイオードのＩ−Ｖ特性が温度に影響される。その為、特許文献１および特許文献２では、半導体チップの中央部に温度検出素子を配置している。

しかしながら、半導体チップの中央部に検出素子を配置するには、ソース電極に切欠き部を設ける必要がありソース電極の面積が低減するため、パワーＭＯＳＦＥＴの性能低下が懸念される。

パワーＭＯＳＦＥＴの性能を低下させることなく、検出精度を向上させることが望まれる。つまり、検出素子を備えるパワーＭＯＳＦＥＴを有する半導体装置において、その性能を向上させることが望まれる。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、半導体装置は、半導体基板の主面のメインＭＯＳ領域に形成されたパワーＭＯＳＦＥＴと、センスＭＯＳ領域に形成されたセンスＭＯＳＦＥＴと、パワーＭＯＳＦＥＴのソースと電気的に接続されたソース電極と、を含む半導体チップと、封止体の長辺に配置された第１ソース端子と、短辺に配置された第２ソース端子と、ソース電極と重なる金属板と、を有する。そして、金属板は、ソース電極に接続されたソース接続部と、ソース接続部から第１ソース端子に向かって延在する第１延長部と、ソース接続部から第２ソース端子に向かって延在する第２延長部と、を含み、第２延長部は、平面視において、センスＭＯＳ領域と重なっている。

一実施の形態によれば、半導体装置の性能を向上させることができる。

実施の形態１の半導体装置を用いた電子装置の一例を示す回路図である。 実施の形態１の半導体装置の平面透視図である。 実施の形態１の半導体装置の下面図である。 図２のＡ−Ａ線に沿う断面図である。 図２のＢ−Ｂ線に沿う断面図である。 実施の形態１の半導体チップの平面図である。 実施の形態１の半導体チップの要部拡大平面図である。 図７のＣ−Ｃ線に沿う断面図である。 実施の形態１の半導体チップの要部断面図である。 実施の形態１の半導体チップの要部断面図である。 実施の形態１の半導体装置の効果を説明する表である。 実施の形態２の半導体装置の平面透視図である。 図１２のＤ−Ｄ線に沿う断面図である。 実施の形態２の半導体チップの平面図である。 実施の形態２の半導体装置の溝部の面積比率と温度および検出感度誤差の関係を示すグラフである。 実施の形態３の半導体装置の平面透視図である。 実施の形態３の半導体チップの平面図である。 図１６のＥ−Ｅ線に沿う断面図である。 実施の形態３の半導体装置を搭載した配線基板の平面図である。 実施の形態４の半導体装置の平面透視図である。 図２０のＦ−Ｆ線に沿う断面図である。 実施の形態４の半導体チップの平面図である。 実施の形態４の半導体チップの要部断面図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その言及した数に限定されるものではなく、言及した数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。

また、本願においては、電界効果トランジスタをＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）または単にＭＯＳと記載するが、ゲート絶縁膜として酸化膜を用いる場合だけでなく、ゲート絶縁膜として酸化膜以外の絶縁膜を用いる場合も含むものとする。

（実施の形態１）
＜回路構成について＞
図１は、本発明の実施の形態１の半導体装置ＳＤ１を用いた電子装置の一例を示す回路図である。検出素子として電流検出素子を備えるパワーＭＯＳＦＥＴを有する半導体装置ＳＤ１を説明する。

図１に示す電子装置に用いられている半導体チップＣＰ１は、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）１と、パワーＭＯＳＦＥＴ１に流れる電流を検知するための電流検出素子であるセンスＭＯＳＦＥＴ２と、を有している。すなわち、図１において、点線で囲まれた部分が、半導体装置ＳＤ１（言い換えると、半導体チップＣＰ１）を構成している。

半導体装置ＳＤ１は、半導体チップＣＰ１に形成されたパワーＭＯＳＦＥＴ１およびセンスＭＯＳＦＥＴ２と、ドレイン端子ＤＴと、ゲート端子ＧＴと、ソース端子ＳＴ１１、ＳＴ１２およびＳＴ２と、ケルビン端子ＫＴと、を有している。図２を用いて後述するが、ドレイン端子ＤＴ、ゲート端子ＧＴ、ソース端子ＳＴ１１、ＳＴ１２およびＳＴ２、ならびに、ケルビン端子ＫＴは、リードで構成されており、半導体装置ＳＤ１の外部端子である。

半導体チップＣＰ１内に形成されたパワーＭＯＳＦＥＴ１のドレイン、ソースおよびゲートは、それぞれ、ドレイン端子ＤＴ、ソース端子ＳＴ１１およびＳＴ１２、ならびに、ゲート端子ＧＴに接続されている。また、半導体チップＣＰ１内に形成されたセンスＭＯＳＦＥＴ２のドレイン、ソースおよびゲートは、それぞれ、ドレイン端子ＤＴ、ソース端子ＳＴ２およびゲート端子ＧＴに接続されている。また、半導体チップＣＰ１内に形成されたパワーＭＯＳＦＥＴ１のソースは、ケルビン端子ＫＴにも接続されている。

図１に示すように、ドレイン端子ＤＴは、電源（バッテリ）ＢＡＴの高電位側に接続され、電源ＢＡＴからドレイン端子ＤＴに電源電位（電源電圧）ＶＩＮが供給される。ソース端子ＳＴ１１およびＳＴ１２は、負荷ＬＯＤの一端に接続され、負荷ＬＯＤの他端は、グランド電位（接地電位、固定電位）ＧＮＤに接続されている。すなわち、電源電位ＶＩＮ（電源ＢＡＴの高電位側）とグランド電位ＧＮＤとの間に、パワーＭＯＳＦＥＴ１と負荷ＬＯＤとが直列に接続された状態になっている。負荷ＬＯＤとしては、例えば、ランプ、ソレノイド、あるいはモータなどを例示できる。

ゲート端子ＧＴは、ドライバ回路（駆動回路）ＤＲに電気的に接続されている。ドライバ回路ＤＲは、パワーＭＯＳＦＥＴ１のゲートの電位を制御し、パワーＭＯＳＦＥＴ１の動作を制御する回路である。ドライバ回路ＤＲは、制御回路部ＣＬＣに接続されており、制御回路部ＣＬＣによって制御される。制御回路部ＣＬＣに制御されたドライバ回路ＤＲは、ゲート端子ＧＴにゲート信号（ゲート電圧）を供給し、それによって、パワーＭＯＳＦＥＴ１およびセンスＭＯＳＦＥＴ２のオン／オフが制御される。

パワーＭＯＳＦＥＴ１は、スイッチング用のトランジスタ（スイッチング素子）である。パワーＭＯＳＦＥＴ１のゲートにオン電圧（しきい値電圧以上のゲート電圧）が印加されて、パワーＭＯＳＦＥＴ１がオン状態（導通状態）になると、電源電位ＶＩＮとグランド電位ＧＮＤとの間に直列に接続されたパワーＭＯＳＦＥＴ１および負荷ＬＯＤに、電流が流れる。一方、パワーＭＯＳＦＥＴ１のゲートにオフ電圧（しきい値電圧未満のゲート電圧）が印加されて、パワーＭＯＳＦＥＴ１がオフ状態（非導通状態）になれば、直列に接続されたパワーＭＯＳＦＥＴ１および負荷ＬＯＤに、電流が流れないようにすることができる。このため、パワーＭＯＳＦＥＴ１を制御することにより、負荷ＬＯＤに流れる電流を制御することができる。

センスＭＯＳＦＥＴ２は、パワーＭＯＳＦＥＴ１に流れる電流を検知するための電界効果トランジスタである。また、図１に示す電子装置は、センスＭＯＳＦＥＴ２に流れる電流を検出する電流検出回路部ＤＫＣを有している。電流検出回路部ＤＫＣは、トランジスタＴＲ１と、抵抗（センス抵抗）ＲＳＴと、差動増幅器として演算増幅器（差動増幅器、アンプ回路）ＡＭＰ１と、を有している。パワーＭＯＳＦＥＴ１に流れる電流は、センスＭＯＳＦＥＴ２および電流検出回路部ＤＫＣにより間接的に検出することができる。

センスＭＯＳＦＥＴ２は、パワーＭＯＳＦＥＴ１とともに、半導体チップＣＰ１内に形成されている。一方、電流検出回路部ＤＫＣは、半導体チップＣＰ１の外部に形成されている。センスＭＯＳＦＥＴ２は、半導体チップＣＰ１内でパワーＭＯＳＦＥＴ１とカレントミラー回路を構成するように形成され、例えば、パワーＭＯＳＦＥＴ１の１／２００００のサイズを備えている。このサイズ比は必要に応じて変更可能であるが、このサイズ比を１／２００００として以下説明する。

センスＭＯＳＦＥＴ２は、ドレインおよびゲートがパワーＭＯＳＦＥＴ１と共通とされている。すなわち、センスＭＯＳＦＥＴ２とパワーＭＯＳＦＥＴ１とは、ドレイン同士が電気的に接続されて共通とされており、この共通ドレインがドレイン端子ＤＴに接続されて、センスＭＯＳＦＥＴ２のドレインとパワーＭＯＳＦＥＴ１のドレインとに同じ電位（電源電位ＶＩＮ）が供給されるようになっている。また、センスＭＯＳＦＥＴ２とパワーＭＯＳＦＥＴ１とは、ゲート同士が電気的に接続されて共通とされており、この共通ゲートがゲート端子ＧＴに接続されて、センスＭＯＳＦＥＴ２のゲートとパワーＭＯＳＦＥＴ１のゲートとに同じゲート信号（ゲート電圧）が入力されるようになっている。

一方、センスＭＯＳＦＥＴ２のソースは、パワーＭＯＳＦＥＴ１のソースと共通ではない。パワーＭＯＳＦＥＴ１のソースがソース端子ＳＴ１１およびＳＴ１２に接続され、そのソース端子ＳＴ１１およびＳＴ１２に負荷ＬＯＤが接続されているのに対して、センスＭＯＳＦＥＴ２のソースは、ソース端子ＳＴ２に接続され、そのソース端子ＳＴ２は、トランジスタＴＲ１のソースに接続されている。トランジスタＴＲ１は、ｐチャネル型ＭＯＳＦＥＴであり、演算増幅器ＡＭＰ１によって制御される抵抗素子（可変抵抗素子）として機能することができる。

トランジスタＴＲ１のドレインは、抵抗ＲＳＴに接続されており、この抵抗ＲＳＴは、電流・電圧変換用の抵抗素子である。具体的には、トランジスタＴＲ１のドレインは、抵抗ＲＳＴを介してグランド電位ＧＮＤに接続されている。従って、電源電位ＶＩＮ（電源ＢＡＴの高電位側）とグランド電位ＧＮＤとの間に、センスＭＯＳＦＥＴ２とトランジスタＴＲ１と抵抗ＲＳＴとが、電源電位ＶＩＮ側からこの順で直列に接続された状態になっている。

演算増幅器ＡＭＰ１の２個の入力ノード（Ｎ１，Ｎ２）にケルビン端子ＫＴおよびソース端子ＳＴ２がそれぞれ接続されている。具体的には、パワーＭＯＳＦＥＴ１のソースが、ケルビン端子ＫＴを経由して、演算増幅器ＡＭＰ１の正転入力のノード（第１入力ノード）Ｎ１に接続され、また、センスＭＯＳＦＥＴ２のソースが、ソース端子ＳＴ２を経由して、演算増幅器ＡＭＰ１の反転入力のノード（第２入力ノード）Ｎ２に接続されている。そして、演算増幅器ＡＭＰ１の出力ノードＮ３は、トランジスタＴＲ１のゲートに接続されている。演算増幅器ＡＭＰ１の出力ノードＮ３からトランジスタＴＲ１のゲートに供給されるゲート電圧により、トランジスタＴＲ１のゲートが駆動され、それによってトランジスタＴＲ１の抵抗（ソース・ドレイン間の抵抗）が制御される。

センスＭＯＳＦＥＴ２は、パワーＭＯＳＦＥＴ１に流れる電流Ｉ_ＰＷを検出するための素子である。センスＭＯＳＦＥＴ２には、センスＭＯＳＦＥＴ２のソース電圧とパワーＭＯＳＦＥＴ１のソース電圧とが等しい場合に、上記したカレントミラー構成によって、電流Ｉ_ＰＷの所定の比率（ここでは１／２００００）の電流が流れる。すなわち、パワーＭＯＳＦＥＴ１に電流Ｉ_ＰＷが流れるとき、センスＭＯＳＦＥＴ２に流れる電流Ｉ_ＳＥが電流Ｉ_ＰＷの１／２００００となる（すなわちＩ_ＳＥ＝Ｉ_ＰＷ／２００００となる）ように、パワーＭＯＳＦＥＴ１とセンスＭＯＳＦＥＴ２とのサイズ比が設定されている。このセンスＭＯＳＦＥＴ２のソース電圧とパワーＭＯＳＦＥＴ１のソース電圧とを等しくし、パワーＭＯＳＦＥＴ１の電流Ｉ_ＰＷを高精度に検出するために、演算増幅器ＡＭＰ１およびトランジスタＴＲ１が設けられている。

すなわち、ノードＮ１の電位とノードＮ２の電位とが等しくなるように、演算増幅器ＡＭＰ１によってトランジスタＴＲ１のゲート電圧が調整され、それによってトランジスタＴＲ１の抵抗値（ソース・ドレイン間の抵抗値）が制御される。つまり、トランジスタＴＲ１のゲート電圧を調整することによって、トランジスタＴＲ１の抵抗値を制御することができ、また、トランジスタＴＲ１の抵抗値を調整することによって、ソース端子ＳＴ２の電位を制御することができる。このため、トランジスタＴＲ１のゲート電圧によって、ソース端子ＳＴ２の電位を制御することができることになる。そして、演算増幅器ＡＭＰ１は、ノードＮ１の電位とノードＮ２の電位とが等しくなるように、従って、ノードＮ１に接続されたケルビン端子ＫＴの電位とノードＮ２に接続されたソース端子ＳＴ２の電位とが等しくなるように、トランジスタＴＲ１のゲートに供給するゲート電圧を制御する。これにより、ケルビン端子ＫＴの電位とソース端子ＳＴ２の電位とが等しくなり、パワーＭＯＳＦＥＴ１とセンスＭＯＳＦＥＴ２の動作点が等しくなるため、パワーＭＯＳＦＥＴ１に流れる電流Ｉ_ＰＷ（従って負荷ＬＯＤに流れる負荷電流）を、センスＭＯＳＦＥＴ２に流れる電流Ｉ_ＳＥに、所定の比率（ここでは１／２００００）で正確にコピーすることができる。

センスＭＯＳＦＥＴ２に流れる電流Ｉ_ＳＥは、トランジスタＴＲ１を介して抵抗ＲＳＴに流れ、抵抗ＲＳＴにより電流−電圧変換が行われる。すなわち、トランジスタＴＲ１のドレインに抵抗ＲＳＴを接続したことで、センスＭＯＳＦＥＴ２を流れる電流値（Ｉ_ＳＥ）を、トランジスタＴＲ１のドレインと抵抗ＲＳＴとの間の端子（センス端子）ＴＥ１の電圧値に変換することができる。このため、センスＭＯＳＦＥＴ２を流れる電流値（Ｉ_ＳＥ）は、端子ＴＥ１で電圧（センス電圧）として出力される。なお、端子ＴＥ１は、トランジスタＴＲ１のドレインと抵抗ＲＳＴとの間に介在しており、トランジスタＴＲ１のドレインは、端子ＴＥ１を介して抵抗ＲＳＴの一端に接続されている。

センスＭＯＳＦＥＴ２を流れる電流Ｉ_ＳＥが大きくなるほど端子ＴＥ１の電圧値が大きくなり、具体的には端子ＴＥ１の電圧値はセンスＭＯＳＦＥＴ２を流れる電流Ｉ_ＳＥの値にほぼ比例する。例えば、端子ＴＥ１の電圧値は、抵抗ＲＳＴの抵抗値と電流Ｉ_ＳＥの電流値との積にほぼ対応した値になる。このため、端子ＴＥ１の電圧値を検知またはモニタすることによって、センスＭＯＳＦＥＴ２を流れる電流値（Ｉ_ＳＥ）を検知またはモニタすることができる。なお、センスＭＯＳＦＥＴ２に流れる電流Ｉ_ＳＥは、ソース端子ＳＴ２およびトランジスタＴＲ１を経由して抵抗ＲＳＴに流れるため、抵抗ＲＳＴに流れる電流は、センスＭＯＳＦＥＴ２に流れる電流Ｉ_ＳＥと実質的に同じである。

パワーＭＯＳＦＥＴ１とセンスＭＯＳＦＥＴ２とのサイズ比（ここでは１／２００００）が既知であれば、端子ＴＥ１の電圧値を検知またはモニタすることによって、パワーＭＯＳＦＥＴ１に流れる電流Ｉ_ＰＷを算出（逆演算）することができ、従って、負荷ＬＯＤに流れる電流を算出（逆演算）することができる。すなわち、端子ＴＥ１の電圧値を検知し、その電圧値からセンスＭＯＳＦＥＴ２を流れる電流値（Ｉ_ＳＥ）を算出すれば、その電流値（Ｉ_ＳＥ）の２００００倍の電流（Ｉ_ＰＷ）が、パワーＭＯＳＦＥＴ１に流れていることになり、従って、負荷ＬＯＤに流れていることになる。なお、パワーＭＯＳＦＥＴ１に流れる電流Ｉ_ＰＷは、ソース端子ＳＴ１を経由して負荷ＬＯＤに流れるため、負荷ＬＯＤに流れる電流は、パワーＭＯＳＦＥＴ１に流れる電流Ｉ_ＰＷと実質的に同じである。

演算増幅器ＡＭＰ１、トランジスタＴＲ１および抵抗ＲＳＴにより、電流検出回路部ＤＫＣが構成され、この電流検出回路部ＤＫＣによって、センスＭＯＳＦＥＴ２を流れる電流Ｉ_ＳＥを検出することができる。半導体チップＣＰ１内にパワーＭＯＳＦＥＴ１とともに設けられたセンスＭＯＳＦＥＴ２と、この電流検出回路部ＤＫＣとにより、パワーＭＯＳＦＥＴ１に流れる電流Ｉ_ＰＷを間接的に検出することができ、従って、負荷ＬＯＤに流れる電流を間接的に検出することができる。

端子ＴＥ１は、例えば制御回路部ＣＬＣに接続され、端子ＴＥ１の電圧値は、制御回路部ＣＬＣによって検出またはモニタされる。制御回路部ＣＬＣは、端子ＴＥ１の電圧値を検出またはモニタすることにより、センスＭＯＳＦＥＴ２に流れる電流Ｉ_ＳＥを検出またはモニタすることができ、それによって、パワーＭＯＳＦＥＴ１に流れる電流Ｉ_ＰＷ（従って負荷ＬＯＤに流れる電流）を間接的に検出またはモニタすることができる。

例えば、負荷ＬＯＤがランプの場合は、端子ＴＥ１の電圧値をモニタすることにより、パワーＭＯＳＦＥＴ１に流れる電流値（従って負荷ＬＯＤに流れる電流値）を間接的にモニタすることによって、ランプに断線などが生じた際にそれを速やかに検知することができる。また、負荷ＬＯＤがモータ（モータ用のコイル）の場合は、端子ＴＥ１の電圧値をモニタすることにより、パワーＭＯＳＦＥＴ１に流れる電流値（従って負荷ＬＯＤに流れる電流値）を間接的にモニタすることによって、モータの回転速度などを検出することができる。

制御回路部ＣＬＣは、ドライバ回路ＤＲを制御する制御回路と、端子ＴＥ１の電圧値を検出またはモニタする制御回路とを含んでいる。また、制御回路部ＣＬＣは、電源ＢＡＴから供給された電源電位ＶＩＮを所定の動作電圧（動作用の電源電圧）に変換する電圧生成回路（レギュレータ）を更に含むこともできる。制御回路部ＣＬＣは、単数または複数の電子部品により形成することができる。また、電流検出回路部ＤＫＣは、単数または複数の電子部品により形成することができる。制御回路部ＣＬＣの一部または全部と、電流検出回路部ＤＫＣの一部または全部とを、共通の電子部品（半導体チップ）内に形成することもできる。

このように、センスＭＯＳＦＥＴ２を流れる電流Ｉ_ＳＥから、パワーＭＯＳＦＥＴ１に流れる電流Ｉ_ＰＷを間接的に検出することができる。このため、センスＭＯＳＦＥＴ２を流れる電流Ｉ_ＳＥとパワーＭＯＳＦＥＴ１に流れる電流Ｉ_ＰＷとの比（センス比）に生じる様々なばらつき要因を除去できれば、パワーＭＯＳＦＥＴ１に対する高精度な電流検出を行うことができる。

＜半導体装置の構成について＞
次に、半導体装置ＳＤ１の構成について説明する。半導体装置ＳＤ１は、ＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ Ｌｅａｄ Ｐａｃｋａｇｅ）型パッケージで構成されている。図２は、実施の形態１の半導体装置ＳＤ１の平面透視図、図３は、実施の形態１の半導体装置ＳＤ１の下面図、図４は、図２のＡ−Ａ線に沿う断面図、図５は、図２のＢ−Ｂ線に沿う断面図である。

図２に示すように、半導体装置ＳＤ１は、半導体チップＣＰ１と、半導体チップＣＰ１を搭載するダイパッドＤＰと、半導体チップＣＰ１に電気的に接続された複数の端子と、半導体チップＣＰ１と端子とを電気的に接続するワイヤＷＡおよび金属板と、半導体チップＣＰ１、複数の端子、ワイヤＷＡおよび金属板を封止する封止体ＭＲと、を含む。

封止体ＭＲは、平面視において、略長方形を有し、Ｘ方向に延在する長辺ＭＲＬ１およびＭＲＬ２、ならびに、Ｘ方向に直交するＹ方向に延在する短辺ＭＲＳ１およびＭＲＳ２を含む。長方形の角部は、面取りされているが、面取りは必須ではない。また、ここでは長方形の場合を説明するが、封止体ＭＲは正方形でもよい。

後述するが、半導体チップＣＰ１は、ソースパッドＰＤＳ１およびＰＤＳ２、ゲートパッドＰＤＧ、ならびに、ケルビンパッドＰＤＫを含む。さらに、半導体チップＣＰ１は、パワーＭＯＳＦＥＴ１が形成されたメインＭＯＳ領域ＲＧ１およびセンスＭＯＳＦＥＴ２が形成されたセンスＭＯＳ領域ＲＧ２を含む。

複数の端子は、半導体装置ＳＤ１の外部端子であり、ゲート端子ＧＴ、ソース端子ＳＴ１１、ＳＴ１２およびＳＴ２、ドレイン端子ＤＴ、ならびに、ケルビン端子ＫＴを含む。ソース端子ＳＴ１２およびＳＴ２は、図１に示すように、負荷ＬＯＤに電流を供給するための端子であり、ソース端子ＳＴ２およびケルビン端子ＫＴは、パワーＭＯＳＦＥＴ１に流れる電流を検出するための端子である。

複数の端子は、例えば、膜厚２５０μｍ程度の銅板または４２アロイ板等を所望の形状に加工したリードで構成されている。そして、上記のパワーＭＯＳＦＥＴ１のソースに接続された複数のソース端子ＳＴ１１が長辺ＭＲＬ１に配置され、パワーＭＯＳＦＥＴ１のドレインに接続された複数のドレイン端子ＤＴが長辺ＭＲＬ２および短辺ＭＲＳ２に配置されている。複数のソース端子ＳＴ１１は、そのインピーダンスを低減するために、短辺ＭＲＳ１またはＭＲＳ２ではなく、長辺ＭＲＬ１に配置されている。パワーＭＯＳＦＥＴ１のゲートに接続されたゲート端子ＧＴ、パワーＭＯＳＦＥＴ１のソースに接続されたソース端子ＳＴ１２、ケルビン端子ＫＴ、および、上記のセンスＭＯＳＦＥＴ２のソースに接続されたソース端子ＳＴ２が短辺ＭＲＳ１に配置されている。

半導体チップＣＰ１を搭載しているダイパッドＤＰと複数のドレイン端子ＤＴとは一体に形成されている。ソースパッドＰＤＳ１とソース端子ＳＴ１１およびＳＴ１２とは、半導体チップＣＰ１上に配置された金属板ＭＰにより電気的に接続されている。因みに、金属板ＭＰは、膜厚１５０〜２５０μｍの銅板またはアルミニウム板等で形成されている。

金属板ＭＰは、ソースパッドＰＤＳ１上に位置し、ソースパッドＰＤＳ１に接続されたソース接続部ＭＰ１と、ソース接続部ＭＰ１から封止体ＭＲの短辺ＭＲＳ１に配置されたソース端子ＳＴ１２に向かって延在する延長部ＭＰ２と、ソース接続部ＭＰ１から封止体ＭＲの長辺ＭＲＬ１に配置されたソース端子ＳＴ１１に向かって延在する延長部ＭＰ３と、を含む。図２において、金属板ＭＰのソース接続部ＭＰ１にハッチングを付している。延長部ＭＰ２の一端はソース接続部ＭＰ１に接続されており、他端はソース端子ＳＴ１２と電気的に接続されており、延長部ＭＰ３の一端はソース接続部ＭＰ１に接続されており、他端はソース端子ＳＴ１１と電気的に接続されている。

つまり、パワーＭＯＳＦＥＴ１のドレインからソースに流れる電流Ｉ_ＰＷは、金属板ＭＰのソース接続部ＭＰ１から延長部ＭＰ３を経由する第１電流経路と、金属板ＭＰのソース接続部ＭＰ１から延長部ＭＰ２を経由する第２電流経路と、を介して負荷ＬＯＤ（図１参照）に供給される。ここで、Ｙ方向に延在する延長部ＭＰ３のＸ方向における幅は、Ｘ方向に延在する延長部ＭＰ２のＹ方向における幅よりも広いため、第１電流経路を流れる電流Ｉ_ＰＷ１は、第２電流経路を流れる電流_ＩＰＷ２よりも大きく、例えば、電流ＩＰＷ１は、電流ＩＰＷ２の１,０００〜１０,０００倍程度である。

本実施の形態１では、金属板ＭＰは、ソース接続部ＭＰ１からソース端子ＳＴ１１に向かって延在する延長部ＭＰ３とは別に、ソース接続部ＭＰ１からソース端子ＳＴ１２に向かって延在する延長部ＭＰ２を備え、平面視において、延長部ＭＰ２がセンスＭＯＳ領域ＲＧ２を覆っている特徴を有する。このように、第１電流経路を流れる電流Ｉ_ＰＷ１に比較し、微小な電流Ｉ_ＰＷ２を第２電流経路に流すことで、第２電流経路を構成する延長部ＭＰ２で発生する熱を、センスＭＯＳ領域ＲＧ２のセンスＭＯＳＦＥＴ２に供給する。このような構成によれば、半導体チップＣＰ１の中央部に配置されたメインＭＯＳ領域ＲＧ１と、半導体チップＣＰ１の周辺部に配置されたセンスＭＯＳ領域ＲＧ２との温度差を低減することができる。また、ソース接続部ＭＰ１に延長部ＭＰ２を設けたことで、延長部ＭＰ２を設けない場合と比較して、メインＭＯＳ領域ＲＧ１の中央部の上昇温度自体が低下するため、メインＭＯＳ領域ＲＧ１の中央部とセンスＭＯＳ領域ＲＧ２との上昇温度差を低減することができる。

なお、延長部ＭＰ２の熱をセンスＭＯＳ領域ＲＧ２に供給するためには、平面視において、少なくとも延長部ＭＰ２がセンスＭＯＳ領域ＲＧ２の一部と重なっていればよいが、延長部ＭＰ２がセンスＭＯＳ領域ＲＧ２の全域と重なっていることが好適である。

また、ゲート端子ＧＴとゲートパッドＰＤＧ、ケルビン端子ＫＴとケルビンパッドＰＤＫ、および、ソース端子ＳＴ２とソースパッドＰＤＳ２は、それぞれワイヤＷＡで電気的に接続されている。ワイヤＷＡは、例えば、直径３０〜５０μｍの銅線または金線からなる。なお、ワイヤＷＡに代えて、ワイヤＷＡよりも幅広の金属製のリボン（金属箔、金属板）等を用いることも出来る。

図３に示すように、封止体ＭＲの裏面ＭＲｂには、複数の端子とダイパッドＤＰとが露出している。ゲート端子ＧＴ、ソース端子ＳＴ１２およびＳＴ２、ならびに、ケルビン端子ＫＴが短辺ＭＲＳ１に配置され、複数のソース端子ＳＴ１１が長辺ＭＲＬ１に配置され、複数のドレイン端子ＤＴが長辺ＭＲＬ２および短辺ＭＲＳ２に配置されている。ダイパッドＤＰと複数のドレイン端子ＤＴとは一体に構成されている。

図４に示すように、ダイパッドＤＰの主面ＤＰａ上には接着層ＡＤ１を介して半導体チップＣＰ１が搭載されており、半導体チップＣＰ１は、その主面にメインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２を有し、メインＭＯＳ領域ＲＧ１に設けられたソースパッドＰＤＳ１には接着層ＡＤ２を介して金属板ＭＰが接続されている。なお、接着層ＡＤ１およびＡＤ２として、たとえば、半田または銀ペースト等を用いることができる。

金属板ＭＰは、ソース接続部ＭＰ１と延長部ＭＰ２とを有し、延長部ＭＰ２にはオーバーハング部ＭＰ２ａとリード接続部ＭＰ２ｂとが含まれる。ソース接続部ＭＰ１において、金属板ＭＰとソースパッドＰＤＳ１とが接続され、リード接続部ＭＰ２ｂにおいて、金属板ＭＰとソース端子ＳＴ１２とが接続されている。ソース接続部ＭＰ１とリード接続部ＭＰ２ｂとの間のオーバーハング部ＭＰ２ａは、センスＭＯＳ領域ＲＧ２上に位置し、センスＭＯＳ領域ＲＧ２を覆っている。

半導体チップＣＰ１、ダイパッドＤＰ、端子ＳＴ１２およびＤＴ、ならびに、金属板ＭＰは、封止体ＭＲで覆われている。封止体ＭＲは、例えば、エポキシ樹脂等の絶縁性樹脂体で構成されている。そして、半導体チップＣＰ１のセンスＭＯＳ領域ＲＧ２と金属板ＭＰのオーバーハング部ＭＰ２ｂとの間には、封止体ＭＲを構成する樹脂が充填されており、両者間は絶縁性樹脂で電気的に分離されている。

図４に示すように、封止体ＭＲの裏面ＭＲｂを基準として、金属板ＭＰのオーバーハング部ＭＰ２ｂの高さは、ソース接続部ＭＰ１およびリード接続部ＭＰ２ｂの高さよりも高く、ソース接続部ＭＰ１の高さは、リード接続部ＭＰ２ｂの高さよりも高い。このような構成とすることで、金属板ＭＰとソースパッドＰＤＳ１とを接着層ＡＤ２で接着した場合でも、半導体チップＣＰのセンスＭＯＳ領域ＲＧ２または半導体チップＣＰの端部（ドレイン）と、金属板ＭＰとの接触（短絡）を防止することができる。

図５に示すように、ダイパッドＤＰ上には接着層ＡＤ１を介して半導体チップＣＰ１が搭載されており、半導体チップＣＰ１は、その主面にメインＭＯＳ領域ＲＧ１に設けられたソースパッドＰＤＳ１には接着層ＡＤ２を介して金属板ＭＰが接続されている。

金属板ＭＰは、ソース接続部ＭＰ１と延長部ＭＰ３とを有し、延長部ＭＰ３にはオーバーハング部ＭＰ３ａとリード接続部ＭＰ３ｂとが含まれる。ソース接続部ＭＰ１において、金属板ＭＰとソースパッドＰＤＳ１とが接続され、リード接続部ＭＰ３ｂにおいて、金属板ＭＰとソース端子ＳＴ１１とが接続されている。ソース接続部ＭＰ１とリード接続部ＭＰ２ｂとの間にオーバーハング部ＭＰ２ａが位置している。

図５に示すように、封止体ＭＲの裏面ＭＲｂを基準として、金属板ＭＰのオーバーハング部ＭＰ３ｂの高さは、ソース接続部ＭＰ１およびリード接続部ＭＰ３ｂの高さよりも高く、ソース接続部ＭＰ１の高さは、リード接続部ＭＰ３ｂの高さよりも高い。このような構成とすることで、金属板ＭＰとソースパッドＰＤＳ１とを接着層ＡＤ２で接着した場合でも、半導体チップＣＰの端部（ドレイン）と、金属板ＭＰとの接触（短絡）を防止することができる。

＜半導体チップの構成について＞
次に、パワーＭＯＳＦＥＴ１およびセンスＭＯＳＦＥＴ２が形成された半導体チップＣＰ１の構成について説明する。

図６は、実施の形態１の半導体チップＣＰ１の平面図、図７は、実施の形態１の半導体チップＣＰ１の要部（図６のＡ部）拡大平面図、図８は、図７のＣ−Ｃ線に沿う断面図、図９および図１０は、実施の形態１の半導体チップの要部断面図である。図６では、図面を見やすくするために、金属層（ソース電極ＥＳ１、ＥＳ２ａおよびＥＳ２ｂ、ゲート電極ＥＧ、ケルビン電極ＥＫ、ゲート配線ＥＧＷ、ならびに、ソース配線ＥＳＷ）にハッチングを付している。金属層は、半導体基板ＳＢの主面上に形成されている。また、ボンディングパッド（ソースパッドＰＤＳ１およびＰＤＳ２、ゲートパッドＰＤＧ、ならびに、ケルビンパッドＰＤＫ）の位置を点線で示している。また、図７では、パワーＭＯＳＦＥＴ１およびセンスＭＯＳＦＥＴ２のトレンチゲート電極ＴＧ、ｎ^＋型半導体領域ＮＲ、ｐ^＋型半導体領域ＰＲ２、およびｐ型半導体領域ＰＲ１のレイアウトを示している。図面を見やすくするために、トレンチゲート電極ＴＧにハッチングを付している。図９では、パワーＭＯＳＦＥＴ１とゲート電極ＥＧとの接続関係を、図１０では、センスＭＯＳＦＥＴ２とソース電極ＥＳ２ｂとの接続関係を示している。

図６に示すように、半導体チップＣＰ１は、平面視において、長辺ＣＰＬ１およびＣＰＬ２、ならびに、短辺ＣＰＳ１およびＣＰＳ２を含む長方形を有する。なお、半導体チップＣＰ１は、正方形であってもよい。

上記のパワーＭＯＳＦＥＴ１およびセンスＭＯＳＦＥＴ２は、半導体チップＣＰ１を構成する半導体基板ＳＢの主面に形成されている。半導体基板ＳＢの主面の中央部には、パワーＭＯＳＦＥＴ１の形成領域であるメインＭＯＳ領域ＲＧ１が配置されており、メインＭＯＳ領域ＲＧ１を覆うように、パワーＭＯＳＦＥＴ１のソースに接続された４角形のエミッタ電極ＥＳ１が形成されている。エミッタ電極ＥＳ１は、半導体基板ＳＢの主面の８０％以上を占める大面積を有する。

半導体基板ＳＢの主面の中央部に配置されたメインＭＯＳ領域ＲＧ１を取り囲む外周部には、ゲート電極ＥＧ、ソース電極ＥＳ２ａおよびＥＳ２ｂ、ケルビン電極ＥＫ、ゲート配線ＥＧＷ、ならびに、ソース配線ＥＳＷが配置されている。そして、センスＭＯＳＦＥＴ２の形成領域であるセンスＭＯＳ領域ＲＧ２は、外周部に設けられている。

ソース電極ＥＳ１（言い換えると、メインＭＯＳ領域ＲＧ１）と半導体チップＣＰ１の短辺ＣＰＳ１との間の領域には、ゲート電極ＥＧ、ソース電極ＥＳ２ａ、ケルビン電極ＥＫならびソース電極ＥＳ２ｂが、この順に、短辺ＣＰＳ１に沿って、かつ、Ｙ方向に並んで配置されている。ソース電極ＥＳ２ａは、ゲート電極ＥＧと、ケルビン電極ＥＫまたはソース電極ＥＳ２ｂとの間に配置されている。ゲート電極ＥＧ、ケルビン電極ＥＫならびソース電極ＥＳ２ｂと並べてソース電極ＥＳ２ａを配置することで、ソース電極ＥＳ１の面積を広く確保でき、パワーＭＯＳＦＥＴ１のオン抵抗を低減することができる。

ゲート電極ＥＧには、半導体チップＣＰ１の外周（言い換えると、長辺ＣＰＬ１およびＣＰＬ２ならびに短辺ＣＰＳ１およびＣＰＳ２）に沿って延在するゲート配線ＥＧＷが接続されている。このゲート配線ＥＧＷは、環状であり、ソース電極ＥＳ１、ゲート電極ＥＧ、ソース電極ＥＳ２ａ、ケルビン電極ＥＫならびソース電極ＥＳ２ｂを囲む。後述するが、パワーＭＯＳＦＥＴ１およびセンスＭＯＳＦＥＴ２を構成する複数のトレンチゲート電極ＴＧは、例えば、Ｙ方向に延在しており、ゲート配線ＥＧＷに接続している。

ケルビン電極ＥＫは、四角形のソース電極ＥＳ１から短辺ＣＰＳ１に向かって突出した張出部に形成されている。つまり、ケルビン電極ＥＫはソース電極ＥＳ１と一体に形成されており、ソース電極ＥＳ１の一部分とも言える。

センスＭＯＳＦＥＴ２の形成領域であるセンスＭＯＳ領域ＲＧ２には、その全域において、センスＭＯＳＦＥＴ２のソースに接続されたソース電極ＥＳ２ａが形成されている。ソース電極ＥＳ２ａは、ソース配線ＥＳＷを介してソース電極ＥＳ２ｂに接続されている。ソース電極ＥＳ２ａは、ソース電極ＥＳ１と分離しており、ソース電極ＥＳ１と半導体チップＣＰ１の短辺ＣＰＳ１との間の領域に配置されている。つまり、センスＭＯＳ領域ＲＧ２は、メインＭＯＳ領域ＲＧ１とは異なる領域であり、半導体チップＣＰ１の外周部に設けられており、半導体チップＣＰ１の中央部には設けられていない。先行技術文献１および２とは異なり、ソース電極ＥＳ１には、センスＭＯＳＦＥＴ２のソース電極ＥＳ２ａを半導体チップＣＰ１の中央に配置するための切欠きは形成されていない。従って、パワーＭＯＳＦＥＴ１のソース電極ＥＳ１を広く確保することができ、パワーＭＯＳＦＥＴ１のオン抵抗を低減することができる。

半導体基板ＳＢの主面は、例えば、ポリイミド樹脂膜等の絶縁膜からなる保護膜ＰＡで覆われおり、半導体基板ＳＢの主面上に形成された金属層（ソース電極ＥＳ１、ＥＳ２ａおよびＥＳ２ｂ、ゲート電極ＥＧ、ケルビン電極ＥＫ、ゲート配線ＥＧＷ、ならびに、ソース配線ＥＳＷ）は、保護膜ＰＡで覆われている。そして、保護膜ＰＡには、ソース電極ＥＳ１の一部を露出する開口ＯＰＳ１が形成されており、開口ＯＰＳ１の内部であるソース電極ＥＳ１の露出部がソースパッドＰＤＳ１となっている。開口ＯＰＳ１内には、ソースパッドＰＤＳ１を覆うめっき層ＭＥが形成されている。

同様に、保護膜ＰＡには、ゲート電極ＥＧ、ケルビン電極ＥＫおよびソース電極ＥＳ２ｂのそれぞれの一部を露出する開口ＯＰＧ、ＯＰＫおよびＯＰＳ２が形成されており、開口ＯＰＧ、ＯＰＫおよびＯＰＳ２の内部であるゲート電極ＥＧ、ケルビン電極ＥＫおよびソース電極ＥＳ２ｂの露出部が、ゲートパッドＰＤＧ、ケルビンパッドＰＤＫ、ソースパッドＰＤＳ２となっている。また、開口ＯＰＧ、ＯＰＫおよびＯＰＳ２内には、ゲートパッドＰＤＧ、ケルビンパッドＰＤＫおよびソースパッドＰＤＳ２を覆うめっき層ＭＥが形成されている。

ソース電極ＥＳ２ａは、ソース配線ＥＳＷを介してソース電極ＥＳ２ｂに接続されており、ソース電極ＥＳ２ｂにソースパッドＰＤＳ２が設けられているため、センスＭＯＳ領域ＲＧ２に設けられたソース電極ＥＳ２ａには開口およびパッドは設けられておらず、ソース電極ＥＳ２ａは保護膜ＰＡで覆われている。なぜなら、図２で説明したように、センスＭＯＳ領域ＲＧ２（言い換えると、ソース電極ＥＳ２ａ）上には、センスＭＯＳ領域ＲＧ２を覆うように金属板ＭＰの延長部ＭＰ２が配置されているためである。

図７に示すように、メインＭＯＳ領域ＲＧ１にはパワーＭＯＳＦＥＴ１が形成され、センスＭＯＳ領域ＲＧ２にはセンスＭＯＳＦＥＴ２が形成されている。パワーＭＯＳＦＥＴ１とセンスＭＯＳＦＥＴ２とは、同様の構造である。例えば、パワーＭＯＳＦＥＴ１は、Ｙ方向に延在する複数のトレンチゲート電極ＴＧと、隣接するトレンチゲート電極ＴＧ間に設けられた２つのｎ^＋型半導体領域（ソース領域）ＮＲと、２つのｎ^＋型半導体領域（ソース領域）ＮＲ間に設けられたｐ^＋型半導体領域（ボディコンタクト領域）ＰＲ２と、を含む。パワーＭＯＳＦＥＴ１とセンスＭＯＳＦＥＴ２との間は、ｐ型半導体領域（ｐ型ボディ領域）ＰＲ１で分離されている。

図８〜図１０に示すように、半導体基板ＳＢは、例えばヒ素（Ａｓ）などのｎ型不純物が導入されたｎ型の単結晶シリコンなどからなる。半導体基板ＳＢとして、いわゆるエピタキシャルウエハを用いることもできる。半導体基板ＳＢとしてエピタキシャルウエハを用いる場合には、例えばヒ素（Ａｓ）などのｎ型不純物が導入されたｎ^＋型の単結晶シリコンなどからなる基板本体（半導体基板）と、その基板本体の主面上に形成された、例えばｎ⁻型のシリコン単結晶からなるエピタキシャル半導体層とにより構成される。

メインＭＯＳ領域ＲＧ１において、半導体基板ＳＢに、パワーＭＯＳＦＥＴ１を構成する複数の単位トランジスタセルが形成されており、パワーＭＯＳＦＥＴ１は、メインＭＯＳ領域ＲＧ１に設けられたこれら複数の単位トランジスタセルが並列に接続されることで形成されている。また、センスＭＯＳ領域ＲＧ２において、半導体基板ＳＢに、センスＭＯＳＦＥＴ２を構成する複数の単位トランジスタセルが形成されており、センスＭＯＳＦＥＴ２は、センスＭＯＳ領域ＲＧ２に設けられたこれら複数の単位トランジスタセルが並列に接続されることで形成されている。

メインＭＯＳ領域ＲＧ１に形成される個々の単位トランジスタセルと、センスＭＯＳ領域ＲＧ２に形成される個々の単位トランジスタセルとは、基本的には同じ構造（構成）を有しているが、メインＭＯＳ領域ＲＧ１とセンスＭＯＳ領域ＲＧ２とは、その面積が相違しており、メインＭＯＳ領域ＲＧ１はセンスＭＯＳ領域ＲＧ２よりも面積が大きい。言い換えると、センスＭＯＳ領域ＲＧ２はメインＭＯＳ領域ＲＧ１よりも面積が小さい。このため、単位トランジスタセルの接続数は、パワーＭＯＳＦＥＴ１とセンスＭＯＳＦＥＴ２とで異なり、センスＭＯＳＦＥＴ２を構成する並列接続された単位トランジスタセルの数は、パワーＭＯＳＦＥＴ１を構成する並列接続された単位トランジスタセルの数よりも少ない。このため、センスＭＯＳＦＥＴ２とパワーＭＯＳＦＥＴ１とでソース電位が同じであれば、センスＭＯＳＦＥＴ２には、パワーＭＯＳＦＥＴ１に流れる電流よりも小さな電流が流れるようになっている。メインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２の各単位トランジスタセルは、例えばトレンチゲート構造のｎチャネル型のＭＯＳＦＥＴで形成されている。

半導体基板ＳＢは、上記メインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２の単位トランジスタセルのドレイン領域としての機能を有している。半導体基板ＳＢの裏面（すなわち半導体チップＣＰ１の裏面）には、ドレイン用の裏面電極（裏面ドレイン電極、ドレイン電極）ＢＥが形成されている。この裏面電極ＢＥは、半導体基板ＳＢの裏面全体に、従って半導体チップＣＰ１の裏面全体に、形成されている。裏面電極ＢＥは、例えば半導体基板ＳＢの裏面から順にチタン（Ｔｉ）層、ニッケル（Ｎｉ）層および金（Ａｕ）層を積み重ねて形成されている。裏面電極ＢＥは、上記図２のダイパッドＤＰおよびドレイン端子ＤＴに接続されている。

また、メインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２において、半導体基板ＳＢ中に形成されたｐ型半導体領域（ｐ型ボディ領域）ＰＲ１は、上記単位トランジスタセルのチャネル形成領域としての機能を有している。さらに、そのｐ型半導体領域ＰＲ１の上部に形成されたｎ^＋型半導体領域ＮＲは、上記単位トランジスタセルのソース領域としての機能を有している。従って、ｎ^＋型半導体領域ＮＲはソース用の半導体領域である。つまり、メインＭＯＳ領域ＲＧ１に形成されているｎ^＋型半導体領域ＮＲは、上記パワーＭＯＳＦＥＴ１のソース用の半導体領域であり、センスＭＯＳ領域ＲＧ２に形成されているｎ^＋型半導体領域ＮＲは、上記センスＭＯＳＦＥＴ２のソース用の半導体領域である。

また、メインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２において、半導体基板ＳＢには、その主面から半導体基板ＳＢの厚さ方向に延びる溝ＴＲが形成されている。溝ＴＲは、ｎ^＋型半導体領域ＮＲの上面からｎ^＋型半導体領域ＮＲおよびｐ型半導体領域ＰＲ１を貫通し、半導体基板ＳＢ中で終端するように形成されている。別の見方をすると、隣り合う溝ＴＲの間に、ｐ型半導体領域ＰＲ１が形成され、ｐ型半導体領域ＰＲ１の上部で、かつ、溝ＴＲに隣接する位置に、ソース用のｎ^＋型半導体領域ＮＲが形成されている。

溝ＴＲの底面および側面には、酸化シリコンなどからなるゲート絶縁膜ＧＦが形成されている。また、溝ＴＲ内には、上記ゲート絶縁膜ＧＦを介してトレンチゲート電極ＴＧが埋め込まれている。トレンチゲート電極ＴＧは、例えばｎ型不純物（例えばリン）が導入された多結晶シリコン膜からなる。トレンチゲート電極ＴＧは、上記単位トランジスタセルのゲート（ゲート電極）としての機能を有している。従って、メインＭＯＳ領域ＲＧ１に形成されているトレンチゲート電極ＴＧは、上記パワーＭＯＳＦＥＴ１のゲートとして機能し、センスＭＯＳ領域ＲＧ２に形成されているトレンチゲート電極ＴＧは、上記センスＭＯＳＦＥＴ２のゲートとして機能する。

また、図９に示すように、メインＭＯＳ領域ＲＧ１の周辺部（言い換えると、上記の外周部）において、半導体基板ＳＢ上に、トレンチゲート電極ＴＧと同一層の導電性膜からなるゲート引き出し用の配線部ＴＧＬが形成されており、トレンチゲート電極ＴＧとゲート引き出し用の配線部ＴＧＬとは、一体的に形成されて互いに電気的に接続されている。なお、トレンチゲート電極ＴＧは、溝ＴＲに埋め込まれており、一方、ゲート引き出し用の配線部ＴＧＬは、溝ＴＲ内ではなく、半導体基板ＳＢ上に配置されて延在している。ゲート引き出し用の配線部ＴＧＬは、それを覆う絶縁膜ＩＬに形成されたコンタクトホール（開口部、貫通孔）ＣＴ１を通じてゲート配線ＥＧＷと電気的に接続され、ゲート配線ＥＧＷはゲート電極ＥＧに接続されている。なお、センスＭＯＳ領域ＲＧ２に形成されているセンスＭＯＳＦＥＴ２も同様の構造で、ゲート引き出し用の配線部ＴＧＬおよびゲート配線ＥＧＷを介してゲート電極ＥＧに接続されている。

一方、図８に示すように、ソース電極ＥＳ１は、メインＭＯＳ領域ＲＧ１の絶縁膜ＩＬに形成されたコンタクトホール（開口部、貫通孔）ＣＴ２を通じて、メインＭＯＳ領域ＲＧ１に形成されているソース用のｎ^＋型半導体領域ＮＲと電気的に接続されている。また、このソース電極ＥＳ１は、メインＭＯＳ領域ＲＧ１において、ｐ型半導体領域ＰＲ１の上部であって２つのｎ^＋型半導体領域ＮＲの間に形成されたｐ^＋型半導体領域ＰＲ２に電気的に接続され、これを通じてメインＭＯＳ領域ＲＧ１におけるチャネル形成用のｐ型半導体領域ＰＲ１と電気的に接続されている。ｐ^＋型半導体領域ＰＲ２は、ｐ型半導体領域ＰＲ１よりも不純物濃度（ｐ型不純物濃度）が高く、ｐ^＋型半導体領域ＰＲ２を設けたことにより、ソース電極ＥＳ１のコンタクト抵抗を低減することができる。平面視において、ソース電極ＥＳ１は、メインＭＯＳ領域ＲＧ１のほぼ全体にわたって形成されている。すなわち、平面視において、ソース電極ＥＳ１は、メインＭＯＳ領域ＲＧ１のほぼ全体を覆うように形成されている。さらに、ソース電極ＥＳ１は、保護膜ＰＡで覆われているが、保護膜ＰＡに形成された開口ＯＰＳ１からソース電極ＥＳ１の一部分が露出しソースパッドＰＤＳ１を構成している。そして、開口ＯＰＳ１から露出したソース電極ＥＳ１上にはめっき層ＭＥが設けられている。

また、ソース電極ＥＳ２ａは、センスＭＯＳ領域ＲＧ２の絶縁膜ＩＬに形成されたコンタクトホールＣＴ２を通じて、センスＭＯＳ領域ＲＧ２に形成されているソース用のｎ^＋型半導体領域ＮＲと電気的に接続されている。また、このソース電極ＥＳ２ａは、センスＭＯＳ領域ＲＧ２において、ｐ型半導体領域ＰＲ１の上部であって２つのｎ^＋型半導体領域ＮＲの間に形成されたｐ^＋型半導体領域ＰＲ２に電気的に接続され、これを通じてセンスＭＯＳ領域ＲＧ２におけるチャネル形成用のｐ型半導体領域ＰＲ１と電気的に接続されている。平面視において、ソース電極ＥＳ２ａは、センスＭＯＳ領域ＲＧ２のほぼ全体にわたって形成されている。すなわち、平面視において、ソース電極ＥＳ２ａは、センスＭＯＳ領域ＲＧ２のほぼ全体を覆うように形成されている。上記のとおり、ソース電極ＥＳ２ａは、メインＭＯＳ領域ＲＧ１に設けられたソース電極ＥＳ１から分離している。さらに、ソース電極ＥＳ２ａは、その全域において保護膜ＰＡで覆われている。

また、図１０に示すように、センスＭＯＳ領域ＲＧ２のソース電極ＥＳ２ａは、ソース配線ＥＳＷを介してソース電極ＥＳ２ｂに接続されている。ソース電極ＥＳ２ａは、その全域を保護膜ＰＡで覆われているが、ソース電極ＥＳ２ｂを覆う保護膜ＰＡには開口ＯＰＳ２が設けられ、そこにソースパッドＰＤＳ２が設けられている。ソースパッドＰＤＳ２において、開口ＯＰＳ２から露出したソース電極ＥＳ２ｂは、めっき層ＭＥで覆われている。

なお、金属層（ソース電極ＥＳ１、ＥＳ２ａおよびＥＳ２ｂ、ゲート電極ＥＧ、ケルビン電極ＥＫ、ゲート配線ＥＧＷ、ならびに、ソース配線ＥＳＷ）は、好ましくはアルミニウム膜またはアルミニウム合金膜からなる。また、金属層は、チタンタングステン（ＴｉＷ）または窒化チタン（ＴｉＮ）上にアルミニウム膜またはアルミニウム合金膜を積層した積層構造体とすることも出来る。また、めっき層ＭＥは、例えば、下から順に形成された銅（Ｃｕ）膜とニッケル（Ｎｉ）膜と金（Ａｕ）膜との積層膜や、あるいは、下から順に形成されたチタン（Ｔｉ）膜とニッケル（Ｎｉ）膜と金（Ａｕ）膜との積層膜などからなる。めっき層ＭＥを形成したことにより、アルミニウムの表面の酸化を抑制または防止することができる。

次に、図１１は、実施の形態１の半導体装置の効果を説明する表である。実施の形態１の半導体装置ＳＤ１および比較例の半導体装置において、メインＭＯＳ領域ＲＧ１の中心点ＣとセンスＭＯＳ領域ＲＧ２の中心点Ｑとにおける上昇温度差ΔＴおよび電流検出素子の検出感度誤差Ｓを比較している。図６に示すように、中心点ＣはメインＭＯＳ領域ＲＧ１の中心であり、中心点Ｑは、センスＭＯＳ領域ＲＧ２の中心である。また、比較例の半導体装置は、図２に示す半導体装置ＳＤ１において、金属板ＭＰの延長部ＭＰ２を削除した構造を有する。つまり、センスＭＯＳ領域ＲＧ２は、金属板ＭＰの延長部ＭＰ２で覆われていない。

図１１に示すように、比較例および実施の形態１の半導体装置のパワーＭＯＳＦＥＴ１に４００アンペア（Ａ）の異常電流（過電流）を通電し、経過時間０．２、１、５、１０秒における中心点ＱおよびＣの温度ＴＱ０、ＴＣ０、ＴＱ１およびＴＣ１を測定した。ΔＴＱ０、ΔＴＣ０、ΔＴＱ１、ΔＴＣ１は、比較例および実施の形態1における中心点ＱおよびＣの上昇温度、ΔＴ０およびΔＴ１は、比較例および実施の形態1における中心点ＱおよびＣの上昇温度差、Ｓ０およびＳ１は、比較例および実施の形態1における中心点ＱおよびＣの検出感度誤差を示す。

例えば、経過時間１秒に着目すると、中心点ＱおよびＣの上昇温度差ΔＴは、ΔＴ０（３．９℃）からΔＴ１（２．６℃）に減少しており、３３％の改善が確認できた。また、検出感度誤差Ｓは、Ｓ０（５．９％）からＳ１（４．２％）に減少しており、２９％の改善が確認された。

つまり、実施の形態１により、パワーＭＯＳＦＥＴ１に異常電流（過電流）が発生した場合に、パワーＭＯＳＦＥＴ１の形成領域であるメインＭＯＳ領域ＲＧ１の中心点Ｃと、センスＭＯＳＦＥＴ２の形成領域であるセンスＭＯＳ領域ＲＧ２の中心点Ｑとの上昇温度差を低減することができるため、電流検出素子の検出精度を向上でき、半導体装置ＳＤ１の信頼性を向上することができる。

メインＭＯＳ領域ＲＧ１の中央点Ｃの上昇温度自体が比較例に比べで低下するため、メインＭＯＳ領域ＲＧ１の中央点ＣとセンスＭＯＳ領域ＲＧ２の中心点Ｑとの上昇温度差を低減することができる。

また、センスＭＯＳ領域ＲＧ２は、半導体チップＣＰ１の外周部に設けられており、中央部には設けられていないため、パワーＭＯＳＦＥＴ１のソース電極ＥＳ１には、センスＭＯＳＦＥＴ２のソース電極ＥＳ２ａを半導体チップＣＰ１の中央部に配置するための切欠きを設ける必要はない。従って、パワーＭＯＳＦＥＴ１のソース電極ＥＳ１を広く確保することができ、パワーＭＯＳＦＥＴ１のオン抵抗を低減することができる。

また、ゲート電極ＥＧ、ケルビン電極ＥＫならびソース電極ＥＳ２ｂと並べてソース電極ＥＳ２ａを配置することで、ソース電極ＥＳ１の面積を広く確保でき、パワーＭＯＳＦＥＴ１のオン抵抗を低減することができる。

（実施の形態２）
実施の形態２は、実施の形態１の変形例である。実施の形態２では、実施の形態１の金属板ＭＰに延長部ＭＰ２が形成されておらず、その代りに、ダイパッドＤＰに溝部ＧＲが設けられている。図１２は、実施の形態２の半導体装置の平面透視図、図１３は、図１２のＤ−Ｄ線に沿う断面図、図１４は、実施の形態２の半導体チップの平面図である。

図１２に示すように、半導体装置ＳＤ２は、半導体チップＣＰ２と、半導体チップＣＰ２を搭載するダイパッドＤＰと、半導体チップＣＰ２に電気的に接続された複数の端子と、半導体チップＣＰ２と端子とを電気的に接続するワイヤＷＡおよび金属板と、半導体チップＣＰ２、複数の端子、ワイヤＷＡおよび金属板を封止する封止体ＭＲと、を含む。

半導体装置ＳＤ２の外部端子である複数の端子は、ゲート端子ＧＴ、ソース端子ＳＴ１１およびＳＴ２、ドレイン端子ＤＴ、ならびに、ケルビン端子ＫＴを含む。実施の形態１におけるソース端子ＳＴ１２は存在しない。つまり、封止体ＭＲの短辺ＭＲＳ１には、ゲート端子ＧＴ、ケルビン端子ＫＴおよびソース端子ＳＴ２が配置されている。そして、ソース端子ＳＴ１２を省略したので、ケルビン端子ＫＴおよびソース端子ＳＴ２をゲート端子ＧＴ側にシフトさせている。それに伴い、半導体チップＣＰ２のケルビンパッドＰＤＫ、ソースパッドＰＤＳ２およびセンスＭＯＳ領域ＲＧ２の形成位置を、ゲートパッドＰＤＧ側にシフトさせた。また、センスＭＯＳ領域ＲＧ２は、ケルビンパッドＰＤＫとソースパッドＰＤＳ２の間の領域に配置した。その他の辺に配置された端子は、実施の形態１と同様である。

金属板ＭＰは、ソースパッドＰＤＳ１上に位置し、ソースパッドＰＤＳ１に接続されたソース接続部ＭＰ１と、ソース接続部ＭＰ１から封止体ＭＲの長辺ＭＲＬ１に配置されたソース端子ＳＴ１１に向かって延在する延長部ＭＰ３と、を含む。金属板ＭＰには、実施の形態１の延長部ＭＰ２が設けられていない。延長部ＭＰ３の一端はソース接続部ＭＰ１に接続されており、他端はソース端子ＳＴ１１と電気的に接続されている。なお、図１２では、ソース接続部ＭＰ１にハッチングを付している。

図１３に示すように、半導体チップＣＰ２のセンスＭＯＳ領域ＲＧ２と重なるように、ダイパッドＤＰの裏面ＤＰｂに溝部ＧＲが設けられている。ダイパッドＤＰの裏面ＤＰｂに溝部ＧＲを設けることで、ダイパッドＤＰの放熱特性が低下する。特に、溝部ＧＲを設けた領域での放熱特性が低下する。つまり、センスＭＯＳ領域ＲＧ２において半導体基板ＳＢの温度が、溝部ＧＲを設けない場合に比べて上昇するため、実施の形態１と同様に、パワーＭＯＳＦＥＴ１に異常電流（過電流）が流れ込んだ場合に、パワーＭＯＳＦＥＴ１の形成領域であるメインＭＯＳ領域ＲＧ１の中心点Ｃと、センスＭＯＳＦＥＴ２の形成領域であるセンスＭＯＳ領域ＲＧ２の中心点Ｑとの上昇温度差を低減することができる。従って、電流検出素子の検出精度を向上でき、半導体装置ＳＤ２の信頼性を向上することができる。

なお、ダイパッドＤＰの放熱特性の低下を考慮し、溝部ＧＲの深さは、ダイパッドＤＰの膜厚の１／２以下とするのが好適である。また、図１４に示すように、平面視における溝部１４のサイズは、Ｘ方向およびＹ方向において、センスＭＯＳ領域ＲＧ２（言い換えると、センスＭＯＳＦＥＴ２のソースに接続されたソース電極ＥＳ２ａ）よりも僅かに大きく、センスＭＯＳ領域ＲＧ２を包含するのが好適である。

図１５は、実施の形態２の半導体装置の溝部の面積比率と温度および検出感度誤差の関係を示すグラフである。図１５において、横軸はダイパッドＤＰに対する溝部ＧＲの面積比率、縦軸は、中心点ＣおよびＱの温度と検出感度誤差である。ここで、ダイパッドＤＰの面積とは、図３に示すように、封止体ＭＲの裏面ＭＲｂに露出したダイパッドＤＰおよび複数のドレイン端子ＤＴの面積である。面積比率は、検出感度誤差の低減効果および中心点Ｃの放熱性に対する影響を考慮し、１％以上かつ３％以下とするのが好適である。

また、実施の形態２によれば、ケルビンパッドＰＤＫ、ソースパッドＰＤＳ２およびセンスＭＯＳ領域ＲＧ２の形成位置を、ゲートパッドＰＤＧ側にシフトさせたことで、図１４に示すように、ソースパッドＰＤＳ２と長辺ＣＰＬ１との間において、ボンディングパッドの存在しない空き領域の面積を拡大することができる。そして、図１２に示すように、この空き領域を覆うように金属板ＭＰの延長部ＭＰ３の幅をＹ方向に拡大できるので、実施の形態１に比べ、半導体装置ＳＤ２のソースのインピーダンスを低減することができる。

なお、実施の形態２の溝部ＧＲを、実施の形態１のダイパッドＤＰに設けることも出来る。

（実施の形態３）
実施の形態３は、実施の形態２の変形例である。実施の形態２では、センスＭＯＳ領域ＲＧ２を半導体チップＣＰ２の短辺ＣＰＳ１に配置したが、実施の形態３では、半導体チップＣＰ３の長辺ＣＰＬ１に配置している。そして、センスＭＯＳ領域ＲＧ２は、金属板ＭＰの延長部ＭＰ３に覆われている。図１６は、実施の形態３の半導体装置ＳＤ３の平面透視図、図１７は、実施の形態３の半導体チップＣＰ３の平面図、図１８は、図１６のＥ−Ｅ線に沿う断面図、実施の形態３の半導体装置ＳＤ３を搭載した配線基板の平面図である。

図１７に示すように、センスＭＯＳＦＥＴ２の形成領域であるセンスＭＯＳ領域ＲＧ２は、半導体チップＣＰ３の長辺ＣＰＬ１に沿って配置されている。センスＭＯＳＦＥＴ２のソースに接続されたソース電極ＥＳ２ａは、Ｙ方向において、パワーＭＯＳＦＥＴ１のソースに接続されたソース電極ＥＳ１と半導体チップＣＰ３の長辺ＣＰＬ１との間の領域に配置されており、ソース配線ＥＳＷを介してソース電極ＥＳ２ｂに接続されている。

図１６および図１８に示すように、半導体チップＣＰ３のセンスＭＯＳ領域ＲＧ２は、金属板ＭＰで覆われている。具体的には、金属板ＭＰの延長部ＭＰ３で覆われている。図１８に示すように、金属板ＭＰは、ソース接続部ＭＰ１と延長部ＭＰ３とを有し、延長部ＭＰ３にはオーバーハング部ＭＰ３ａとリード接続部ＭＰ３ｂとが含まれる。ソース接続部ＭＰ１において、金属板ＭＰとソースパッドＰＤＳ１とが接続され、リード接続部ＭＰ３ｂにおいて、金属板ＭＰとソース端子ＳＴ１１とが接続されている。ソース接続部ＭＰ１とリード接続部ＭＰ３ｂとの間にオーバーハング部ＭＰ３ａが位置しており、オーバーハング部ＭＰ３ａがセンスＭＯＳ領域ＲＧ２を覆っている。

実施の形態１で説明したように、パワーＭＯＳＦＥＴ１のドレインからソースに流れる電流Ｉ_ＰＷは、金属板ＭＰのソース接続部ＭＰ１から延長部ＭＰ３を経由して負荷ＬＯＤ（図１参照）に供給される。この電流Ｉ_ＰＷが流れることで延長部ＭＰ３に発生する熱が、センスＭＯＳ領域ＲＧ２の温度を上昇させ、メインＭＯＳ領域ＲＧ１の中央部とセンスＭＯＳ領域ＲＧ２との上昇温度差を低減することができる。従って、電流検出素子の検出精度を向上でき、半導体装置ＳＤ３の信頼性を向上することができる。

図１９は、実施の形態３の半導体装置ＳＤ３を搭載した配線基板の平面図である。図１９では、基板配線１０ａ、１０ｂ、１０ｄ、１０ｇおよび１０ｓにハッチングを付している。図１９に示すように、封止体ＭＲの長辺ＭＲＬ１に配置された複数のソース端子ＳＴ１１は、基板配線１０ｓに接続され、基板配線１０ｓは負荷ＬＯＤを介してグランド電位ＧＮＤに接続されている。封止体ＭＲの長辺ＭＲＬ１および短辺ＭＲＳ２に配置された複数のドレイン端子ＤＴは、基板配線１０ｄに接続され、基板配線１０ｄには電源電位ＶＩＮが印加される。封止体ＭＲの短辺ＭＲＳ１に配置されたゲート端子ＧＴは、基板配線１０ｇを介してドライバ回路ＤＲに接続されている。また、封止体ＭＲの短辺ＭＲＳ１に配置されたケルビン端子ＫＴおよびソース端子ＳＴ２は、基板配線１０ａおよび１０ｂを介して電流検出回路部ＤＫＣに接続されている。さらに、ドライバ回路ＤＲおよび電流検出回路部ＤＫＣは、制御回路ＣＬＣに接続されている。

実施の形態３では、実施の形態１とは異なり、封止体ＭＲの短辺ＭＲＳ１にソース端子ＳＴ１２が配置されていないため、短辺ＭＲＳ１に負荷ＬＯＤに接続される基板配線を設ける必要がない。従って、配線基板の基板配線の設計を容易化することができる。

（実施の形態４）
実施の形態４は、実施の形態１の変形例である。実施の形態４では、検出素子として温度検出素子を用いる。図２０は、実施の形態４の半導体装置ＳＤ４の平面透視図、図２１は、図２０のＦ−Ｆ線に沿う断面図、図２２は、実施の形態４の半導体チップＣＰ４の平面図、図２３は、実施の形態４の半導体チップＣＰ４の要部断面図である。

図２０および図２１は、実施の形態１の図２および図４に対応しているが、センスＭＯＳ領域ＲＧ２に代えて、検温ダイオード領域ＲＧ３が配置されている。また、ケルビン端子ＫＴ、ケルビンパッドＰＤＫ、ソース端子ＳＴ２およびソースパッドＰＤＳ２に代えて、アノード端子ＡＴ、アノードパッドＰＤＡ、カソード端子ＣＴおよびカソードパッドＰＤＣが設けられている。その他の構造は、実施の形態１と同様であり、説明は省略する。

図２２および図２３に示すように、検温ダイオード領域ＲＧ３には、複数のダイオードＤｉが直列接続された検温ダイオード３が設けられている。ダイオードＤｉは、例えば、ＰＮ接合を有するポリシリコン層で構成されており、ポリシリコン層には、ｐ型不純物を含有するアノードＡＮとｎ型不純物を含有するカソードＣＡとが形成されている。複数のダイオードＤｉ間は、ダイオード接続配線ＥＤＷで接続され、直列接続された複数のダイオードＤｉは、アノード配線ＥＡＷおよびカソード配線ＥＣＷを介して、それぞれ、アノード電極ＥＡおよびカソード電極ＥＣに接続されている。複数のダイオードＤｉ、ダイオード接続配線ＥＤＷ、アノード配線ＥＡＷ、カソード配線ＥＣＷ、アノード電極ＥＡおよびカソード電極ＥＣは、保護膜ＰＡで覆われており、保護膜ＰＡには、アノード電極ＥＡおよびカソード電極ＥＣの一部を露出するＯＰＡおよびＯＰＣが設けられ、そこにアノードパッドＰＤＡおよびカソードパッドＰＤＣが形成されている。また、アノードパッドＰＤＡおよびカソードパッドＰＤＣの表面は、メッキ層ＭＥで覆われている。

実施の形態４によれば、検温ダイオード領域ＲＧ３が、金属板ＭＰの延長部ＭＰ２で覆われているため、実施の形態１と同様の効果を得ることができる。

また、実施の形態４の検温ダイオード領域ＲＧ３を、実施の形態２または実施の形態３のセンスＭＯＳ領域ＲＧ２と置換することも出来る。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、
本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変
更可能であることは言うまでもない。例えば、ＱＦＮ型パッケージに代えて、ガラスエポキシ基板またはビルドアップ基板の主面側に半導体チップを搭載し、基板の裏面側にマトリックス状にランドを配置したＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）パッケージを用いることも出来る。また、上記実施の形態に記載された内容の一部を以下に記載する。

［付記１］
半導体基板と、前記半導体基板の主面の第１領域に形成された第１ＭＯＳＦＥＴと、前記半導体基板の前記主面の第２領域に形成された検出素子と、前記第１領域の上方に形成され、前記第１ＭＯＳＦＥＴのソースと電気的に接続された第１ソース電極と、を含む半導体チップと、
前記半導体チップを封止し、対向する第１短辺および第２短辺、ならびに、対向する第１長辺および第２長辺を備える長方形の封止体と、
前記半導体チップが搭載された第１面と、前記封止体から露出した第２面と、を含むダイパッドと、
前記封止体の前記第１長辺に配置され、前記封止体から露出するソース端子と、
前記半導体基板の前記主面上に配置され、前記第１ソース電極と前記ソース端子とに接続された金属板と、
を有し、
前記ダイパッドの前記第２面には、溝部が設けられており、
平面視において、前記溝部は、前記検出素子を包含している、半導体装置。

［付記２］
付記１に記載の半導体装置において、
前記封止体は、樹脂で構成されており、
前記検出素子は、前記金属板で覆われることなく、前記樹脂で覆われている、半導体装置。

［付記３］
付記１に記載の半導体装置において、
前記検出素子は、電流検出素子であり、
前記電流検出素子は、第２ＭＯＳＦＥＴと、前記第２ＭＯＳＦＥＴのソースと電気的に接続された第２ソース電極と、を含む、半導体装置。

［付記４］
付記１に記載の半導体装置において、
前記検出素子は、温度検出素子であり、
前記温度検出素子は、直列接続された複数のダイオードを含む、半導体装置。

［付記５］
半導体基板と、前記半導体基板の主面の第１領域に形成された第１ＭＯＳＦＥＴと、前記半導体基板の前記主面の第２領域に形成された検出素子と、前記第１領域の上方に形成され、前記第１ＭＯＳＦＥＴのソースと電気的に接続された第１ソース電極と、を含む半導体チップと、
前記半導体チップを封止し、対向する第１短辺および第２短辺、ならびに、対向する第１長辺および第２長辺を備える長方形の封止体と、
前記封止体の前記第１長辺に配置され、前記封止体から露出するソース端子と、
前記第１ソース電極と重なるように、前記半導体基板の前記主面上に配置された金属板と、
を有し、
前記金属板は、前記第１ソース電極に接続された第１部分と、前記第１部分から前記ソース端子に向かって延在する延長部と、を含み、
前記延長部は、その端部に位置する接続部で前記ソース端子に接続されており、前記第１部分と前記接続部との間で、平面視において、前記検出素子と重なっている、半導体装置。

［付記６］
前記付記５に記載の半導体装置において、
平面視において、前記延長部は、前記検出素子の全域を覆っている、半導体装置。

［付記７］
前記付記５に記載の半導体装置において、
前記封止体は、樹脂で構成されており、
前記検出素子と前記延長部との間には、前記樹脂が介在している、半導体装置。

［付記８］
前記付記５に記載の半導体装置において、
さらに、
前記半導体チップが搭載されたダイパッド、を有し、
前記ダイパッドは、前記第１ＭＯＳＦＥＴのドレインと電気的に接続されており、
前記ダイパッドの一部分は、前記封止体の前記第２長辺に配置されたドレイン端子を構成している、半導体装置。

［付記９］
付記５に記載の半導体装置において、
前記検出素子は、電流検出素子であり、
前記電流検出素子は、第２ＭＯＳＦＥＴと、前記第２ＭＯＳＦＥＴのソースと電気的に接続された第２ソース電極と、を含む、半導体装置。

［付記１０］
付記５に記載の半導体装置において、
前記検出素子は、温度検出素子であり、
前記温度検出素子は、直列接続された複数のダイオードを含む、半導体装置。

１ メインＭＯＳＦＥＴ
２ センスＭＯＳＦＥＴ（電流検出素子、検出素子）
３ 検温ダイオード
１０ 配線基板
１０ａ、１０ｂ、１０ｄ、１０ｇ、１０ｓ 基板配線
ＡＤ１、ＡＤ２、ＡＤ３ 接着層
ＡＭＰ１ 演算増幅器（差動増幅器、アンプ回路）
ＡＮ アノード
ＡＴ アノード端子
ＢＡＴ 電源
ＢＥ 裏面電極（ドレイン電極）
ＣＡ カソード
ＣＬＣ 制御回路
ＣＰ１〜ＣＰ３ 半導体チップ
ＣＰＬ１、ＣＰＬ２ 長辺
ＣＰＳ１、ＣＰＳ２ 短辺
ＣＴ カソード端子
ＣＴ１、ＣＴ２ コンタクトホール
Ｄｉ ダイオード素子（温度検出素子、検出素子）
ＤＫＣ 電流検出回路部
ＤＰ ダイパッド
ＤＰａ 主面（第１面、チップ搭載面）
ＤＰｂ 裏面（第２面、露出面）
ＤＲ ドライバ回路
ＤＴ ドレイン端子
ＥＡ アノード電極
ＥＡＷ アノード配線
ＥＣ カソード電極
ＥＣＷ カソード配線
ＥＤＷ ダイオード接続配線（配線）
ＥＧ ゲート電極
ＥＧＷ ゲート配線
ＥＫ ケルビン電極
ＥＳ１、ＥＳ２ａ、ＥＳ２ｂ ソース電極
ＥＳＷ ソース配線
ＧＦ ゲート絶縁膜
ＧＮＤ グランド電位（接地電位、固定電位）
ＧＲ 溝部
ＧＴ ゲート端子
ＩＬ 絶縁膜
ＫＴ ケルビン端子
ＬＯＤ 負荷
ＭＥ めっき層
ＭＰ 金属板
ＭＰ１ ソース接続部
ＭＰ２、ＭＰ３ 延長部
ＭＰ２ａ、ＭＰ３ａ オーバーハング部
ＭＰ２ｂ、ＭＰ３ｂ リード接続部
ＭＲ 封止部
ＭＲａ 主面（第１面）
ＭＲｂ 裏面（第２面）
ＭＲＬ１、ＭＲＬ２ 長辺
ＭＲＳ１、ＭＲＳ２ 短辺
ＮＲ ｎ^＋型半導体領域（ソース領域）
ＯＰＡ、ＯＰＣ、ＯＰＧ、ＯＰＫ、ＯＰＳ１、ＯＰＳ２ 開口
ＰＡ 保護膜
ＰＤＡ アノードパッド
ＰＤＣ カソードパッド
ＰＤＧ ゲートパッド
ＰＤＫ ケルビンパッド
ＰＤＳ１、ＰＤＳ２ ソースパッド
ＰＲ１ ｐ型半導体領域（ｐ型ボディ領域）
ＰＲ２ ｐ^＋型半導体領域（ボディコンタクト領域）
ＲＧ１ メインＭＯＳ領域
ＲＧ２ センスＭＯＳ領域（電流検出素子領域、検出素子領域）
ＲＧ３ 検温ダイオード領域（温度検出素子領域、検出素子領域）
ＲＳＴ 抵抗（センス抵抗）
ＳＢ 半導体基板
ＳＤ１〜ＳＤ４ 半導体装置
ＳＴ１１、ＳＴ１２、ＳＴ２ ソース端子
ＴＧ トレンチゲート電極
ＴＧＬ ゲート引出し用の配線部
ＴＲ１ トランジスタ
ＴＲ 溝
ＶＩＮ 電源電位（電源電圧）
ＷＡ ワイヤ（ボンディングワイヤ）

Claims (13)

1. 半導体基板と、前記半導体基板の主面の第１領域に形成された第１ＭＯＳＦＥＴと、前記半導体基板の前記主面の第２領域に形成された検出素子と、前記第１領域の上方に形成され、前記第１ＭＯＳＦＥＴのソースと電気的に接続された第１ソース電極と、を含む半導体チップと、
   前記半導体チップを封止し、第１方向に延在する第１辺および第２辺、ならびに、前記第１方向と交差する第２方向に延在する第３辺および第４辺を備える四角形の封止体と、
   前記封止体の前記第１辺に配置され、前記封止体から露出する第１ソース端子と、
   前記封止体の前記第３辺に配置され、前記封止体から露出する第２ソース端子と、
   前記第１ソース電極と重なるように前記半導体基板の前記主面上に配置された金属板と、
   を有し、
   前記金属板は、前記第１ソース電極に接続された第１部分と、前記第１部分から前記第１ソース端子に向かって延在する第１延長部と、前記第１部分から前記第２ソース端子に向かって延在する第２延長部と、を含み、
   前記第１延長部は、その端部に位置する第１接続部で前記第１ソース端子に接続されており、
   前記第２延長部は、その端部に位置する第２接続部で前記第２ソース端子に接続されており、前記第１部分と前記第２接続部との間で、平面視において、前記検出素子と重なっている、半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第１領域は、前記半導体基板の前記主面の中央部に位置し、
   前記第２領域は、前記第１領域を取り囲む外周部に位置する、半導体装置。
3. 請求項１に記載の半導体装置において、
   前記第１延長部の幅は、前記第２延長部の幅よりも広い、半導体装置。
4. 請求項１に記載の半導体装置において、
   前記封止体は、長方形であり、
   前記第１辺は、前記第３辺よりも長い、半導体装置。
5. 請求項１に記載の半導体装置において、
   平面視において、前記第２延長部は、前記検出素子の全域を覆っている、半導体装置。
6. 請求項１に記載の半導体装置において、
   前記封止体は、樹脂で構成されており、
   前記検出素子と前記第２延長部との間には、前記樹脂が介在している、半導体装置。
7. 請求項１に記載の半導体装置において、
   前記金属板は、銅またはアルミニウムで構成されている、半導体装置。
8. 請求項１に記載の半導体装置において、
   さらに、
   前記半導体チップが搭載された第１面と、前記封止体から露出した第２面と、を含むダイパッド、を有し、
   前記ダイパッドは、前記第１ＭＯＳＦＥＴのドレインと電気的に接続されており、
   前記ダイパッドの一部分は、前記封止体の前記第２辺および前記第４辺に配置されたドレイン端子を構成している、半導体装置。
9. 請求項８に記載の半導体装置において、
   前記ダイパッドの前記第２面には、溝部が設けられており、
   平面視において、前記溝部は、前記検出素子を包含している、半導体装置。
10. 請求項１に記載の半導体装置において、
    前記検出素子は、電流検出素子であり、
    前記電流検出素子は、第２ＭＯＳＦＥＴと、前記第２ＭＯＳＦＥＴのソースと電気的に接続された第２ソース電極と、を含む、半導体装置。
11. 請求項１０に記載の半導体装置において、
    前記半導体チップは、前記半導体基板の前記主面上に形成され、前記第２ソース電極に接続されたソースパッドを含み、
    前記ソースパッドは、前記封止体の前記第３辺に配置された第３ソース端子に接続されている、半導体装置。
12. 請求項１１に記載の半導体装置において、
    前記半導体チップは、前記半導体基板の前記主面上に形成され、前記第１ソース電極に接続されたケルビンパッドを含み、
    前記ケルビンパッドは、前記封止体の前記第３辺に配置されたケルビン端子に接続されている、半導体装置。
13. 請求項１に記載の半導体装置において、
    前記検出素子は、温度検出素子であり、
    前記温度検出素子は、直列接続された複数のダイオードを含む、半導体装置。