TW201413918A - 半導體裝置及其製造方法 - Google Patents

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Abstract

提供一種半導體裝置，能夠降低源極間電極電阻RSS(on)且縮減晶片尺寸。根據本發明的一半導體裝置包含：一晶片，劃分成包含一第一區域、一第二區域、及一第三區域的三個區域；及一共用汲極電極，設置在該晶片的背面，其中該第二區域係形成於該第一區域和該第三區域之間，一第一MOSFET係形成於該第一區域和該第三區域之中，且一第二MOSFET係形成於該第二區域之中。

Description

半導體裝置及其製造方法
本申請案係基於並主張日本專利申請案第2012-121503號之優先權，其申請於西元2012年5月29日，其揭露內容於此藉由參照全部納入作為本案揭示內容的一部分。
本發明係關於半導體裝置及半導體裝置的製造方法。舉例來說，本發明係關於包含具有一垂直式電晶體結構的絕緣閘極型場效電晶體的半導體裝置及其製造方法。
對於鋰離子(Li+)電池保護用的CSP(晶片尺寸封裝)型MOSFET(金屬氧化物半導體場效電晶體)的開發(鋰離子電池保護用環保型覆晶MOSFET(EFLIP：Ecologically Flip chip MOSFET for Lithium-Ion battery Protection))從以往開始就在進行。如此之MOSFET，吾人已知曉一種單晶片雙型(one-chip dual type)MOSFET結構，其中由一金屬板或一金屬膜組成的汲極電極係配置於背面之上(日本專利公開公報第2008-109008號(Yoshida)及第2004-502293號(Kinzer等人))。
在Yoshida參考文獻中所揭露的半導體裝置之中，藉由使用形成於背面之上的一共用汲極電極(未顯示)，將二個MOSFET集積於一半導體基板之上。在第一源極電極上，配置連接至這個第一源極電極的二個第一源極凸塊電極。在第二源極電極上，配置與這個第二源極電極連接的二個第二源極凸塊電極。
第一源極凸塊電極和第二源極凸塊電極係沿著晶片的短邊 排列。一第一閘極凸塊電極係配置於該等第一源極凸塊電極之間，且一第二閘極凸塊電極係配置於該等第二源極凸塊電極之間。在具有類似於此之結構的MOSFET之中，在沿著晶片的短邊之方向上形成一電流路徑，且一電流流動通過配置於背面之上的共用汲極電極。
再者，在Kinzer等人的參考文獻中所揭露的半導體裝置之中，將晶片分成四個區域，且FET 1和FET 2係交替配置的。FET 1和FET 2每一者具有U形形狀，且FET 1和FET 2係彼此接合。FET 1和2的閘極墊片G1和G2係在其各自FET 1和2的區域內於晶片的對向角部加以形成。
本案發明人發現以下問題。在單晶片雙型MOSFET之中，這些源極電極之間的電阻RSS(on)(以下稱作「源極間電極電阻RSS(on)」)係被使用作為其效能的指標，且吾人期望降低此源極間電極電阻RSS(on)。當該單晶片雙型MOSFET係在一導電狀態時，源極間電極電阻RSS(on)包含晶片電阻R(chip)、Al展布電阻R(Al)、及背面電阻R(back-metal)。
在Yoshida參考文獻中，藉由在半導體基板中在沿著晶片的短邊的方向上形成一水平方向電流路徑，將背面電阻R(back-metal)降低。然而，在Yoshida參考文獻中，因為需要增加晶片的縱橫比，晶片尺寸變大。因此，在封裝容易性或封裝可靠性上可能會發生問題。
一第一實施態樣係一半導體裝置，以如下方式取得：將一晶片劃分成包含一第一區域、一第二區域、及一第三區域的三個區域，其中該第二區域係形成於該第一區域和該第三區域之間；將一第一MOSFET形成於該第一區域和該第三區域之中；將一第二MOSFET形成於該第二區域之中；及將一共用汲極電極形成於該晶片的背面上。
根據該實施態樣，能夠提供一半導體裝置，其可降低源極間電極電阻RSS(on)而不增加晶片尺寸。
G1、G2‧‧‧閘極墊片
S1、S2‧‧‧源極墊片
10‧‧‧半導體裝置
10A‧‧‧半導體裝置
10B‧‧‧半導體裝置
10C‧‧‧半導體裝置
10D‧‧‧半導體裝置
10E‧‧‧半導體裝置
10F‧‧‧半導體裝置
10G‧‧‧半導體裝置
11‧‧‧晶片
11a‧‧‧第一區域
11b‧‧‧第二區域
11c‧‧‧第三區域
12‧‧‧閘極線
12a‧‧‧閘極線
12b‧‧‧閘極線
12c‧‧‧EQR(等電位環)線
13a‧‧‧第一源極電極
13b‧‧‧第二源極電極
14‧‧‧半導體基板
15‧‧‧磊晶層
16‧‧‧第二導電型擴散層
17‧‧‧第一導電型擴散層
18‧‧‧汲極電極
19‧‧‧垂直電晶體結構
20‧‧‧氧化物膜
21‧‧‧閘極電極
藉由參照隨附圖式的以下若干實施例的說明，上述和其他實 施態樣、優點、和特徵將更為明白，其中：圖1顯示根據第一實施例的半導體裝置的構造；圖2顯示圖1所顯示半導體裝置的閘極線的構造範例；圖3係示意圖，顯示沿著圖2中線段III-III所截取之剖面中的結構範例和電流路徑；圖4係示意圖，顯示根據第一實施例的半導體裝置之中的電流路徑；圖5顯示根據第二實施例之半導體裝置的構造；圖6顯示在圖5中所顯示半導體裝置的閘極線的構造範例；圖7係圖5中沿著線段VI-VI所截取的剖面；圖8係圖5中沿著線段VII-VII所截取的剖面；圖9係圖5中沿著線段VIII-VIII所截取的剖面；圖10顯示根據第二實施例的半導體裝置的閘極線的另一構造範例；圖11顯示根據第三實施例的半導體裝置的構造；圖12顯示圖11中所顯示半導體裝置的閘極線的構造範例；圖13顯示根據第四實施例之半導體裝置的構造；圖14顯示圖13中所顯示半導體裝置的閘極線的構造範例；圖15顯示根據第五實施例之半導體裝置的構造；圖16顯示圖15所顯示半導體裝置的閘極線的構造範例；圖17顯示根據第六實施例之半導體裝置的構造；圖18顯示圖17中所顯示半導體裝置的閘極線的構造範例；圖19顯示根據第七實施例之半導體裝置的另一構造；圖20顯示圖19中所顯示半導體裝置的閘極線的構造範例；圖21顯示一比較用範例的構造；及圖22係示意圖，顯示在圖21中所顯示比較用範例的電流路徑。
以下參照圖式詳細說明根據實施態樣的實施例。要注意到，在用於說明實施例的全部所有圖式中，相同符號分配至具有相同功能的元件，且省略重複的說明。再者，此等實施例係非彼此無關，除非另行具體 指定。亦即是，該等實施例係以如下的方式相關：一個實施例係另一實施例部分或全部的修改實例、詳細實例、或補充實例。
根據一實施例的一半導體裝置係關於包含在背面之上的一共用汲極的單晶片雙型MOSFET。MOSFET其中之一係分割成二個區域，且另一MOSFET配置成被夾設於該MOSFET其中之一的二個分割區域之間。所以，在不增加晶片的整體縱橫比的狀況下將有效縱橫比(aspect ratio)加以改善，且因此能夠降低源極間電極電阻RSS(on)。
第一實施例
以下參照圖1說明根據第一實施例的半導體裝置的構造。圖1顯示根據第一實施例的半導體裝置10的構造。如圖1所顯示，半導體裝置10包含一晶片11、一閘極線12、閘極墊片G1和G2、及源極墊片S1和S2。在這個實施例中，晶片11具有矩形形狀。此外，將短邊方向定義為「x方向」；將長邊方向定義為「y方向」；且將高度方向定義為「z方向」。要注意到，在全部圖式中亦以相同方式定義該等方向。
將晶片11劃分成三個區域，包含第一區域11a、第二區域11b、及第三區域11c。將第一區域11a、第二區域11b、及第三區域11c以此順序沿著x方向加以配置。亦即是，第二區域11b係配置於第一區域11a和第三區域11c之間。亦即是，第二區域11b係夾設於第一區域11a和第三區域11c之間。
在第一區域11a和第三區域11c之中形成一第一MOSFET(以下稱作「MOS1」)。亦即是，將MOS1分割成二個區域。在第二區域11b之中形成一第二MOSFET(以下稱作「MOS2」)，其不同於第一MOSFET。亦即是，將MOS2配置成夾設於MOS1所分割成的二個區域之間。
在第一區域11a及第三區域11c每一者之中設置二個源極墊片S1。這些源極墊片S1係與MOS1電連接。在第一區域11a和第三區域11c每一者之中的二個源極墊片S1之間，設置一閘極墊片G1，該閘極墊片G1係電連接至MOS1。
在第二區域11b之中設置二個源極墊片S2，其係電連接至 MOS2。在該二個源極墊片S2之間設置一個閘極墊片G2，其係電連接至MOS2。閘極墊片G1及G2係連接至各自的閘極線12。將閘極線12配置成圍繞MOS1及MOS2每一者，其中MOS1係分割成二個區域。
圖2顯示根據顯示於圖1之中的第一實施例的半導體裝置的閘極線的構造的例子。閘極線12包含第一閘極線12a、第二閘極線12b、及一EQR(等電位環)線12c。
第一閘極線12a係環狀線，其每一者分別圍繞第一區域11a及第三區域11c。第一區域11a及第三區域11c每一者的閘極墊片G1係連接至各自的第一閘極線12a。閘極墊片G1每一者係藉由各自的第一閘極線12a加以接線至晶片11的周邊區域。
第二閘極線12b係圍繞第二區域11b的環狀線。閘極墊片G2係連接至第二閘極線12b。閘極墊片G2係藉由第二閘極線12b加以接線至晶片11的周邊區域。第一閘極線12a和第二閘極線12b係被設置以降低閘極電阻，且亦被稱作「閘極指(gate finger)」。
EQR線12c係一環狀線，其配置成圍繞全部第一區域11a、第二區域11b、及第三區域11c。藉由將EQR線12c維持於一汲極電位，將空乏層的擴張加以抑制，俾使空乏層不會達到晶片的邊緣，且因此能夠在晶片邊緣處維持耐壓。要注意到，EQR線12c不控制MOS1或MOS2的開/關。因此，若該耐壓係足夠的，可將EQR線12c省略。
在第一區域11a及第三區域11c每一者之中，將一第一源極電極13a設置於位在源極墊片S1下方的一層之中。在第二區域11b之中，將一第二源極電極13b設置於位在源極墊片S2下方的一層之中。
第一閘極線12a、第二閘極線12b、EQR線12c、第一源極電極13a、第二源極電極13b等等每一者係一鋁配線層，且係藉由濺鍍、鍍覆、CVD、或類似技術加以形成。要注意到，具有低於鋁之電阻的金屬或合金(例如Cu)、或例如以高濃度雜質摻雜之多晶矽的半導體，可使用作為鋁配線層的替代。包含源極墊片S1和S2以及閘極墊片G1和G2的墊片部分，可藉由鍍覆或類似的技術加以形成。
一汲極電極(其未顯示於圖1及2之中)係設置於晶片11 的背面之上。這個汲極電極係用於MOS1及MOS2二者。以下參照圖3說明半導體裝置10的剖面結構以及源極間電極電阻RSS(on)。圖3係示意圖，顯示沿著圖2中線段III-III所截取之剖面之中的裝置結構和電流路徑的範例。
如圖3所顯示，半導體裝置10更包含一半導體基板14、一磊晶層15、一第二導電型擴散層16、一第一導電型擴散層17、一汲極電極18、及一垂直電晶體結構19。
半導體基板14係例如典型地由Si製成的半導體基板。半導體基板14係藉由長晶而加以形成。然而，半導體基板14不僅限於由Si所製成的半導體基板。亦即是，半導體基板14可由例如GaN、SíC、InP及GaAs之化合物半導體加以製成，或者可由其固溶體所製成。
在第一導電型半導體基板14的正面之上，第一導電型磊晶層15、第二導電型擴散層16、及第一導電型擴散層17係在z方向上依次堆疊。要注意到，當第一導電型係一n層，則第二導電型係一p層，或反之亦然。
藉由使用擴散、離子佈植、或類似的技術，將磊晶層15與長晶一同形成。藉由離子佈植或擴散進入磊晶層15，或藉由類似技術，形成第二導電型擴散層16及第一導電型擴散層17每一者。
在第一導電型擴散層17、第二導電型擴散層16、及磊晶層15之中，形成複數閘極溝渠，其自第一導電型擴散層17延伸至磊晶層15。此外，將垂直電晶體結構19形成於此區域之中。
在閘極溝渠之中，形成一閘極絕緣膜、典型由多晶矽等構成的一閘極電極、及一層間絕緣膜(未顯示)。再者，第一導電型擴散層17係作為一源極區域，且第二導電型擴散層16係作為通道區域(亦稱作「基體區域」)。此外，第一導電型半導體基板14和磊晶層15係作為一汲極區域。
在第一區域11a和第三區域11c每一者之中，在形成垂直電晶體結構19的第一導電型擴散層17的區域之上，形成上述第一源極電極13a。在第二區域11b之中，在形成垂直電晶體結構19的第一導電型擴散 層17的區域之上，形成第二源極電極13b。
源極墊片S1係形成於第一源極電極13a之上，且源極墊片S2係形成於第二源極電極13b之上。例如一金屬膜的汲極電極18係配置於半導體基板14的背面側。
第一閘極線12a係分別配置於第一源極電極13a的外側。EQR線12c係配置於晶片的最外側。第二閘極線12b及第一閘極線12a係配置於第一源極電極13a和第二源極電極13b之間。當由第二源極電極13b觀察，第二閘極線12b和第一閘極線12a係以此順序加以配置。
在圖3中，如由間斷線所繪箭頭所示，以如下方式形成一電流路徑：一電流自源極墊片S1通過配置於背面上的汲極電極18朝向源極墊片S2。源極間電極電阻RSS(on)包含在第一和第二源極電極13a和13b之中的Al展布電阻R(Al)、包含垂直電晶體結構19等等之晶片11的晶片電阻R(chip)、及在汲極電極18之中的背面電阻R(back-metal)。
汲極電極18較佳包含一Ti-Ag或Ti-Ni-Ag金屬堆疊結構、或一Ti-Au或Ti-Ni-Au金屬堆疊結構。特別是，由於背面金屬電阻顯著地影響在根據一實施例的MOSFET之中的RSS(on)，背面金屬結構的片電阻較佳等於或小於50mΩ/sq。更佳的是，該片電阻等於或小於30mΩ/sq。
要注意到，垂直電晶體結構19可為一UMOS(U形金屬氧化物半導體)結構或一DMOS(雙擴散式金屬氧化物半導體)結構，其具有一結構，使電流能夠在與配置於晶片正面上的第一源極電極13a和第二源極電極13b、及配置於背面上的汲極電極18垂直的方向上流動。
如上所述，MOS2係配置於第一實施例之MOS1的二個分割區域之間。利用類似於此的配置，如圖3中間斷線所繪箭頭所示，電流流動方向係沿著短邊的x方向，即自各源極墊片S1朝向源極墊片S2的方向。此外，電流流動的寬度係在各區域(第一區域11a、第二區域11b、及第三區域11c)延伸的方向(y方向)。
因此，不需要改變晶片形狀以增加晶片的整體縱橫比。此外，能夠增加實質縱橫比且降低源極間電極電阻RSS(on)，特別是，背面電阻R(back-metal)。
一般來說，在單晶片雙型半導體裝置之中，MOS1的尺寸係等於MOS2的尺寸，以平衡各MOSFET的驅動能力。然而，在第一實施例中，雖然將二個閘極墊片G1配置於MOS1之中，僅將一個閘極墊片G2配置於MOS2之中。
由於配置閘極墊片的區域係作為主動單元的無效區域，MOS2的驅動能力變得大於MOS1的驅動能力。此外，當與相同晶片尺寸之具有一MOS1和一MOS2的一個單晶片雙型半導體裝置比較時，由於如以下所述將源極電極區域在x方向上加以分割，可減少在x方向上擴散的電流的平均擴散路徑。因此，MOS2的驅動能力提高。
圖4係圖3中所顯示MOS1/MOS2/MOS1配置中最長電流路徑的示意圖。此外，圖22顯示在一比較用實例之中最長電流路徑的示意圖，其中將一晶片分割成二個區域且將所分割出的區域分別使用作為MOS1及MOS2。在圖22之中，相同的符號係分配給與圖4中相同的元件。最長電流路徑在圖4及22每一者中係藉由粗體間斷線箭頭加以表示。
如圖4所顯示，由於在MOS1/MOS2/MOS1的配置中一電流係自位於二側的MOS1流入中央MOS2，最長電流路徑的距離係自MOS1的晶片邊緣側的端部至MOS2的中央。
與此對比，在圖22的比較用實例的MOS1/MOS2配置中，最長電流路徑的距離係自MOS1的晶片邊緣側的端部至MOS2的晶片邊緣側的端部。因此，比較用實例的最長電流路徑係長於在根據第一實施例的配置之中的最長電流路徑。亦即是，在比較用實例中的MOS1/MOS2配置之中，縱使增加晶片的整體縱橫比，仍會發生由於最長電流路徑增加所導致的損耗。
因此，在第一實施例中，能夠使MOS2的尺寸小於MOS1的總尺寸，以平衡MOS1和MOS2的驅動能力。亦即是，MOS1的總尺寸係大於MOS2的尺寸。因此，可更進一步縮小晶片尺寸。
再者，由於在各個區域配置一閘極墊片，可個別地控制各個MOS。此外，閘極墊片G1係配置於二個源極墊片S1之間，且閘極墊片G2係配置於二個源極墊片S2之間。亦即是，因為閘極墊片G1和G2係配 置於中央處，能夠將彎曲晶片11造成的物理性應力所導致的連接不良的發生加以降低，而藉此降低故障的發生。
附帶地，當將晶片進一步地分割，舉例來說，分割成四個區域且從而將電晶體配置成「MOS1/MOS2/MOS1/MOS2」，在相同的晶片尺寸下，與將晶片分割成「MOS1/MOS2/MOS1」三個區域的實例相較，最長電流路徑變得更短。因此，吾人推測，與分割成三個區域的實例比較，在分割成四個區域的實例中降低由最長電流路徑的長度所造成的損耗。
然而，雖然在分割為三個區域的實例中在MOS1和MOS2之間的部件隔離區域(即無效區域)的數目係二，在分割成四區域的實例中部件隔離區域的數目係三。因此，與分割成三區域的實例相較，在分割成四區域的實例中有效單元區域的比例降低。因此，當晶片尺寸係相同時，與分割成三區域相較，在分割成四區域的實例中驅動能力係較小。
最長電流路徑的長度與有效單元區域的比例係處在相對於分割數目的一權衡關係。晶片尺寸愈小，與最長電流路徑的長度對於驅動能力的影響相較，有效單元區域對於驅動能力的影響變得愈大。亦即是，晶片尺寸變得愈小，與在分割為四區域的實例中的驅動能力相較，在分割成三區域的實例中驅動能力變得愈大。
並且，在分割成四個區域的實例中，需要對MOS1/MOS2/MOS1/MOS2每一者配置一源極墊片。結果，將四個源極墊片沿著一個方向配置成一列。晶片尺寸變得愈小，則源極墊片的尺寸變得愈小。因此，電路板側的墊片和配線亦需要在尺寸上加以縮減。結果，與分割成三個區域的實例相較，將一晶片安裝於一電路板上變得更困難。再者，因為與分割為三區域相較在分割成四個區域的實例中墊片的總數量增加，要考量到墊片連接不良發生頻率增加的問題。因此，就封裝容易度、生產性、及成本而言，分割成三個區域係較佳於分割成四個區域。如上所述，分割成三個區域係較佳於分割為二區域或分割為四區域。
第二實施例
以下參照圖5說明根據第二實施例的半導體裝置的構造。圖5顯示根據第二實施例的半導體裝置10A的構造。在圖5中將相同的符號分配給與 上述說明中相同的元件，且將其說明適當地省略。
在根據此實施例的半導體裝置中，集積二個MOSFET，即第一MOSFET MOS1以及第二MOSFET MOS2。因此，需要至少二個閘極墊片以驅動這些MOSFET。在第一實施例中，說明一個例子，其中在每一個分割區域之中配置一閘極墊片。
然而，因為配置閘極墊片的區域成為對於源極間電極電阻RSS(on)的無效區域，吾人期望降低閘極墊片的數量。因此，本申請案發明人發明一種技術，用於降低閘極墊片的數量。在第二實施例中，將驅動分割為二區域的MOS1的閘極墊片G1其中之一移除。此外，將驅動MOS2的閘極墊片G2配置於將該閘極墊片G1移除之區域。
如圖5所顯示，類似於第一實施例，將晶片11分割成三個區域，包含第一區域11a、第二區域11b、及第三區域11c。此外，第二區域11b係配置於第一區域11a及第三區域11c之間。一MOS1係形成於第一區域11a和第三區域11c之中，且一MOS2係形成於第二區域11b之中。
在第一區域11a之中，電連接至MOS1的一閘極墊片G1係配置於二個源極墊片S1之間。在第三區域11c之中，將電連接至MOS2的一閘極墊片G2配置於二個源極墊片S1之間。亦即是，將閘極墊片G1和G2配置成相對向，而第二區域11b係介設於其間。在第二區域11b之中，沒有閘極墊片配置於二個源極墊片S2之間。
藉由將閘極墊片G1和G2分別配置於第一區域11a和第三區域11c之中且如上所述係配置於第二區域11b之外，能夠使封裝更為容易。此外，藉由相對於晶片11的中心線(第二區域11b的中心線)將閘極墊片G1和G2以及源極墊片S1對稱配置，能夠將在安裝晶片時彎曲或類似者所造成的物理性應力降低，而藉此確保封裝可靠性。
以下參照圖6說明根據圖5所顯示的第二實施例之半導體裝置的閘極線的構造。圖6顯示根據第二實施例的半導體裝置10A的閘極線構造的範例。如圖6所顯示，將第二閘極線12b配置成圍繞第二區域11b。配置在第三區域11c之中的閘極墊片G2係連接至第二閘極線12b。
閘極線12a係配置成圍繞第一區域11a及第三區域11c每一 者。此外，在第二區域11b之中，於第二閘極線12b外側的區域中，第一閘極線12a自第一區域11a延伸至第三區域11c。
亦即是，圍繞第一區域11a的第一閘極線12a係在第二閘極線12b外側的一區域之中連接至圍繞第三區域11c的第一閘極線12a。因此，第二閘極線12b係被第一閘極線12a所圍繞。要注意到，配置成圍繞第三區域11c的第一閘極線12a的一部分係呈開口狀。
在此開口狀部分，形成連接第二閘極線12b與閘極墊片G2的配線。配置於第一區域11a之中的閘極墊片G1係連接至第一閘極線12a。一EQR線12c係配置成圍繞所有第一區域11a、第二區域11b、及第三區域11c。儘管如此，若耐壓足夠，可省略EQR線12c。
以下參照圖7至9說明半導體裝置10A的剖面結構。圖7至9係分別為圖6的VI-VI剖面、VII-VII剖面、及VIII-VIII剖面。要注意到，由於圖7係與圖3相同且其中配置源極墊片S1和S2之區域的剖面，故將其說明省略。
圖8係其中在各區域中未配置源極墊片S1和S2以及閘極墊片G1和G2任一者之區域的剖面。在圖6所顯示源極墊片S1和S2，沒有配置於第一源極電極13a和第二源極電極13b之上。其他構造係與圖3所顯示者類似，故將其說明省略。
圖9係其中配置閘極墊片G1和G2之區域的剖面。如圖9中所顯示，在第一區域11a之中，將一堆疊體配置於第一源極電極13a之間，該堆疊體包含一氧化物膜20、一閘極電極21、及一閘極墊片G1。同時，在第三區域11c之中，將一堆疊體配置於第一源極電極13a之間，該堆疊體包含一氧化物膜20、一閘極電極21、及一閘極墊片G2。在這些區域之中，在位於第一源極電極13a下方的一層之中，設置垂直電晶體結構19。在第二區域11b之中，在位於設置垂直電晶體結構19的第一導電型擴散層17之區域上方的一層之中，設置一第二源極電極13b。
在第二實施例中，類似於第一實施例，將MOS2配置於MOS1的二個分割區域之間。因此，能夠增加實質縱橫比且降低源極間電極電阻RSS(on)。此外，在第二實施例中，用於驅動MOS1的閘極墊片G1 係配置於MOS1的分割區域其中一者之中，且用於驅動MOS2的閘極墊片G2係配置於MOS1的分割區域的另一者之中。
以此方式，雖然將MOS1分割成二個區域且從而在晶片11之中總共有三個區域，可將閘極電極的數量減少至二個。以此方式，能夠縮減配置閘極墊片的區域，且藉此更進一步降低源極間電極電阻RSS(on)。
一般來說，在單晶片雙型半導體裝置之中，MOS1的尺寸係等於MOS2的尺寸，以平衡各MOS的驅動能力。然而，在此實施例中，雖然將二個閘極墊片(閘極墊片G1和G2)配置於構成MOS1的第一區域11a和第三區域11c之中，沒有閘極墊片配置於構成MOS2的第二區域11b之中。
由於配置閘極墊片的區域係作為主動單元的無效區域，MOS2的驅動能力變得大於MOS1的驅動能力。此外，當與相同晶片尺寸之具有一MOS1和一MOS2的一個單晶片雙型半導體裝置比較時，由於將源極電極區域在x方向上加以分割，可減少在x方向上擴散的電流的平均擴散路徑。因此，MOS2的驅動能力提高。因此，能夠使MOS2的尺寸小於MOS1的總尺寸，以平衡MOS1和MOS2的驅動能力。亦即是，MOS1的總尺寸係大於MOS2的尺寸。
再者，在第一區域11a之中，閘極墊片G1係配置於二個源極墊片S1之間，並且在第三區域11c之中，閘極墊片G2係配置於二個源極墊片S1之間。亦即是，因為閘極墊片G1和G2係配置於中央處，能夠降低彎曲晶片11造成的物理性應力所導致連接不良的發生，且藉此降低故障的發生。
此外，藉由將夾設於二個MOS1之間的MOS2的閘極墊片G2配置於位在MOS2之外的MOS1的區域之中，可將所有墊片，即源極墊片S1和S2以及閘極墊片G1和G2，配置於晶片的周邊區域之中。因此，與第一實施例的墊片配置相比較，在電路板側之配線的佈局變得較為容易。
亦即是，在第一實施例中，在電路板側佈線之中央閘極墊片G2的配線，需要佈線成在二個墊片之間通過，或需要藉由多層佈線而加以佈線。與此相比，在此實施例中，因為將所有墊片配置於晶片的周邊區域 之中，在電路板側的配線可配置在晶片外側。因此，可輕易地進行利用單層佈線的佈局。
以下參照圖10說明根據第二實施例的半導體裝置的另一例子。在圖10中所顯示的半導體裝置10B之中，將一額外的源極墊片S2配置於第二區域11b之中的二個源極墊片S2之間。這個源極墊片S2係配置於閘極墊片G1和G2之間。其他配置係類似於在圖6中所顯示的例子，且因此省略其說明。因為可將額外源極墊片S2配置於閘極墊片G1和G2之間MOS2的空間，可將源極間電極電阻RSS(on)更進一步降低。
再者，在中央MOS2之中，在縱向方向上將複數源極墊片S2配置成一列。這些源極墊片S2係在相同電位。亦即是，因為在電路板之中沿著MOS2的縱向方向僅需要配置一條配線以連接複數源極墊片S2，如同圖5和6的實例，可輕易地進行利用單層佈線的佈局。
第三實施例
以下參照圖11說明根據第三實施例的半導體裝置的構造。圖11顯示根據第三實施例的半導體裝置10C的構造。根據第三實施例的半導體裝置10C，與根據第二實施例的半導體裝置10A不同之處在於：第一區域11a和第三區域11c係部分地連接。在圖11之中，相同的符號係分配給在上述說明中相同的元件，且將其說明適當地予以省略。
如圖11所顯示，第一區域11a、第二區域11b、及第三區域11c，係以其長邊側並排的方式在此順序下加以配置。在半導體裝置10C的短邊側其中一者，第一區域11a和第三區域11c係彼此連接。亦即是，配置於MOS1之中的第一源極電極13a係自第一區域11a至第三區域11c連續地形成。亦即是，在俯視圖中，MOS1係以U形形成，而MOS2係在該U形內側形成。
以下參照圖12說明根據圖11中所顯示第三實施例的半導體裝置的閘極線的構造。圖12顯示根據第三實施例之半導體裝置10C的閘極線的構造的範例。如圖12所顯示，第二閘極線12b係配置成圍繞第二區域11b。配置在第三區域11c的閘極墊片G2係連接至第二閘極線12b。
MOS1係以U形形成。第一閘極線12a係沿著U形MOS1 的邊界加以配置。此外，在U形的開口側，第一閘極線12a係在第二閘極線12b外側自第一區域11a延伸至第三區域11c。第二閘極線12b係被第一閘極線12a所圍繞。
要注意到，位於第二區域11b和第三區域11c之間的第一閘極線12a的一部分係呈開口狀。在此開口部分，形成連接第二閘極線12b和閘極墊片G2的配線。配置在第一區域11a之中的閘極墊片G1係連接至第一閘極線12a。
EQR線12c係配置成圍繞所有第一區域11a、第二區域11b、及第三區域11c。因此，在第二區域11b之中，於U形開口側，將第二閘極線12b、第一閘極線12a、及EQR線12c以此順序自第二區域11b朝向晶片11的周邊區域而加以配置。此外，在U形封閉側，配置第二閘極線12b、二條第一閘極線12a、及EQR線12c。儘管如此，若耐壓足夠，可將EQR線12c加以省略。
利用此配置，可增加MOS1和MOS2之間介面的長度，且因此可擬似地增加縱橫比。因此，可更進一步地降低背面電阻R(back-metal)。再者，類似於第二實施例，因為可將所有墊片配置於晶片的周邊區域之中，電路板側的配線可配置在晶片的外側。因此，可輕易地進行利用單層佈線的佈局。
此外，類似於在圖10中所顯示的MOS2，亦可將一第三源極墊片S2配置於圖11或12中所顯示的MOS2之中的二個源極墊片S2之間。在此實例中，因為在電路板中沿著MOS2的縱向方向僅需配置一配線以連接複數個源極墊片S2，如同圖5及6的實例，可輕易地進行利用單層佈線的佈局。
第四實施例
以下參照圖13說明根據第四實施例的半導體裝置的構造。圖13顯示根據第四實施例之半導體裝置10D的構造。半導體裝置10D，與根據第三實施例之半導體裝置10C不同之處係在於：將第一區域11a和第三區域11c配置成圍繞第二區域11b。在圖13之中，相同的符號係分配給在上述說明中相同的元件，且其說明係適當地加以省略。
如圖13中所顯示，第一區域11a、第二區域11b、及第三區域11c，係以其長邊並排的方式在此順序下加以配置。在半導體裝置10D的二個短邊側，第一區域11a和第三區域11c係彼此連接。亦即是，配置於MOS1之中的第一源極電極13a係自第一區域11a至第三區域11c連續地形成。亦即是，在俯視圖中，MOS1係以一矩形框架形狀形成，且MOS2係形成於該矩形框架形狀內側。亦即是，MOS2係完全地被MOS1所圍繞。
以下參照圖14說明根據在圖13中所顯示第四實施例之半導體裝置的閘極線的構造。圖14顯示根據第四實施例之半導體裝置10D的閘極線配置的例子。如圖14所顯示，第二閘極線12b係配置成圍繞第二區域11b。配置於第三區域11c之中的閘極墊片G2係連接至第二閘極線12b。
MOS1係以矩形框架形狀加以形成。第一閘極線12a係沿著矩形框架形狀的MOS1的邊界加以配置。要注意到，位於第二區域11b和第三區域11c之間的第一閘極線12a的部分係呈開口狀。亦即是，第一閘極線12a包含一環形配線和配置於該環形配線內側的部份環形配線。在內第一閘極線12a的開口部分之中，形成連接第二閘極線12b和閘極墊片G2的一配線。配置在第一區域11a之中的閘極墊片G1係連接至第一閘極線12a。
外第一閘極線12a係透過位於一閘極溝渠(未顯示)的一閘極電極而電連接至內第一閘極線12a。換言之，環形第一閘極線12a和部分環形第一閘極線12a係透過該閘極溝渠而彼此電連接。利用此配置，MOS1的源極電極不會被第一閘極線12a和第二閘極線12b分割，且因此可形成為單一的源極電極。
EQR線12c係配置成圍繞所有第一區域11a、第二區域11b、及第三區域11c。因此，在半導體裝置10D之中，將環形第二閘極線12b、具有開口部分的部分環形配線、環形第一閘極線12a、及環形EQR線12c，係自晶片11的內側至外側而加以配置。儘管如此，若耐壓足夠，EQR線12c可加以省略。
利用此配置，MOS1和MOS2之間介面的長度，與第三實施例相較可更進一步增加，且從而可擬似地增加縱橫比。因此，可更進一步降低背面電阻R(back-metal)。此外，類似於第二實施例，因為可將所有 墊片配置於晶片的周邊區域之中，在電路板側的配線可配置於晶片的外側。因此，可輕易地進行利用單層佈線的佈局。
再者，類似於圖10中所顯示的MOS2，一第三源極墊片S2亦可配置於圖13或14所顯示MOS2之中的二個源極墊片S2之間。在此實例中，因為在電路板之中沿著MOS2的縱向方向僅需配置一配線以連接複數源極墊片S2，如同圖5和6的實例，可輕易地進行利用單層佈線的佈局。
第五實施例
以下參照圖15說明根據第五實施例的半導體裝置的構造。圖15顯示根據第五實施例的半導體裝置10E的構造。半導體裝置10E，與根據第四實施例的半導體裝置10D不同之處在於閘極墊片G1和G2的位置。在圖15之中，相同的符號係分配給在上述說明中相同的元件，且適當地省略其說明。
在半導體裝置10E之中，閘極墊片G1係配置於第一區域11a之中靠近短邊側其中之一。此外，在第三區域11c之中，閘極墊片G2係配置於配置閘極墊片G1之側。
在第一區域11a和第三區域11c每一者之中設置二個源極墊片。在各個區域之中，將二個源極墊片彼此並排排列。亦即是，在第一區域11a之中，源極墊片G1其中之一係配置成被夾設於閘極墊片G1和另一源極墊片S1之間。此外，在第三區域11c之中，源極墊片S1其中之一係配置成被夾設於閘極墊片G2和另一源極墊片S1之間。藉由以此方式靠近晶片相同端形成閘極墊片G1和G2二者，能夠使封裝更為容易。
圖16顯示根據圖15中所顯示第五實施例之半導體裝置10E的閘極線配置的例子。如圖16中所顯示，在半導體裝置10E之中閘極線12的配置係與根據第四實施例之半導體裝置10D中的閘極線12大體上相同。
要注意到，在圖16中所顯示的例子之中，在介於第一區域11a和第三區域11b間的連接部分與第二區域11b之間加以配置的第一閘極線12a的下側的部分，係呈開口狀。在此開口部分，形成連接第二閘極線12b和閘極墊片G2的配線。外第一閘極線12a係透過位於一閘極溝渠(未顯示)之中的一閘極電極而電連接至內第一閘極線12a。利用此一配置， MOS1的源極電極13a不會被第一閘極線12a和第二閘極線12b分割，且因而可形成單一源極電極。
利用此配置，與第三實施例相較，可更進一步增加MOS1和MOS2之間介面的長度。因此，可更進一步降低背面電阻R(back-metal)。此外，類似於第二實施例，因為可將所有墊片配置於晶片的周邊區域之中，在電路板側的配線可配置於晶片外側。因此，可輕易地進行利用單層佈線的佈局。此外，類似於圖10中所顯示的MOS2，一第三源極墊片S2可配置於圖15或16中所顯示MOS2之中的二個源極墊片S2之間。在此實例中，因為在電路板之中沿著MOS2的縱向方向僅需要配置一配線以連接複數源極墊片S2，如同圖5和6中的實例，可輕易地進行利用單層佈線的佈局。
第六實施例
以下參照圖17和18說明根據第六實施例的半導體裝置的構造。圖17顯示根據第六實施例之半導體裝置10F的配置。圖18顯示在圖17中所顯示半導體裝置10F的閘極線的配置範例。在圖17和18之中，將相同的符號分配給上述說明中相同的元件，且適當地省略其說明。
如上所述，在上述實施例中，可使經分割的MOS1的有效單元面積的總和大於MOS2的有效單元面積的總和。然而，此面積比例可依據晶片的縱橫比及/或製造過程而加以改變。
在電腦模擬中，在晶片的縱橫比係低的狀況(晶片的x方向的邊係長於y方向的邊)，當墊片係在為封裝所施加的限制下以固定間隔加以配置，MOS1的尺寸變得顯著大於MOS2的尺寸。因此，會有MOS2尺寸需要調整的狀況存在。
在第六實施例中，為了調整MOS2的尺寸，形成第二區域11b，使得部分的第二區域11b突出進入第一區域11a側和第三區域11c側。在圖17中顯示的例子中，第一區域11a係配置於晶片11的左下角，而第三區域11c係配置於右上角。因此，在俯視圖中，第二區域11b係大體上以反S形狀加以形成。要注意到，源極墊片S1和S2以及閘極墊片G1和G2的配置，係與第二實施類似，且因此省略其說明。
如圖18中所顯示，第二閘極線12b係沿著第二區域11b的 輪廓而加以配置。亦即是，第二閘極線12b係形成為沿著該反S形狀的第二區域11b的邊界而加以配置。此外，將閘極線12a配置成圍繞第一區域11a和第三區域11c每一者。第一區域11a的第一閘極線12a和第三區域11c的第一閘極線12a係彼此連接。要注意到，第三區域11c的第一閘極線12a的一部分係呈開口狀，以形成連接第二閘極線12b和閘極墊片G2的一配線。此外，EQR線12c圍繞所有的第一區域11a、第二區域11b、及第三區域11c。利用如此的配置，能夠降低源極間電極電阻RSS(on)。此外，類似於第二實施例，因為可將所有墊片配置於晶片的周邊區域之中，可將電路板側的配線配置於晶片的外側。因此，可輕易地進行利用單層佈線的佈局。儘管如此，若耐壓足夠，可將EQR線12c省略。
此外，類似於圖10中所顯示MOS2，一第三源極墊片S2亦可配置於圖17或18所顯示MOS2之中的二個源極墊片S2之間。在此實例中，因為在電路板中沿著MOS2的縱向方向僅需配置一配線以連接複數個源極墊片S2，如同圖5及6的實例，可輕易地進行利用單層佈線的佈局。
第七實施例
以下參照圖19和20說明根據第七實施例的半導體裝置的構造。圖19顯示根據第七實施例的半導體裝置10G的構造。圖20顯示在圖19中所顯示半導體裝置10G的閘極線的配置範例。
在圖19和20之中，將相同符號分配給上述說明中相同的元件，且適當地省略其說明。在第七實施例中，類似於第六實施例，形成第二區域11b，使得第二區域11b的端部突出進入第一區域11a側和第三區域11c側，以調整MOS2的尺寸。
在圖19中所顯示的範例中，以如下方式形成第二區域11b：第二區域11b係在對角線方向上延伸朝向在晶片11的短邊側二者上的第一區域11a側和第三區域11c側。要注意到，源極墊片S1和S2以及閘極墊片G1和G2的配置係與第二實施例類似，且因此省略其說明。
如圖20中所顯示，第二閘極線12b係配置成沿著第二區域11b的輪廓在對角線方向延伸朝向第一區域11a和第三區域11c。此外，閘極線12a係沿著第二閘極線12b配置，以圍繞第一區域11a和第三區域11c 每一者。第一區域11a的第一閘極線12a以及第三區域11c的第一閘極線12a係彼此連接。要注意到，第三區域11c的第一閘極線12a的一部分係呈開口狀，以形成連接第二閘極線12b和閘極墊片G2的一配線。此外，EQR線12c圍繞所有的第一區域11a、第二區域11b、及第三區域11c。利用如此配置，能夠降低源極間電極電阻RSS(on)。此外，類似於第二實施例，因為可將所有墊片配置於晶片的周邊區域，可將電路板側的配線配置於晶片的外側。因此，可輕易地進行利用單層佈線的佈局。儘管如此，若耐壓足夠，EQR線12c可加以省略。
此外，類似於圖10所示MOS2，亦可將一第三源極墊片S2配置於圖19或20中所顯示的MOS2之中的二個源極墊片S2之間。在此實例中，因為在電路板中沿著MOS2的縱向方向僅需配置一配線以連接複數個源極墊片S2，如同圖5及6的實例，可輕易地進行利用單層佈線的佈局。
範例
以下說明根據第二實施例的半導體裝置10A的範例。圖21顯示一比較用範例，其中將一晶片分割成二個區域且將所分割的區域分別使用作為一MOS1及一MOS2。假設晶片尺寸係1.8mm的x(寬度)×2.7mm的y(長度)。
如第二實施例的實例，當將MOS1分割成二個區域且將MOS2配置於MOS1的分割區域之間之時，由於增加一閘極線區域所導致的無效區域的增加，有效單元面積較圖21所示比較用範例小約8.8%。然而，根據一模擬結果，半導體裝置10A的源極間電極電阻RSS(on)係較圖21所示範例低4.3%。
當應用這個實施例時，縱使MOS的有效單元面積本身的尺寸縮減，每有效單元面積歸一化導通電阻改善4.9%。因此，可降低源極間電極電阻RSS(on)，其為用於鋰離子電池保護之單晶片雙型MOSFET的最重要的效能指標。
上述實施例可由此領域具有通常知識者依需要而加以組合。
雖然已就一些實施例描述本發明，熟習此技藝者了解，可在隨附申請專利範圍的精神和範疇內進行各種修改而實施本發明，並且本發 明不限定於上述範例。
在上述實施例中，第一區域11a、第二區域11b、和第三區域11c每一者典型上包含二個源極墊片，但可增加另一源極墊片於第一至第三區域11a至11c每一者之中。舉例來說，在圖1中，在第一區域11a和11c之中的墊片配置S1/G1/S1，可分別修改成S1/G1/S1/S1，且在第二區域11b的墊片配置S2/G2/S2可修改成S2/G2/S2/S2。又例如，在圖5中，在第一區域11a的墊片配置S1/G1/S1可修改成S1/G1/S1/S1，在第二區域11b之中墊片配置S2/無墊片/S2可修改成S2/無墊片/S2/S2，且在第三區域11c之中墊片配置S1/G2/S1可修改成S1/G2/S1/S1。同樣地，在上述其他實施例中，在第一至第三區域11a至11c每一者之中的二個墊片之間可置入另一源極墊片，使得所加入的源極墊片布置成相互一致。
此外，申請專利範圍係不限定於上述實施例。
再者，要注意到，申請人意圖包含所有申請專利範圍元件的均等物，縱使在之後審查期間加以修改。
G1、G2‧‧‧閘極墊片
S1、S2‧‧‧源極墊片
10‧‧‧半導體裝置
11‧‧‧晶片
11a‧‧‧第一區域
11b‧‧‧第二區域
11c‧‧‧第三區域
12‧‧‧閘極線

Claims (20)

  1. 一種半導體裝置，包含：一晶片，劃分成包含一第一區域、一第二區域、及一第三區域的三個區域；及一共用汲極電極，設置在該晶片的背面，其中該第二區域係形成於該第一區域和該第三區域之間，一第一MOSFET係形成於該第一區域和該第三區域之中，且一第二MOSFET係形成於該第二區域之中。
  2. 如申請專利範圍第1項的半導體裝置，其中該第一MOSFET的尺寸係大於該第二MOSFET的尺寸。
  3. 如申請專利範圍第1項的半導體裝置，更包含：一第一閘極墊片，配置於該第一區域之中，該第一閘極墊片係電連接至該第一MOSFET；及一第二閘極墊片，配置於該第三區域之中，該第二閘極墊片係電連接至該第二MOSFET。
  4. 如申請專利範圍第3項的半導體裝置，其中在該第二區域未配置閘極墊片。
  5. 如申請專利範圍第3項的半導體裝置，其中該第一、第二、及第三區域每一者包含二個源極墊片，且該第一及第二閘極墊片每一者係配置成夾設於該二個源極墊片之間。
  6. 如申請專利範圍第5項的半導體裝置，其中在該第二區域之中，該第二MOSFET的一源極墊片係形成於夾在該二個源極墊片之間的一位置。
  7. 如申請專利範圍第3項的半導體裝置，其中該第一、第二、及第三區域每一者包含二個源極墊片， 在該第一區域之中，該等源極墊片其中一者係配置成夾設於該等源極墊片其中另一者和該第一閘極墊片之間，在該第三區域之中，該等源極墊片其中一者係配置成夾設於該等源極墊片其中另一者和該第二閘極墊片之間，及該第一及第二閘極墊片係配置成沿著該晶片的短邊排列成一列。
  8. 如申請專利範圍第3項的半導體裝置，其中該第一、第二、及第三區域每一者包含二個源極墊片，且該半導體裝置更包含：分別配置於該第一區域和該第三區域之中的閘極墊片，該等閘極墊片每一者係配置於夾在該二個源極墊片之間的位置且電連接至該第一MOSFET；及配置於該第二區域之中的一閘極墊片，該閘極墊片係配置於夾在該二個源極墊片之間的位置且電連接至該第二MOSFET。
  9. 如申請專利範圍第1項的半導體裝置，其中該第一及第三區域係部分地連接，且從而將該第一MOSFET形成為U形。
  10. 如申請專利範圍第1項的半導體裝置，其中該第一及第三區域係配置成圍繞該第二區域，且從而將該第一MOSFET形成為矩形框架形狀。
  11. 如申請專利範圍第1項的半導體裝置，其中該第二區域係形成為使得該第二區域的一部分突出進入該第一區域側和第三區域側。
  12. 一種半導體裝置的製造方法，包含：將一晶片劃分成包含一第一區域、一第二區域、及一第三區域的三個區域，其中該第二區域係形成於該第一區域和該第三區域之間，將一第一MOSFET形成於該第一區域和該第三區域之中，將一第二MOSFET形成於該第二區域之中，及將一共用汲極電極形成於該晶片的背面上。
  13. 如申請專利範圍第12項的半導體裝置的製造方法，其中該第一MOSFET的尺寸係大於該第二MOSFET的尺寸。
  14. 如申請專利範圍第12項的半導體裝置的製造方法，其中一第一閘極墊片係配置於該第一區域之中，該第一閘極墊片係電連接至該第一MOSFET；及一第二閘極墊片係配置於該第三區域之中，該第二閘極墊片係電連接至該第二MOSFET。
  15. 如申請專利範圍第14項的半導體裝置的製造方法，其中在該第二區域之中未配置閘極墊片。
  16. 如申請專利範圍第14項的半導體裝置的製造方法，其中：在該第一、第二、及第三區域每一者之中形成二個源極墊片，及該第一和第二閘極墊片每一者係配置成夾設於該二個源極墊片之間。
  17. 如申請專利範圍第16項的半導體裝置的製造方法，其中在該第二區域之中，該第二MOSFET的一源極墊片係形成於夾在該二個源極墊片之間的位置。
  18. 如申請專利範圍第14項的半導體裝置的製造方法，其中在該第一、第二、及第三區域每一者之中形成二個源極墊片，在該第一區域之中，該等源極墊片其中之一係配置成夾設於該等源極墊片另一者和該第一閘極墊片之間，在該第三區域之中，該等源極墊片其中之一係配置成夾設於該等源極墊片另一者和該第二閘極墊片之間，及該第一和第二閘極墊片係配置成在沿著該晶片的短邊排列成一列。
  19. 如申請專利範圍第12項的半導體裝置的製造方法，其中 在該第一、第二、及第三區域每一者之中形成二個源極墊片，在該第一區域及第三區域之中分別配置閘極墊片，該等閘極墊片每一者係配置於夾在該二個源極墊片之間的位置且電連接至該第一MOSFET，且在該第二區域之中配置一閘極墊片，該閘極墊片係配置於夾在該二個源極墊片之間的位置且電連接至該第二MOSFET。
  20. 如申請專利範圍第12項的半導體裝置的製造方法，其中該第二區域係形成為使得該第二區域的一部分突出進入第一區域側和第三區域側。
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