JPH01260512A - 定電圧発生回路 - Google Patents
定電圧発生回路Info
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- JPH01260512A JPH01260512A JP63090518A JP9051888A JPH01260512A JP H01260512 A JPH01260512 A JP H01260512A JP 63090518 A JP63090518 A JP 63090518A JP 9051888 A JP9051888 A JP 9051888A JP H01260512 A JPH01260512 A JP H01260512A
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- 239000000758 substrate Substances 0.000 claims abstract description 20
- 230000005669 field effect Effects 0.000 claims description 15
- 238000010586 diagram Methods 0.000 description 12
- 101100081489 Drosophila melanogaster Obp83a gene Proteins 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は定電圧発生回路に関し、特に出力電圧の設定範
囲が広く、安定した特性の定電圧発生回路に関する。
囲が広く、安定した特性の定電圧発生回路に関する。
従来、半導体装置において、外部から供給される電圧と
は異なる電圧が必要な場合には、定電圧発止回路が用い
られる。第５図に従来の定電圧発主回路の回路図を示す
。Ｐ型のＭＯＳ型電界効果トランジスター（以下ＭＯＳ
ＦＥＴという）Ｍ４１のゲートとドレインと、Ｐ型Ｍ
ＯＳ Ｆ Ｅ Ｔ Ｍ ＋□のソースと基板電位を接続
し、Ｐ型ＭＯＳＦＥＴＭ ＋ ＋のソースと基板電位は
第１の電圧源Ｖ Ｏに接続し、Ｐ型Ｍ ＯＳ Ｆ Ｅ
ＴＭ ＋ ２のゲートとドレインは第２の前圧源Ｖ １
２ ！接続し、Ｐ型ＭＯＳＦＥＴＭ４□のゲートとドレ
インとＰ型ＭＯＳ Ｐ Ｅ Ｔ Ｍ４２のソースと基
板電位との接続点を出力端子■。０ア、とじている。次
にこの回路の動作について説明する。
は異なる電圧が必要な場合には、定電圧発止回路が用い
られる。第５図に従来の定電圧発主回路の回路図を示す
。Ｐ型のＭＯＳ型電界効果トランジスター（以下ＭＯＳ
ＦＥＴという）Ｍ４１のゲートとドレインと、Ｐ型Ｍ
ＯＳ Ｆ Ｅ Ｔ Ｍ ＋□のソースと基板電位を接続
し、Ｐ型ＭＯＳＦＥＴＭ ＋ ＋のソースと基板電位は
第１の電圧源Ｖ Ｏに接続し、Ｐ型Ｍ ＯＳ Ｆ Ｅ
ＴＭ ＋ ２のゲートとドレインは第２の前圧源Ｖ １
２ ！接続し、Ｐ型ＭＯＳＦＥＴＭ４□のゲートとドレ
インとＰ型ＭＯＳ Ｐ Ｅ Ｔ Ｍ４２のソースと基
板電位との接続点を出力端子■。０ア、とじている。次
にこの回路の動作について説明する。
第５図は第４図に示した従来例の特性図であり、横軸に
、出力Ｖ。ｔ１７４の電圧を、縦軸にＰ型ＭＯＳＦ Ｅ
Ｔ Ｍ ４１ 、 Ｍ ４２に流れる電流を示して
いる。
、出力Ｖ。ｔ１７４の電圧を、縦軸にＰ型ＭＯＳＦ Ｅ
Ｔ Ｍ ４１ 、 Ｍ ４２に流れる電流を示して
いる。
Ｐ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ｈ ＋は、第５図実線
４］に示すように、Ｐ型ＭＯＳ Ｆ Ｅ Ｔ Ｍｈ
＋のしきい値電圧をＶＴＰ４１とすると、ＶＯｔ１７４
の電圧がＶｔ＋ ｌ ＶＴＰ４１ ｌからＶｔ１の範
囲では、電流は流れず、ｖｏｕ’ｒｉの電圧がＶ４１
１Ｖｒ□、Ｉより低い場合に電流が流れる。Ｐ型Ｍ Ｏ
Ｓ Ｆ Ｅ Ｔ Ｍ １２は、第５図実線４２に示す
ように、Ｐ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ４□のしきい
値電圧をＶＴＰ４２とすると、ｖｏｕ’ｒｔの電圧がＶ
４ＨからＶ１２＋１ＶＴＰ１□１の範囲では電流は流
れず、ＶＯＵＴ４の電圧が■４゜＋ｌ ’Ｖｒｐｔ＋
ｌよりも高い場合に電流が流れる。すると、安定状態て
の出力■。ｕＴｌの電圧は第５図の実線４１と４２の交
点で示される電圧Ｖ５となる。また、この電圧Ｖ５の値
は、次式（１）によって決定される。
４］に示すように、Ｐ型ＭＯＳ Ｆ Ｅ Ｔ Ｍｈ
＋のしきい値電圧をＶＴＰ４１とすると、ＶＯｔ１７４
の電圧がＶｔ＋ ｌ ＶＴＰ４１ ｌからＶｔ１の範
囲では、電流は流れず、ｖｏｕ’ｒｉの電圧がＶ４１
１Ｖｒ□、Ｉより低い場合に電流が流れる。Ｐ型Ｍ Ｏ
Ｓ Ｆ Ｅ Ｔ Ｍ １２は、第５図実線４２に示す
ように、Ｐ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ４□のしきい
値電圧をＶＴＰ４２とすると、ｖｏｕ’ｒｔの電圧がＶ
４ＨからＶ１２＋１ＶＴＰ１□１の範囲では電流は流
れず、ＶＯＵＴ４の電圧が■４゜＋ｌ ’Ｖｒｐｔ＋
ｌよりも高い場合に電流が流れる。すると、安定状態て
の出力■。ｕＴｌの電圧は第５図の実線４１と４２の交
点で示される電圧Ｖ５となる。また、この電圧Ｖ５の値
は、次式（１）によって決定される。
Ｖｓ＝Ｖｔ＋ ＋ ’ｌ ＶＴＰ１２ ｌ 十（（Ｖ＋
＋ ＩＶＴＰＩｌｌ） （Ｖ４１ ＋１ＶＴＰ１２
１）”ｇ ｍ４＋ 十ｇ ｍ１２ ここで ｇｍ４．：Ｐ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ
４１の相互伝達コンダクタンス ｇｍ＋、：ｐ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ＋ ２の
相互伝達コンダクタンス 〔発明が解決しようとする課題〕 上述した従来の定電圧発生回路は、第５図かられかるよ
うに、出力Ｖ。ＵＴＪの電圧は、ｖ４２十ｌ ＶＴＰ４
２ ｌからＶｔ１１ＶＴ□１１の範囲でしか設定できな
いという欠点がある。さらに、第４図で、Ｖｉ＋＝１０
Ｖ、Ｖｉ２＝５Ｖ、Ｖｒｐ４＋””ＶＴｐｔ２””
］、Ｖ。
＋ ＩＶＴＰＩｌｌ） （Ｖ４１ ＋１ＶＴＰ１２
１）”ｇ ｍ４＋ 十ｇ ｍ１２ ここで ｇｍ４．：Ｐ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ
４１の相互伝達コンダクタンス ｇｍ＋、：ｐ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ＋ ２の
相互伝達コンダクタンス 〔発明が解決しようとする課題〕 上述した従来の定電圧発生回路は、第５図かられかるよ
うに、出力Ｖ。ＵＴＪの電圧は、ｖ４２十ｌ ＶＴＰ４
２ ｌからＶｔ１１ＶＴ□１１の範囲でしか設定できな
いという欠点がある。さらに、第４図で、Ｖｉ＋＝１０
Ｖ、Ｖｉ２＝５Ｖ、Ｖｒｐ４＋””ＶＴｐｔ２””
］、Ｖ。
ｇｍｈ＋／ ｇｍ１２”” ２／ ］
とするこのによって、第６図に示すように、Ｐ型Ｍ Ｏ
Ｓ Ｆ Ｅ Ｔ Ｍ ＋□に流れる電流は実線６１に、
Ｐ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ＜ ２に流れる電流は
実線６２となり、出力Ｖ。ＵＴ４の電圧は８■が得られ
る。しかし、半導体装置の製造過程で、Ｐ型ＭＯＳＦＥ
ＴＭ＋ ＋ 、 Ｍ４２ノしきい値電圧ＶＴＰ４１＋
ＶＴＰ４２が変化し、Ｖｒｐｔ１＝Ｖｒｐｔ２＝ ０
．５ Ｖになると、第６図の特性は、第７図に示すよう
に、Ｐ型ＭＯＳ Ｆ Ｅ ’ｒ Ｍｈ ＋に流れる電
流は実線７１に、Ｐ型ＭＯＳ Ｆ Ｅ Ｔ Ｍｈ ２
に流れる電流は実線γ２にそれぞれ変化し、出力ｖｏＵ
Ｔ４の電圧も約８．１７’Ｖと変化してしまう欠点があ
る。
Ｓ Ｆ Ｅ Ｔ Ｍ ＋□に流れる電流は実線６１に、
Ｐ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ＜ ２に流れる電流は
実線６２となり、出力Ｖ。ＵＴ４の電圧は８■が得られ
る。しかし、半導体装置の製造過程で、Ｐ型ＭＯＳＦＥ
ＴＭ＋ ＋ 、 Ｍ４２ノしきい値電圧ＶＴＰ４１＋
ＶＴＰ４２が変化し、Ｖｒｐｔ１＝Ｖｒｐｔ２＝ ０
．５ Ｖになると、第６図の特性は、第７図に示すよう
に、Ｐ型ＭＯＳ Ｆ Ｅ ’ｒ Ｍｈ ＋に流れる電
流は実線７１に、Ｐ型ＭＯＳ Ｆ Ｅ Ｔ Ｍｈ ２
に流れる電流は実線γ２にそれぞれ変化し、出力ｖｏＵ
Ｔ４の電圧も約８．１７’Ｖと変化してしまう欠点があ
る。
本発明の定電圧発生回路は、第１の導電型を有する第１
のＭＯＳＦＥＴと、第１の導電型を有する第２のＭＯＳ
ＦＥＴを直列に接続し、第１と第２のＭＯＳＦＥＴの基
板電位は、各々のＭＯＳＦＥＴのソースと同電位とし、
第１の導電型を有する第３のＭＯＳＦＥＴのソースと基
板電位を第１のＭＯＳＦＥＴのドレインに接続し、第３
のＭＯＳＦＥＴのドレインとゲートを第１のＭ Ｏ，５
ＦＥＴのり−トに接続し、第１の導電型を有する第４の
ＭＯＳＦＥＴのソースと基板電位を第２のＭＯＳＦＥＴ
のドレインに接続し、第４のＭＯＳＦＥＴのドレインと
ゲートを第２のＭＯＳＦＥＴのゲートに接続し、第１の
ＭＯＳＦＥＴのソースと基板電位に第１の電圧源を接続
し、第２のＭＯＳＦＥＴのドレインと第４のＭＯＳＦＥ
Ｔのソースと基板電位に第２の電圧源を接続し、第］と
第２のＭＯＳＦＥＴとの接続点を出力端子としている。
のＭＯＳＦＥＴと、第１の導電型を有する第２のＭＯＳ
ＦＥＴを直列に接続し、第１と第２のＭＯＳＦＥＴの基
板電位は、各々のＭＯＳＦＥＴのソースと同電位とし、
第１の導電型を有する第３のＭＯＳＦＥＴのソースと基
板電位を第１のＭＯＳＦＥＴのドレインに接続し、第３
のＭＯＳＦＥＴのドレインとゲートを第１のＭ Ｏ，５
ＦＥＴのり−トに接続し、第１の導電型を有する第４の
ＭＯＳＦＥＴのソースと基板電位を第２のＭＯＳＦＥＴ
のドレインに接続し、第４のＭＯＳＦＥＴのドレインと
ゲートを第２のＭＯＳＦＥＴのゲートに接続し、第１の
ＭＯＳＦＥＴのソースと基板電位に第１の電圧源を接続
し、第２のＭＯＳＦＥＴのドレインと第４のＭＯＳＦＥ
Ｔのソースと基板電位に第２の電圧源を接続し、第］と
第２のＭＯＳＦＥＴとの接続点を出力端子としている。
Ｃ実施例コ
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。第１の電圧
源Ｖｌｌと第２の電圧源Ｖ ｌ ２の間に、Ｐ型Ｍ Ｏ
Ｓ Ｆ Ｅ Ｔ Ｍ ＋ ＋とＭ１２を直列に接続し
、Ｐ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ｌ ３のソースと
基板電位をＰ型ＭＯＳＦＥＴ Ｍ、、のドレインに接
続し、ゲートとドレインは、Ｐ型ＭＯＳ Ｐ Ｅ Ｔ
Ｍ １＋のゲート＝６− に接続し、Ｐ型ＭＯＳ Ｆ Ｅ Ｔ ：Ｍ＋ ｔのソ
ースと基板電位をＰ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ｌ
２のドレインに接続し、ゲートとドレインはＰ型Ｍ
ＯＳ Ｆ Ｅ Ｔ Ｍ ＋ ２のゲートに接続し、Ｐ
型ＭＯＳＦＥＴ Ｍ、□とＭ １２の接続点を出力端
子Ｖ。ＵＴＩとしている。次にこの実施例の回路動作を
説明する。第２図は第１図に示した回路の特性図であり
、横軸に出力■。ＵＴＩの電圧を、縦軸にＰ型Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｍ ＋ ｔ 、 Ｍ ｌ ２に流れる
電流を示している。Ｐ型ＭＯＳＦＥＴ Ｍｌｌ。
源Ｖｌｌと第２の電圧源Ｖ ｌ ２の間に、Ｐ型Ｍ Ｏ
Ｓ Ｆ Ｅ Ｔ Ｍ ＋ ＋とＭ１２を直列に接続し
、Ｐ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ｌ ３のソースと
基板電位をＰ型ＭＯＳＦＥＴ Ｍ、、のドレインに接
続し、ゲートとドレインは、Ｐ型ＭＯＳ Ｐ Ｅ Ｔ
Ｍ １＋のゲート＝６− に接続し、Ｐ型ＭＯＳ Ｆ Ｅ Ｔ ：Ｍ＋ ｔのソ
ースと基板電位をＰ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ｌ
２のドレインに接続し、ゲートとドレインはＰ型Ｍ
ＯＳ Ｆ Ｅ Ｔ Ｍ ＋ ２のゲートに接続し、Ｐ
型ＭＯＳＦＥＴ Ｍ、□とＭ １２の接続点を出力端
子Ｖ。ＵＴＩとしている。次にこの実施例の回路動作を
説明する。第２図は第１図に示した回路の特性図であり
、横軸に出力■。ＵＴＩの電圧を、縦軸にＰ型Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｍ ＋ ｔ 、 Ｍ ｌ ２に流れる
電流を示している。Ｐ型ＭＯＳＦＥＴ Ｍｌｌ。
Ｍ＋ ２１ Ｍ＋ ３ｒ Ｍ＋ ４のしきい値電圧が全
てＶＴＰＩで等しいとすると、Ｐ型ＭＯＳＦＥＴ Ｍ
ｌｌのゲート電圧■。１、は、Ｐ型Ｍ ＯＳ Ｆ Ｅ
Ｔ Ｍ ＋ ＋のドレイン電圧をｖ９．１とすると、
Ｐ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ １３によりＶｏ＋＋
＝ ＶＤＩＩ Ｉ ＶＴＰＩ ｌとなる。しかるに
Ｐ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ １１に流れる電流は
第５図実線２１に示すように、Ｐ型Ｍ ＯＳ Ｆ Ｅ
Ｔ Ｍ １１のドレイン、すなわち出力■。’ＵＴＩ
の電圧がＶｌｌより低い領域で電流が流れる。次にＰ型
ＭＯＳＦＥＴＭ ｌ ２ ノゲート電圧Ｖ Ｇ ｌ ２
は、Ｐ型ＭＯＳ Ｆ Ｅ Ｔ Ｍ１２ノドレイン電圧
をＶ Ｄ ｌ ２とすると、Ｐ型ＭＯＳＦＥＴＭ １４
により■。１２”ＶＤ１２ １ ＶＴＰＩ ｌとなる。
てＶＴＰＩで等しいとすると、Ｐ型ＭＯＳＦＥＴ Ｍ
ｌｌのゲート電圧■。１、は、Ｐ型Ｍ ＯＳ Ｆ Ｅ
Ｔ Ｍ ＋ ＋のドレイン電圧をｖ９．１とすると、
Ｐ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ １３によりＶｏ＋＋
＝ ＶＤＩＩ Ｉ ＶＴＰＩ ｌとなる。しかるに
Ｐ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ １１に流れる電流は
第５図実線２１に示すように、Ｐ型Ｍ ＯＳ Ｆ Ｅ
Ｔ Ｍ １１のドレイン、すなわち出力■。’ＵＴＩ
の電圧がＶｌｌより低い領域で電流が流れる。次にＰ型
ＭＯＳＦＥＴＭ ｌ ２ ノゲート電圧Ｖ Ｇ ｌ ２
は、Ｐ型ＭＯＳ Ｆ Ｅ Ｔ Ｍ１２ノドレイン電圧
をＶ Ｄ ｌ ２とすると、Ｐ型ＭＯＳＦＥＴＭ １４
により■。１２”ＶＤ１２ １ ＶＴＰＩ ｌとなる。
しかるにＰ型ＭＯＳＦＥＴ Ｍ＋□に流れる電流は、
第５図実線２２に示すように、Ｐ型ＭＯＳＦＥＴＭ＋２
のソースすなわち出力Ｖ。ＵＴ工の電圧がＶ１２よりも
高い領域で電流が流れる。すると安定状態での出力■。
第５図実線２２に示すように、Ｐ型ＭＯＳＦＥＴＭ＋２
のソースすなわち出力Ｖ。ＵＴ工の電圧がＶ１２よりも
高い領域で電流が流れる。すると安定状態での出力■。
ｔｌＴｌの電圧は、第２図の実線２１と実線２２の交点
で示される電圧■２となる。また、この電圧■２の値は
、Ｐ型ＭＯＳ ＰＥ Ｔ Ｍ１＋ 、 Ｍ＋２ 。
で示される電圧■２となる。また、この電圧■２の値は
、Ｐ型ＭＯＳ ＰＥ Ｔ Ｍ１＋ 、 Ｍ＋２ 。
Ｍ１３１Ｍ ＋ ４のしきい値電圧が全て等しいとする
と、次式（２）によって決定される。
と、次式（２）によって決定される。
Ｖ２＝Ｖ１２ ＋、（Ｖｌｌ ＶＬ２） Ｘｇ ｍｌ
ｌ 十ｇ ｍ１２ ここで ｇ＋＋＋＋＋：Ｐ型Ｍ ＯＳ Ｆ Ｅ Ｔ
Ｍ ＋ ＋の相互伝達コンダクタンス ｇ−＋２：Ｐ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ＋ ２の
相互伝達コンダクタンス この式（２）からもわかるように、本実施例では、ｇｍ
＋□とｇｍ＋ｚを設定することにより、出力端子ｖｏｕ
ｒ＋の電圧は、電圧源Ｖ １１とＶ１２の間の任意の電
圧に設定でき、またＰ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ
＋ ＋ 。
ｌ 十ｇ ｍ１２ ここで ｇ＋＋＋＋＋：Ｐ型Ｍ ＯＳ Ｆ Ｅ Ｔ
Ｍ ＋ ＋の相互伝達コンダクタンス ｇ−＋２：Ｐ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ＋ ２の
相互伝達コンダクタンス この式（２）からもわかるように、本実施例では、ｇｍ
＋□とｇｍ＋ｚを設定することにより、出力端子ｖｏｕ
ｒ＋の電圧は、電圧源Ｖ １１とＶ１２の間の任意の電
圧に設定でき、またＰ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ
＋ ＋ 。
Ｍ＋２ ｇ Ｍ１３ 、 Ｍｌｌのしきい値電圧が等し
ければ、そのしきい値電圧の値が変化したとしても、出
力端子Ｖ。ｔｌＴｌの電圧は変化しない。
ければ、そのしきい値電圧の値が変化したとしても、出
力端子Ｖ。ｔｌＴｌの電圧は変化しない。
第３図は本発明の実施例２の回路図である。第１と電圧
源Ｖ３１と第２の電圧源Ｖ３２０間にＰ型Ｍ ＯＳ Ｆ
Ｅ Ｔ Ｍ ３１とＭ３２を直列に接続し、Ｐ型Ｍ
ＯＳ Ｆ Ｅ Ｔ Ｍ３３のソースと基板電位をＰ
型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ３ ＋のドレインに接
続し、ゲートとドレインはＰ型Ｍ ＯＳ Ｆ Ｅ Ｔ
Ｍ ３ ＋のゲートに接続し、Ｐ型Ｍ ＯＳ Ｆ Ｅ
Ｔ Ｍ ３４のソースと基板電位をＰ型Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｍ ３２のドレインに接続し、ゲートと
ドレインはＰ型ＭＯＳＦＥＴ Ｍ３２のゲートに接続
し、Ｎ型デイプリージョンＭＯＳＦＥＴ Ｍ３ｓのド
レインをＰ型ＭＯＳＦＥＴＭ３１のゲートとＰ型Ｍ Ｏ
Ｓ Ｆ Ｅ ＴＭ ３３のゲートとドレインとの接続点
に接続し、ゲートとソースは接地電位ＶＳＳに接続し、
Ｎ型デイプリージョンＭＯＳ Ｆ Ｅ Ｔ Ｍ２Ｓの
ドレインをＰ型ＭＯＳＦＥＴＭ３゜のゲートとＰ型ＭＯ
Ｓ Ｆ Ｅ Ｔ Ｍ３４のゲートとトレインとの接続
点に接続し、ゲートとソースは接地電位ＶＳＳに接続し
、Ｐ型ＭＯＳＦＥＴＭ３１とＭ３２の接続点を出力端子
Ｖ。ｔ１７３としている。この実施例では、出力Ｖ。Ｉ
ＪＴ３の特性は、第１図に示した実施例と同様の特性が
得られるが、Ｎ型ティプリージョンＭＯＳ Ｆ Ｅ Ｔ
Ｍ３ｓ 、 Ｍ２Ｓを設け、Ｐ型ＭＯＳＦＥＴ’
Ｍ３＋のゲートとＰ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ３
３のゲートとドレインとの接続点およびＰ型ＭＯＳ Ｆ
Ｅ Ｔ Ｍ３□のゲートとＰ型ＭＯＳＦＥＴ Ｍ
３．のゲートとドレインとの接続点から接地電位に微少
電流を流すことにより、電圧源■３１ ＋ Ｖ ３２の
電圧が変動した時Ｐ型ＭＯＳＦＥＴ Ｍ３１またはＭ
３２のゲートがフローティング状態となり、回路動作が
不安定になることを防上している。
源Ｖ３１と第２の電圧源Ｖ３２０間にＰ型Ｍ ＯＳ Ｆ
Ｅ Ｔ Ｍ ３１とＭ３２を直列に接続し、Ｐ型Ｍ
ＯＳ Ｆ Ｅ Ｔ Ｍ３３のソースと基板電位をＰ
型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ３ ＋のドレインに接
続し、ゲートとドレインはＰ型Ｍ ＯＳ Ｆ Ｅ Ｔ
Ｍ ３ ＋のゲートに接続し、Ｐ型Ｍ ＯＳ Ｆ Ｅ
Ｔ Ｍ ３４のソースと基板電位をＰ型Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｍ ３２のドレインに接続し、ゲートと
ドレインはＰ型ＭＯＳＦＥＴ Ｍ３２のゲートに接続
し、Ｎ型デイプリージョンＭＯＳＦＥＴ Ｍ３ｓのド
レインをＰ型ＭＯＳＦＥＴＭ３１のゲートとＰ型Ｍ Ｏ
Ｓ Ｆ Ｅ ＴＭ ３３のゲートとドレインとの接続点
に接続し、ゲートとソースは接地電位ＶＳＳに接続し、
Ｎ型デイプリージョンＭＯＳ Ｆ Ｅ Ｔ Ｍ２Ｓの
ドレインをＰ型ＭＯＳＦＥＴＭ３゜のゲートとＰ型ＭＯ
Ｓ Ｆ Ｅ Ｔ Ｍ３４のゲートとトレインとの接続
点に接続し、ゲートとソースは接地電位ＶＳＳに接続し
、Ｐ型ＭＯＳＦＥＴＭ３１とＭ３２の接続点を出力端子
Ｖ。ｔ１７３としている。この実施例では、出力Ｖ。Ｉ
ＪＴ３の特性は、第１図に示した実施例と同様の特性が
得られるが、Ｎ型ティプリージョンＭＯＳ Ｆ Ｅ Ｔ
Ｍ３ｓ 、 Ｍ２Ｓを設け、Ｐ型ＭＯＳＦＥＴ’
Ｍ３＋のゲートとＰ型Ｍ ＯＳ Ｆ Ｅ Ｔ Ｍ ３
３のゲートとドレインとの接続点およびＰ型ＭＯＳ Ｆ
Ｅ Ｔ Ｍ３□のゲートとＰ型ＭＯＳＦＥＴ Ｍ
３．のゲートとドレインとの接続点から接地電位に微少
電流を流すことにより、電圧源■３１ ＋ Ｖ ３２の
電圧が変動した時Ｐ型ＭＯＳＦＥＴ Ｍ３１またはＭ
３２のゲートがフローティング状態となり、回路動作が
不安定になることを防上している。
以上説明したよに本発明は、２つの電圧源の間に直列に
接続されたＭＯＳＦＥＴのゲートとドレインとの間に、
このＭＯＳＦＥＴのしきい値電圧と等しい電位差を発生
させるバイアス手段を設けることにより、出力電圧の設
定範囲が広く、また半導体装置の製造過程において、し
きい値電圧が変化したとしても出力電圧の特性が変化し
ないという効果がある。
接続されたＭＯＳＦＥＴのゲートとドレインとの間に、
このＭＯＳＦＥＴのしきい値電圧と等しい電位差を発生
させるバイアス手段を設けることにより、出力電圧の設
定範囲が広く、また半導体装置の製造過程において、し
きい値電圧が変化したとしても出力電圧の特性が変化し
ないという効果がある。
第１図は本発明の一実施例を示す定電圧発生回路の回路
図、第２図は第１図に示した本発明の定電圧発生回路の
特性図、第３図は本発明の一実施例を示す定電圧発生回
路の回路図、第４図は従来の定電圧発生回路の回路図、
第５図は第４図に示した従来の定電圧発生回路の特性図
、第６図は第４図に示した従来の定電圧発生回路の特性
図、第７図は第４図ｋに示した従来の定電圧発生回路の
特性図、 Ｖ ｌ ｌ ｒ Ｖ ｌ ２〜Ｖ ４２・・・・電圧源
、Ｍｌ １． Ｍ、 ２〜Ｍ４２・・・ＭＯＳＦＥＴ、
■ＳＳ・・・・・接地電位、Ｖ ＯＵＴ ｌ ｒＶＯＵ
Ｔ３１ Ｖｏｕｒｔ＝・・出力端子。 代理人 弁理士 内 原 晋 ｌ １− 憎賀 Σ Σ 虚、（Ｉ１３Ｍズ
図、第２図は第１図に示した本発明の定電圧発生回路の
特性図、第３図は本発明の一実施例を示す定電圧発生回
路の回路図、第４図は従来の定電圧発生回路の回路図、
第５図は第４図に示した従来の定電圧発生回路の特性図
、第６図は第４図に示した従来の定電圧発生回路の特性
図、第７図は第４図ｋに示した従来の定電圧発生回路の
特性図、 Ｖ ｌ ｌ ｒ Ｖ ｌ ２〜Ｖ ４２・・・・電圧源
、Ｍｌ １． Ｍ、 ２〜Ｍ４２・・・ＭＯＳＦＥＴ、
■ＳＳ・・・・・接地電位、Ｖ ＯＵＴ ｌ ｒＶＯＵ
Ｔ３１ Ｖｏｕｒｔ＝・・出力端子。 代理人 弁理士 内 原 晋 ｌ １− 憎賀 Σ Σ 虚、（Ｉ１３Ｍズ
Claims (1)
- 第１の導電型を有する第１のＭＯＳ型電界効果トランジ
スターと、第１の導電型を有する第２のＭＯＳ型電界効
果トランジスターを直列に接続し、前記第１と第２のＭ
ＯＳ型電界効果トランジスターの基板電位は、該第１と
第２のＭＯＳ型電界効果トランジスターのソースと同電
位とし、第１の導電型を有する第３のＭＯＳ型電界効果
トランジスターのソースと基板電位を前記第１のＭＯＳ
型電界効果トランジスターのドレインに接続し、第３の
ＭＯＳ型電界効果トランジスターのドレイとゲートを前
記第１のＭＯＳ型電解効果トランジスターのゲートに接
続し、第１の導電型を有する第４のＭＯＳ型電界効果ト
ランジスターのソースと基板電位を前記第２のＭＯＳ型
電界効果トランジスターのドレインに接続し、第４のＭ
ＯＳ型電界効果トランジスターのドレインとゲートを前
記第２のＭＯＳ型電界効果トランジスターのゲートに接
続し、前記第１のＭＯＳ型電界効果トランジスターのソ
ースと基板電位に第１の電圧源を接続し、前記第２のＭ
ＯＳＦＥＴのドレインと前記第４のＭＯＳＦＥＴのソー
スと基板電位に第２の電圧源を接続し、前記第１と第２
のＭＯＳ型電界効果トランジスターとの接続点を出力端
子とする定電圧発生回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63090518A JPH0673092B2 (ja) | 1988-04-12 | 1988-04-12 | 定電圧発生回路 |
| US07/335,933 US4947056A (en) | 1988-04-12 | 1989-04-10 | MOSFET for producing a constant voltage |
| DE89303593T DE68907371T2 (de) | 1988-04-12 | 1989-04-12 | Schaltung für die Erzeugung einer Konstantspannung. |
| EP89303593A EP0337747B1 (en) | 1988-04-12 | 1989-04-12 | Circuit for producing a constant voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63090518A JPH0673092B2 (ja) | 1988-04-12 | 1988-04-12 | 定電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01260512A true JPH01260512A (ja) | 1989-10-17 |
| JPH0673092B2 JPH0673092B2 (ja) | 1994-09-14 |
Family
ID=14000672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63090518A Expired - Lifetime JPH0673092B2 (ja) | 1988-04-12 | 1988-04-12 | 定電圧発生回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4947056A (ja) |
| EP (1) | EP0337747B1 (ja) |
| JP (1) | JPH0673092B2 (ja) |
| DE (1) | DE68907371T2 (ja) |
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| US5644266A (en) * | 1995-11-13 | 1997-07-01 | Chen; Ming-Jer | Dynamic threshold voltage scheme for low voltage CMOS inverter |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| GB2073519B (en) * | 1980-04-03 | 1984-04-18 | Nat Semiconductor Corp | Complementary metal oxide semiconductor integrated circuit including a voltage regulator for a section operated at low voltage |
| DE3108726A1 (de) * | 1981-03-07 | 1982-09-16 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Monolithisch integrierte referenzspannungsquelle |
| DE3138558A1 (de) * | 1981-09-28 | 1983-04-07 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zur erzeugung eines von schwankungen einer versorgungsgleichspannung freien gleichspannungspegels |
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| US4788455A (en) * | 1985-08-09 | 1988-11-29 | Mitsubishi Denki Kabushiki Kaisha | CMOS reference voltage generator employing separate reference circuits for each output transistor |
| JPS62188255A (ja) * | 1986-02-13 | 1987-08-17 | Toshiba Corp | 基準電圧発生回路 |
| US4686451A (en) * | 1986-10-15 | 1987-08-11 | Triquint Semiconductor, Inc. | GaAs voltage reference generator |
| US4752699A (en) * | 1986-12-19 | 1988-06-21 | International Business Machines Corp. | On chip multiple voltage generation using a charge pump and plural feedback sense circuits |
| JPH0679263B2 (ja) * | 1987-05-15 | 1994-10-05 | 株式会社東芝 | 基準電位発生回路 |
-
1988
- 1988-04-12 JP JP63090518A patent/JPH0673092B2/ja not_active Expired - Lifetime
-
1989
- 1989-04-10 US US07/335,933 patent/US4947056A/en not_active Expired - Lifetime
- 1989-04-12 EP EP89303593A patent/EP0337747B1/en not_active Expired - Lifetime
- 1989-04-12 DE DE89303593T patent/DE68907371T2/de not_active Expired - Fee Related
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| US4947056A (en) | 1990-08-07 |
| EP0337747B1 (en) | 1993-06-30 |
| JPH0673092B2 (ja) | 1994-09-14 |
| DE68907371D1 (de) | 1993-08-05 |
| DE68907371T2 (de) | 1993-10-14 |
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