JPH05249149A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH05249149A JPH05249149A JP5074292A JP5074292A JPH05249149A JP H05249149 A JPH05249149 A JP H05249149A JP 5074292 A JP5074292 A JP 5074292A JP 5074292 A JP5074292 A JP 5074292A JP H05249149 A JPH05249149 A JP H05249149A
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- gate
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Abstract
(57)【要約】
【目的】 本発明は、ヒステリシスの上限閾値及び下限
閾値が比較入力電圧に影響されず、被比較入力端子及び
比較入力端子とも高入力インピーダンスのコンパレータ
を提供することを目的とする。 【構成】 Ｐ型ＭＯＳトランジスタＰ１０１，Ｐ１０３
及びＮ型ＭＯＳトランジスタＮ１０９，Ｎ１１３から成
る比較用差動段と並列にＮ型ＭＯＳトランジスタＮ１１
９，Ｎ１２３から成る正帰還用差動段を設け、その正帰
還用差動段の非反転入力を出力端子１０７に接続し、反
転入力を一定電圧の参照電圧１２１に接続したものであ
る。 【効果】 比較入力端子１１５及び被比較入力端子１１
１とも高入力インピーダンスにでき、ヒステリシスの上
限閾値及び下限閾値とヒステリシス幅の比較入力電圧に
よる影響を無くすことができる。
閾値が比較入力電圧に影響されず、被比較入力端子及び
比較入力端子とも高入力インピーダンスのコンパレータ
を提供することを目的とする。 【構成】 Ｐ型ＭＯＳトランジスタＰ１０１，Ｐ１０３
及びＮ型ＭＯＳトランジスタＮ１０９，Ｎ１１３から成
る比較用差動段と並列にＮ型ＭＯＳトランジスタＮ１１
９，Ｎ１２３から成る正帰還用差動段を設け、その正帰
還用差動段の非反転入力を出力端子１０７に接続し、反
転入力を一定電圧の参照電圧１２１に接続したものであ
る。 【効果】 比較入力端子１１５及び被比較入力端子１１
１とも高入力インピーダンスにでき、ヒステリシスの上
限閾値及び下限閾値とヒステリシス幅の比較入力電圧に
よる影響を無くすことができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路、特
に、ヒステリシスをもつコンパレータに関するものであ
る。
に、ヒステリシスをもつコンパレータに関するものであ
る。
【０００２】
【従来の技術】図２は従来のヒステリシスコンパレータ
の一構成例を示す回路図で、第１のＰ型ＭＯＳ２０１
（以後Ｐ２０１と記する）のソースは正側電源（以後Ｖ
ＤＤと記する）に接続され、ゲートとドレインはショー
トされる。第２のＰ型ＭＯＳ２０３（以後Ｐ２０３と記
する）のソースは前記ＶＤＤに接続され、ゲートは前記
Ｐ２０１のゲートに接続される。さらに前記Ｐ２０３の
ドレインは第３のＰ型ＭＯＳ２０５（以後Ｐ２０５と記
する）のゲートに接続される。前記Ｐ２０５のソースは
前記ＶＤＤに接続され、ドレインは出力端子２０６に接
続される。第１のＮ型ＭＯＳ２０７（以後Ｎ２０７と記
する）のゲートは被比較入力端子２０８に接続され、ド
レインは前記Ｐ２０１のドレインに接続される。第２の
Ｎ型ＭＯＳ２０９（以後Ｎ２０９と記する）のドレイン
は前記Ｐ２０３のドレインに接続され、ゲートは第１の
正帰還抵抗２１１（以後Ｒ２１１と記する）及び第２の
正帰還抵抗２１３（以後Ｒ２１３と記する）の接続点に
接続される。前記Ｎ２０７のソースは前記Ｎ２０９のソ
ースと接続され、さらに第１の定電流２１５（以後Ｉ２
１５と記する）を通して負側電源（以後ＶＳＳと記す
る）に接続される。前記Ｒ２１１の他方は前記出力端子
と接続され、さらに第２の定電流２１７（以後Ｉ２１７
と記する）を通して前記ＶＳＳに接続される。前記Ｒ２
１３の他方は比較入力端子２１９に接続される。いま比
較入力端子２１９に比較電圧（以後ＶＣＰと記する）が
入力され、出力端子電圧ＶＯＵＴが前記ＶＤＤと同一レ
ベルの時の前記Ｎ２０９のゲート電圧ＶＧＮ２０９Ａ
は、 ＶＧＮ２０９Ａ＝（ＶＤＤ−ＶＣＰ）＊Ｒ２１３／（Ｒ２１１＋Ｒ２１３） ＋ＶＣＰ となる。よって被比較入力端子２０８に加わる被比較入
力電圧ＶＩＮが前記ＶＧＮ２０９Ａより高い時に、出力
端子電圧ＶＯＵＴは反転する。また、前記同様に比較入
力端子２１９に前記ＶＣＰが入力され、出力端子電圧Ｖ
ＯＵＴが前記ＶＳＳと同一レベルの時の前記Ｎ２０９の
ゲート電圧ＶＧＮ２０９Ｂは、 ＶＧＮ２０９Ｂ＝（ＶＳＳ−ＶＣＰ）＊Ｒ２１３／（Ｒ２１１＋Ｒ２１３） ＋ＶＣＰ となる。よって被比較入力端子２０８に加わる被比較入
力電圧ＶＩＮが前記ＶＧＮ２０９Ｂより低い時に、出力
電圧ＶＯＵＴは反転すると言う動作を行なう。またヒス
テリシス幅ＶＨＩＳは、 ＶＨＩＳ＝ＶＧＮ２０９Ａ−ＶＧＮ２０９Ｂ＝（ＶＤＤ−ＶＳＳ）＊Ｒ２１ ３／Ｒ２１１＋Ｒ２１３） となる。
の一構成例を示す回路図で、第１のＰ型ＭＯＳ２０１
（以後Ｐ２０１と記する）のソースは正側電源（以後Ｖ
ＤＤと記する）に接続され、ゲートとドレインはショー
トされる。第２のＰ型ＭＯＳ２０３（以後Ｐ２０３と記
する）のソースは前記ＶＤＤに接続され、ゲートは前記
Ｐ２０１のゲートに接続される。さらに前記Ｐ２０３の
ドレインは第３のＰ型ＭＯＳ２０５（以後Ｐ２０５と記
する）のゲートに接続される。前記Ｐ２０５のソースは
前記ＶＤＤに接続され、ドレインは出力端子２０６に接
続される。第１のＮ型ＭＯＳ２０７（以後Ｎ２０７と記
する）のゲートは被比較入力端子２０８に接続され、ド
レインは前記Ｐ２０１のドレインに接続される。第２の
Ｎ型ＭＯＳ２０９（以後Ｎ２０９と記する）のドレイン
は前記Ｐ２０３のドレインに接続され、ゲートは第１の
正帰還抵抗２１１（以後Ｒ２１１と記する）及び第２の
正帰還抵抗２１３（以後Ｒ２１３と記する）の接続点に
接続される。前記Ｎ２０７のソースは前記Ｎ２０９のソ
ースと接続され、さらに第１の定電流２１５（以後Ｉ２
１５と記する）を通して負側電源（以後ＶＳＳと記す
る）に接続される。前記Ｒ２１１の他方は前記出力端子
と接続され、さらに第２の定電流２１７（以後Ｉ２１７
と記する）を通して前記ＶＳＳに接続される。前記Ｒ２
１３の他方は比較入力端子２１９に接続される。いま比
較入力端子２１９に比較電圧（以後ＶＣＰと記する）が
入力され、出力端子電圧ＶＯＵＴが前記ＶＤＤと同一レ
ベルの時の前記Ｎ２０９のゲート電圧ＶＧＮ２０９Ａ
は、 ＶＧＮ２０９Ａ＝（ＶＤＤ−ＶＣＰ）＊Ｒ２１３／（Ｒ２１１＋Ｒ２１３） ＋ＶＣＰ となる。よって被比較入力端子２０８に加わる被比較入
力電圧ＶＩＮが前記ＶＧＮ２０９Ａより高い時に、出力
端子電圧ＶＯＵＴは反転する。また、前記同様に比較入
力端子２１９に前記ＶＣＰが入力され、出力端子電圧Ｖ
ＯＵＴが前記ＶＳＳと同一レベルの時の前記Ｎ２０９の
ゲート電圧ＶＧＮ２０９Ｂは、 ＶＧＮ２０９Ｂ＝（ＶＳＳ−ＶＣＰ）＊Ｒ２１３／（Ｒ２１１＋Ｒ２１３） ＋ＶＣＰ となる。よって被比較入力端子２０８に加わる被比較入
力電圧ＶＩＮが前記ＶＧＮ２０９Ｂより低い時に、出力
電圧ＶＯＵＴは反転すると言う動作を行なう。またヒス
テリシス幅ＶＨＩＳは、 ＶＨＩＳ＝ＶＧＮ２０９Ａ−ＶＧＮ２０９Ｂ＝（ＶＤＤ−ＶＳＳ）＊Ｒ２１ ３／Ｒ２１１＋Ｒ２１３） となる。
【０００３】
【発明が解決しようとする課題】しかしながら、上記構
成のヒステリシスコンパレータではヒステリシスの上限
閾値（前記ＶＧＮ２０９Ａ）及び下限閾値（前記ＶＧＮ
２０９Ｂ）は比較入力電圧（前記ＶＣＰ）のレベルによ
って、ＶＣＰ＊Ｒ２１３／Ｒ２１１＋Ｒ２１３）の分だ
けシフトされてしまうと言う問題と、比較入力端子の入
力インピーダンスが低いため、接続される比較入力電圧
（ＶＣＰ）の出力インピーダンスがそのまま前記Ｒ２１
３に加算された状態になるので、前記Ｒ２１３に対して
比較入力電圧の出力インピーダンスをかなり小さくしな
ければならないと言った問題があった。
成のヒステリシスコンパレータではヒステリシスの上限
閾値（前記ＶＧＮ２０９Ａ）及び下限閾値（前記ＶＧＮ
２０９Ｂ）は比較入力電圧（前記ＶＣＰ）のレベルによ
って、ＶＣＰ＊Ｒ２１３／Ｒ２１１＋Ｒ２１３）の分だ
けシフトされてしまうと言う問題と、比較入力端子の入
力インピーダンスが低いため、接続される比較入力電圧
（ＶＣＰ）の出力インピーダンスがそのまま前記Ｒ２１
３に加算された状態になるので、前記Ｒ２１３に対して
比較入力電圧の出力インピーダンスをかなり小さくしな
ければならないと言った問題があった。
【０００４】この発明は、以上述べたヒステリシスの上
限閾値及び下限閾値が比較入力電圧に影響されること
と、比較入力端子の入力インピーダンスが低入力インピ
ーダンスになると言う問題を除去するため、コンパレー
タに正帰還抵抗を用いてヒステリシスを持たせる代わり
に、比較入力電圧に影響されない正帰還ループをコンパ
レータに追加することで、ヒステリシスの上限閾値及び
下限閾値が比較入力電圧に影響されず、さらに被比較入
力端子及び比較入力端子とも高入力インピーダンスのコ
ンパレータを提供することを目的とする。
限閾値及び下限閾値が比較入力電圧に影響されること
と、比較入力端子の入力インピーダンスが低入力インピ
ーダンスになると言う問題を除去するため、コンパレー
タに正帰還抵抗を用いてヒステリシスを持たせる代わり
に、比較入力電圧に影響されない正帰還ループをコンパ
レータに追加することで、ヒステリシスの上限閾値及び
下限閾値が比較入力電圧に影響されず、さらに被比較入
力端子及び比較入力端子とも高入力インピーダンスのコ
ンパレータを提供することを目的とする。
【０００５】
【課題を解決するための手段】この発明はコンパレータ
においてヒステリシスを持たせるために、比較用差動段
と並列に正帰還用差動段を追加し、その追加した正帰還
用差動段の非反転入力を出力端子に接続し、反転入力を
一定電圧の参照電圧に接続する回路を設けたものであ
る。
においてヒステリシスを持たせるために、比較用差動段
と並列に正帰還用差動段を追加し、その追加した正帰還
用差動段の非反転入力を出力端子に接続し、反転入力を
一定電圧の参照電圧に接続する回路を設けたものであ
る。
【０００６】
【作用】本発明は、コンパレータの入力差動段と並列に
別の差動段を設置して、その差動段の同相入力をコンパ
レータの出力に接続し、逆相入力を一定電圧の参照電圧
に接続して、コンパレータにヒステリシスを設定する正
帰還ループに用いることにより、比較入力端子及び被比
較入力端子とも高入力インピーダンスにすることができ
る。
別の差動段を設置して、その差動段の同相入力をコンパ
レータの出力に接続し、逆相入力を一定電圧の参照電圧
に接続して、コンパレータにヒステリシスを設定する正
帰還ループに用いることにより、比較入力端子及び被比
較入力端子とも高入力インピーダンスにすることができ
る。
【０００７】
【実施例】図１はこの発明の実施例を示す回路図であっ
て、第１のＰ型ＭＯＳ１０１（以後Ｐ１０１と記する）
のソースは正側電源（以後ＶＤＤと記する）に接続さ
れ、ゲートとドレインはショートされる。第２のＰ型Ｍ
ＯＳ１０３（以後Ｐ１０３と記する）のソースは前記Ｖ
ＤＤに接続され、ゲートは前記Ｐ１０１のゲートに接続
される。さらに前記Ｐ１０３のドレインは第３のＰ型Ｍ
ＯＳ１０５（以後Ｐ１０５と記する）のゲートに接続さ
れる。前記Ｐ１０５のソースは前記ＶＤＤに接続され、
ドレインは出力端子１０７に接続される。第１のＮ型Ｍ
ＯＳ１０９（以後Ｎ１０９と記する）のゲートは被比較
入力端子１１１に接続され、ドレインは前記Ｐ１０１の
ドレインに接続される。第２のＮ型ＭＯＳ１１３（以後
Ｎ１１３と記する）のドレインは前記Ｐ１０３のドレイ
ンに接続され、ゲートは比較入力端子１１５に接続され
る。前記Ｎ１０９のソースは前記Ｎ１１３のソースと接
続され、さらに第１の定電流１１７（以後Ｉ１１７と記
する）を通して負側電源（以後ＶＳＳと記する）に接続
される。正帰還ループとして第３のＮ型ＭＯＳ１１９
（以後Ｎ１１９と記する）のドレインは前記Ｎ１０９の
ドレインに接続され、ゲートは前記ＶＤＤの電圧と前記
ＶＳＳの電圧の間の電圧を有する参照電圧１２１（以後
ＶＳＭＰと記する）に接続される。第４のＮ型ＭＯＳ１
２３（以後Ｎ１２３と記する）のドレインは前記Ｎ１１
３のドレインと接続され、ゲートは前記出力端子１０７
及び第２の定電流１２５（以後Ｉ１２５と記する）を通
して前記ＶＳＳに接続される。前記Ｎ１１９のソースは
前記Ｎ１２３のソースと接続され、さらに前記Ｉ１１７
より小さな電流値を有する第３の定電流１２７（以後Ｉ
１２７と記する）を通して前記ＶＳＳに接続された構成
になる。
て、第１のＰ型ＭＯＳ１０１（以後Ｐ１０１と記する）
のソースは正側電源（以後ＶＤＤと記する）に接続さ
れ、ゲートとドレインはショートされる。第２のＰ型Ｍ
ＯＳ１０３（以後Ｐ１０３と記する）のソースは前記Ｖ
ＤＤに接続され、ゲートは前記Ｐ１０１のゲートに接続
される。さらに前記Ｐ１０３のドレインは第３のＰ型Ｍ
ＯＳ１０５（以後Ｐ１０５と記する）のゲートに接続さ
れる。前記Ｐ１０５のソースは前記ＶＤＤに接続され、
ドレインは出力端子１０７に接続される。第１のＮ型Ｍ
ＯＳ１０９（以後Ｎ１０９と記する）のゲートは被比較
入力端子１１１に接続され、ドレインは前記Ｐ１０１の
ドレインに接続される。第２のＮ型ＭＯＳ１１３（以後
Ｎ１１３と記する）のドレインは前記Ｐ１０３のドレイ
ンに接続され、ゲートは比較入力端子１１５に接続され
る。前記Ｎ１０９のソースは前記Ｎ１１３のソースと接
続され、さらに第１の定電流１１７（以後Ｉ１１７と記
する）を通して負側電源（以後ＶＳＳと記する）に接続
される。正帰還ループとして第３のＮ型ＭＯＳ１１９
（以後Ｎ１１９と記する）のドレインは前記Ｎ１０９の
ドレインに接続され、ゲートは前記ＶＤＤの電圧と前記
ＶＳＳの電圧の間の電圧を有する参照電圧１２１（以後
ＶＳＭＰと記する）に接続される。第４のＮ型ＭＯＳ１
２３（以後Ｎ１２３と記する）のドレインは前記Ｎ１１
３のドレインと接続され、ゲートは前記出力端子１０７
及び第２の定電流１２５（以後Ｉ１２５と記する）を通
して前記ＶＳＳに接続される。前記Ｎ１１９のソースは
前記Ｎ１２３のソースと接続され、さらに前記Ｉ１１７
より小さな電流値を有する第３の定電流１２７（以後Ｉ
１２７と記する）を通して前記ＶＳＳに接続された構成
になる。
【０００８】いま前記被比較入力端子１１１に加わる被
比較入力電圧ＶＩＮ１が前記比較端子１１５に加わる比
較入力電圧ＶＣＰよりも低く、前記出力端子の出力電圧
ＶＯＵＴが前記ＶＤＤと同一レベルになっている場合、
前記Ｎ１０９のゲートに加わる前記ＶＩＮ１よりも前記
Ｎ１１３のゲートに加わる電圧ＶＣＰが高いので前記Ｉ
１１７は前記Ｎ１１３を通して流れる。さらに前記Ｎ１
１９のゲートに加わる電圧ＶＳＭＰよりも前記Ｎ１２３
のゲートに加わる電圧ＶＯＵＴ（前記ＶＤＤと同一レベ
ル）が高いので前記Ｉ１２７は前記Ｎ１２３を通して流
れ、前記Ｉ１１７と共に前記Ｐ１０３に電流を流そうと
する。また前記Ｎ１０９及び前記Ｎ１１９には電流は流
れないため、カレントミラー回路の前記Ｐ１０１及び前
記Ｐ１０３の電流は流れない。よって前記Ｐ１０５のゲ
ート電圧は前記ＶＳＳの方向に引っ張られ、前記Ｉ１２
５よりも前記Ｐ１０５を流れる電流が大きいために出力
電圧ＶＯＵＴは前記ＶＤＤと同一レベルに固定される。
この状態から出力電圧を反転させるには、前記Ｎ１１３
の電流及び前記Ｎ１２３の電流を加えた電流よりも、前
記Ｎ１０９の電流及び前記Ｎ１１９の電流を加えた電流
を大きくしなければならない。その時のコンパレータの
上限閾値である被比較入力電圧ＶＩＮＡと比較入力電圧
ＶＣＰとの電圧差ＶＨＩＳＡは式（２）から式（６）の
式で求めることが出来る。一般にＮ型ＭＯＳに流れる電
流は式（１）で示される。
比較入力電圧ＶＩＮ１が前記比較端子１１５に加わる比
較入力電圧ＶＣＰよりも低く、前記出力端子の出力電圧
ＶＯＵＴが前記ＶＤＤと同一レベルになっている場合、
前記Ｎ１０９のゲートに加わる前記ＶＩＮ１よりも前記
Ｎ１１３のゲートに加わる電圧ＶＣＰが高いので前記Ｉ
１１７は前記Ｎ１１３を通して流れる。さらに前記Ｎ１
１９のゲートに加わる電圧ＶＳＭＰよりも前記Ｎ１２３
のゲートに加わる電圧ＶＯＵＴ（前記ＶＤＤと同一レベ
ル）が高いので前記Ｉ１２７は前記Ｎ１２３を通して流
れ、前記Ｉ１１７と共に前記Ｐ１０３に電流を流そうと
する。また前記Ｎ１０９及び前記Ｎ１１９には電流は流
れないため、カレントミラー回路の前記Ｐ１０１及び前
記Ｐ１０３の電流は流れない。よって前記Ｐ１０５のゲ
ート電圧は前記ＶＳＳの方向に引っ張られ、前記Ｉ１２
５よりも前記Ｐ１０５を流れる電流が大きいために出力
電圧ＶＯＵＴは前記ＶＤＤと同一レベルに固定される。
この状態から出力電圧を反転させるには、前記Ｎ１１３
の電流及び前記Ｎ１２３の電流を加えた電流よりも、前
記Ｎ１０９の電流及び前記Ｎ１１９の電流を加えた電流
を大きくしなければならない。その時のコンパレータの
上限閾値である被比較入力電圧ＶＩＮＡと比較入力電圧
ＶＣＰとの電圧差ＶＨＩＳＡは式（２）から式（６）の
式で求めることが出来る。一般にＮ型ＭＯＳに流れる電
流は式（１）で示される。
【０００９】 ＩＤ＝（Ｗ／Ｌ）＊μｎ＊ＣＯ＊［（ＶＧ−ＶＴ）＊ＶＤ−１／２＊ＶＤ2 ］ ・・・・・・式（１） ｛ＩＤ：ドレイン電流 Ｗ：ゲート幅 Ｌ：ゲート長
μｎ：電子移動度 ＶＧ：ゲート電圧 ＶＴ：スレッシュホールド電圧 Ｖ
Ｄ：ドレイン電圧｝ 前記Ｎ１０９及び前記Ｎ１１３は同一特性で有り、また
ドレイン電圧も同一レベルになる。前記Ｎ１０９及び前
記Ｎ１１３のソース電圧をＶＳ１２、ドレイン電圧をＶ
Ｄ１２、前記Ｎ１０９の電流をＩＤ１、前記Ｎ１１３の
電流をＩＤ２とすると、 Ｉ１２７＝ＩＤ１−ＩＤ２ ・・・・・・式（２） Ｉ１２７＝（Ｗ／Ｌ）＊μｎ＊ＣＯ＊［（ＶＩＮＡ−ＶＳ１２−ＶＴ）＊Ｖ Ｄ１２−１／２＊（ＶＤ１２）2 ］− （Ｗ／Ｌ）＊μｎ＊ＣＯ＊［（ＶＣＰ−ＶＳ１２−ＶＴ）＊ＶＤ １２−１／２＊（ＶＤ１２）2 ］−・・・・・・式（３） Ｉ１２７＝（Ｗ／Ｌ）＊μｎ＊ＣＯ＊ＶＤ１２＊（ＶＩＮＡ−ＶＣＰ） ・・・・・・式（４） ＶＩＮＡ−ＶＣＰ＝Ｉ１２７／［（Ｗ／Ｌ）＊μｎ＊ＣＯ＊ＶＤ１２］ ・・・・・・式（５） ＶＨＩＳＡ＝ＶＩＮＡ−ＶＣＰ ＝Ｉ１２７／［（Ｗ／Ｌ）＊μｎ＊ＣＯ＊ＶＤ１２］ ・・・・・・式（６） また前記被比較入力端子１１１に加わる被比較入力電圧
ＶＩＮ２が前記比較入力端子１１５に加わる比較入力電
圧ＶＣＰよりも高く、前記出力端子の出力電圧ＶＯＵＴ
が前記ＶＳＳと同一レベルになっている場合、前記Ｎ１
０９のゲートに加わる前記ＶＩＮ２よりも前記Ｎ１１３
のゲートに加わる電圧ＶＣＰが低いので前記Ｉ１１７は
前記Ｎ１０９を通して流れる。さらに前記Ｎ１１９のゲ
ートに加わる電圧ＶＳＭＰよりも前記Ｎ１２３のゲート
に加わる電圧ＶＯＵＴ（前記ＶＳＳと同一レベル）が低
いので前記Ｉ１２７は前記Ｎ１１９を通して流れ、前記
Ｉ１１７と共にカレントミラー回路の前記Ｐ１０１及び
前記Ｐ１０３に電流を流そうとする。また前記Ｎ１１３
及び前記Ｎ１２３には電流は流れないため、前記Ｐ１０
５のゲート電圧は前記ＶＤＤの方向に引っ張られ、前記
Ｐ１０５には電流が流れない。よって前記Ｉ１２５によ
り出力電圧ＶＯＵＴは前記ＶＳＳと同一レベルに固定さ
れる。この状態から出力電圧を反転させるには、前記Ｎ
１０９の電流及び前記Ｎ１１９の電流を加えた電流より
も、前記Ｎ１１３の電流及び前記Ｎ１２３の電流を加え
た電流を大きくしなければならない。その時のコンパレ
ータの下限閾値である被比較入力電圧ＶＩＮＢと比較入
力電圧ＶＣＰとの電圧差ＶＨＩＳＢは式（７）から式
（１１）の式で求めることが出来る。
μｎ：電子移動度 ＶＧ：ゲート電圧 ＶＴ：スレッシュホールド電圧 Ｖ
Ｄ：ドレイン電圧｝ 前記Ｎ１０９及び前記Ｎ１１３は同一特性で有り、また
ドレイン電圧も同一レベルになる。前記Ｎ１０９及び前
記Ｎ１１３のソース電圧をＶＳ１２、ドレイン電圧をＶ
Ｄ１２、前記Ｎ１０９の電流をＩＤ１、前記Ｎ１１３の
電流をＩＤ２とすると、 Ｉ１２７＝ＩＤ１−ＩＤ２ ・・・・・・式（２） Ｉ１２７＝（Ｗ／Ｌ）＊μｎ＊ＣＯ＊［（ＶＩＮＡ−ＶＳ１２−ＶＴ）＊Ｖ Ｄ１２−１／２＊（ＶＤ１２）2 ］− （Ｗ／Ｌ）＊μｎ＊ＣＯ＊［（ＶＣＰ−ＶＳ１２−ＶＴ）＊ＶＤ １２−１／２＊（ＶＤ１２）2 ］−・・・・・・式（３） Ｉ１２７＝（Ｗ／Ｌ）＊μｎ＊ＣＯ＊ＶＤ１２＊（ＶＩＮＡ−ＶＣＰ） ・・・・・・式（４） ＶＩＮＡ−ＶＣＰ＝Ｉ１２７／［（Ｗ／Ｌ）＊μｎ＊ＣＯ＊ＶＤ１２］ ・・・・・・式（５） ＶＨＩＳＡ＝ＶＩＮＡ−ＶＣＰ ＝Ｉ１２７／［（Ｗ／Ｌ）＊μｎ＊ＣＯ＊ＶＤ１２］ ・・・・・・式（６） また前記被比較入力端子１１１に加わる被比較入力電圧
ＶＩＮ２が前記比較入力端子１１５に加わる比較入力電
圧ＶＣＰよりも高く、前記出力端子の出力電圧ＶＯＵＴ
が前記ＶＳＳと同一レベルになっている場合、前記Ｎ１
０９のゲートに加わる前記ＶＩＮ２よりも前記Ｎ１１３
のゲートに加わる電圧ＶＣＰが低いので前記Ｉ１１７は
前記Ｎ１０９を通して流れる。さらに前記Ｎ１１９のゲ
ートに加わる電圧ＶＳＭＰよりも前記Ｎ１２３のゲート
に加わる電圧ＶＯＵＴ（前記ＶＳＳと同一レベル）が低
いので前記Ｉ１２７は前記Ｎ１１９を通して流れ、前記
Ｉ１１７と共にカレントミラー回路の前記Ｐ１０１及び
前記Ｐ１０３に電流を流そうとする。また前記Ｎ１１３
及び前記Ｎ１２３には電流は流れないため、前記Ｐ１０
５のゲート電圧は前記ＶＤＤの方向に引っ張られ、前記
Ｐ１０５には電流が流れない。よって前記Ｉ１２５によ
り出力電圧ＶＯＵＴは前記ＶＳＳと同一レベルに固定さ
れる。この状態から出力電圧を反転させるには、前記Ｎ
１０９の電流及び前記Ｎ１１９の電流を加えた電流より
も、前記Ｎ１１３の電流及び前記Ｎ１２３の電流を加え
た電流を大きくしなければならない。その時のコンパレ
ータの下限閾値である被比較入力電圧ＶＩＮＢと比較入
力電圧ＶＣＰとの電圧差ＶＨＩＳＢは式（７）から式
（１１）の式で求めることが出来る。
【００１０】 Ｉ１２７＝ＩＤ１−ＩＤ２ ・・・・・・式（７） Ｉ１２７＝（Ｗ／Ｌ）＊μｎ＊ＣＯ＊［（ＶＣＰ−ＶＳ１２−ＶＴ）＊ＶＤ １２−１／２＊（ＶＤ１２）2 ］− （Ｗ／Ｌ）＊μｎ＊ＣＯ＊［（ＶＩＮＢ−ＶＳ１２−ＶＴ）＊Ｖ Ｄ１２−１／２＊（ＶＤ１２）2 ］−・・・・・式（８） Ｉ１２７＝（Ｗ／Ｌ）＊μｎ＊ＣＯ＊ＶＤ１２＊（ＶＣＰ−ＶＩＮＢ） ・・・・・・式（９） ＶＣＰ−ＶＩＮＢ＝Ｉ１２７／［（Ｗ／Ｌ）＊μｎ＊ＣＯ＊ＶＤ１２］ ・・・・・・式（１０） ＶＨＩＳＢ＝ＶＣＰ−ＶＩＮＢ ＝Ｉ１２７／［（Ｗ／Ｌ）＊μｎ＊ＣＯ＊ＶＤ１２］ ・・・・・・式（１１） よってヒステリシス幅ＶＨＩＳは、 ＶＨＩＳ＝ＶＨＩＳＡ＋ＶＨＩＳＢ ＝（ＶＩＮＡ−ＶＣＰ）＋（ＶＣＰ−ＶＩＮＢ） ＝ＶＩＮＡ−ＶＩＮＢ ＝２＊Ｉ１２７／［（Ｗ／Ｌ）＊μｎ＊ＣＯ＊ＶＤ１２］ となり、ヒステリシスの上限閾値ＶＩＮＡ及び下限閾値
ＶＩＮＢとヒステリシス幅ＶＨＩＳは比較入力電圧ＶＣ
Ｐの影響がない。
ＶＩＮＢとヒステリシス幅ＶＨＩＳは比較入力電圧ＶＣ
Ｐの影響がない。
【００１１】
【発明の効果】以上、詳細に説明したようにこの発明に
よれば、コンパレータの入力差動段と並列に別の差動段
を設置して、その差動段の同相入力をコンパレータの出
力に接続し、逆相入力を一定電圧の参照電圧に接続し
て、コンパレータにヒステリシスを設定する正帰還ルー
プに用いることにより、比較入力端子及び被比較入力端
子とも高入力インピーダンスにすることが出来る。更に
比較入力端子とヒステリシスを設定する正帰還ループを
分けることにより、ヒステリシスの上限敷居値及び下限
敷居値とヒステリシス幅の比較入力電圧による影響を無
くすことが出来る。
よれば、コンパレータの入力差動段と並列に別の差動段
を設置して、その差動段の同相入力をコンパレータの出
力に接続し、逆相入力を一定電圧の参照電圧に接続し
て、コンパレータにヒステリシスを設定する正帰還ルー
プに用いることにより、比較入力端子及び被比較入力端
子とも高入力インピーダンスにすることが出来る。更に
比較入力端子とヒステリシスを設定する正帰還ループを
分けることにより、ヒステリシスの上限敷居値及び下限
敷居値とヒステリシス幅の比較入力電圧による影響を無
くすことが出来る。
【図１】本発明の実施例を示す回路図。
【図２】従来のコンパレータを示す回路図。
Ｐ１０１，Ｐ１０３，Ｐ１０５ Ｐ型ＭＯＳトランジ
スタ Ｎ１０９，Ｎ１１３，Ｎ１１９，Ｎ１２３ Ｎ型ＭＯ
Ｓトランジスタ
スタ Ｎ１０９，Ｎ１１３，Ｎ１１９，Ｎ１２３ Ｎ型ＭＯ
Ｓトランジスタ
Claims (1)
- 【請求項１】 第１の制御電極を有する第１導電型の第
１のトランジスタであって、 第１の電極が第１の電位を有する第１の電源に接続し、
第２の電極が第１のノードに接続する前記第１のトラン
ジスタと、 前記第１の制御電極に接続する第２の制御電極を有する
第１導電型の第２のトランジスタであって、 第１の電極が前記第１の電源に接続し、第２の電極が第
２のノードに接続する前記第２のトランジスタと、 第１の入力信号が与えられる第３の制御電極を有する第
２導電型の第３のトランジスタであって、 第１の電極が前記第１のノードに接続し、第２の電極が
第２の電位を有する第２の電源に接続する前記第３のト
ランジスタと、 第２の入力信号が与えられる第４の制御電極を有する第
２導電型の第４のトランジスタであって、 第１の電極が前記第２のノードに接続し、第２の電極が
前記第２の電源に接続する前記第４のトランジスタと、 前記第２のノードに接続する第５の制御電極を有する第
１導電型の第５のトランジスタであって、 第１の電極が前記第１の電源に接続し、第２の電極が第
３のノードに接続する前記第５のトランジスタと、 第３の電位を有する第３の電源に接続する第６の制御電
極を有する第２導電型の第６のトランジスタであって、 第１の電極が前記第１のノードに接続し、第２の電極が
前記第２の電源に接続する前記第６のトランジスタと、 前記第３のノードに接続する第７の制御電極を有する第
２導電型の第７のトランジスタであって、 第１の電極が前記第５の制御電極に接続し、第２の電極
が前記第２の電源に接続する前記第７のトランジスタ
と、 前記第３のノードに接続する出力端子と、を有すること
を特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5074292A JPH05249149A (ja) | 1992-03-09 | 1992-03-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5074292A JPH05249149A (ja) | 1992-03-09 | 1992-03-09 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05249149A true JPH05249149A (ja) | 1993-09-28 |
Family
ID=12867298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5074292A Pending JPH05249149A (ja) | 1992-03-09 | 1992-03-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05249149A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11838665B2 (en) | 2020-02-26 | 2023-12-05 | Canon Kabushiki Kaisha | Comparator, ad converter, photoelectric conversion device, imaging system, and movable object |
-
1992
- 1992-03-09 JP JP5074292A patent/JPH05249149A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11838665B2 (en) | 2020-02-26 | 2023-12-05 | Canon Kabushiki Kaisha | Comparator, ad converter, photoelectric conversion device, imaging system, and movable object |
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