JPH0591726A - 昇圧回路 - Google Patents
昇圧回路Info
- Publication number
- JPH0591726A JPH0591726A JP3272138A JP27213891A JPH0591726A JP H0591726 A JPH0591726 A JP H0591726A JP 3272138 A JP3272138 A JP 3272138A JP 27213891 A JP27213891 A JP 27213891A JP H0591726 A JPH0591726 A JP H0591726A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- timing
- voltage
- power supply
- booster circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/0083—Converters characterised by their input or output configuration
- H02M1/009—Converters characterised by their input or output configuration having two or more independently controlled outputs
Landscapes
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】
【目的】 入力電圧よりも正負側に各々０．５倍だけ広
がった電圧を得ること。 【構成】 第１のタイミングで電源端子１と接地２の間
に直列接続される第１、第２のコンデンサＣ１、Ｃ２
と、第１のタイミングと交互に発生する第２のタイミン
グで第１のコンデンサＣ１とループ接続され負極側が電
源端子１に接続される第３のコンデンサＣ３と、第２の
タイミングで第２のコンデンサＣ２とループ接続され正
極側が接地２に接続される第４のコンデンサＣ４とから
構成し、第３のコンデンサＣ３の正極側を第１の出力端
子３に、第４のコンデンサＣ４の負極側を第２の出力端
子４に各々接続した。
がった電圧を得ること。 【構成】 第１のタイミングで電源端子１と接地２の間
に直列接続される第１、第２のコンデンサＣ１、Ｃ２
と、第１のタイミングと交互に発生する第２のタイミン
グで第１のコンデンサＣ１とループ接続され負極側が電
源端子１に接続される第３のコンデンサＣ３と、第２の
タイミングで第２のコンデンサＣ２とループ接続され正
極側が接地２に接続される第４のコンデンサＣ４とから
構成し、第３のコンデンサＣ３の正極側を第１の出力端
子３に、第４のコンデンサＣ４の負極側を第２の出力端
子４に各々接続した。
Description
【０００１】
【産業上の利用分野】本発明は、直流入力電圧の正側、
負側をその入力電圧よりも０．５倍だけ拡大して出力す
る昇圧回路に関するものである。
負側をその入力電圧よりも０．５倍だけ拡大して出力す
る昇圧回路に関するものである。
【０００２】
【従来の技術】従来から、デジタル回路とアナログ回路
が混在する集積回路では、アナログ回路部分の電源をデ
ジタル回路部分のそれと共用するか、外部から別に供給
するか、あるいはデジタル回路部分に供給されている電
源を昇圧して±２Ｖｃｃの電圧を作り、これをアナログ
回路部分の電源として供給していた。
が混在する集積回路では、アナログ回路部分の電源をデ
ジタル回路部分のそれと共用するか、外部から別に供給
するか、あるいはデジタル回路部分に供給されている電
源を昇圧して±２Ｖｃｃの電圧を作り、これをアナログ
回路部分の電源として供給していた。
【０００３】
【発明が解決しようとする課題】しかし、アナログ回路
部分の電源をデジタル回路部分の電源と共用する方法で
はアナログ回路部分の電源電圧のマージン（余裕）が少
なくなり、また別電源を供給する方法では新たに電源を
用意しなければならず、更にデジタル回路部分の電源を
利用して±２Ｖｃｃの電圧を作る方法ではマージンの取
り過ぎで電力消費が大きくなるという問題があった。
部分の電源をデジタル回路部分の電源と共用する方法で
はアナログ回路部分の電源電圧のマージン（余裕）が少
なくなり、また別電源を供給する方法では新たに電源を
用意しなければならず、更にデジタル回路部分の電源を
利用して±２Ｖｃｃの電圧を作る方法ではマージンの取
り過ぎで電力消費が大きくなるという問題があった。
【０００４】本発明の目的は、デジタル回路とアナログ
回路が混在する集積回路に適用して、アナログ回路部分
の電源電圧のマージンが少なくなることはなく、別電源
も必要とせず、また無駄な電力消費も生じないようにし
た昇圧回路を提供することである。
回路が混在する集積回路に適用して、アナログ回路部分
の電源電圧のマージンが少なくなることはなく、別電源
も必要とせず、また無駄な電力消費も生じないようにし
た昇圧回路を提供することである。
【０００５】
【課題を解決するための手段】このために本発明の昇圧
回路は、第１のタイミングで電源端子と接地間に直列接
続される第１、第２のコンデンサと、上記第１のタイミ
ングと交互に発生する第２のタイミングで上記第１のコ
ンデンサとループ接続され負極側が上記電源端子に接続
される第３のコンデンサと、上記第２のタイミングで上
記第２のコンデンサとループ接続され正極側が接地に接
続される第４のコンデンサとからなり、上記第３のコン
デンサの正極側を第１の出力端子に接続し、上記第４の
コンデンサの負極側を第２の出力端子に接続して構成し
た。
回路は、第１のタイミングで電源端子と接地間に直列接
続される第１、第２のコンデンサと、上記第１のタイミ
ングと交互に発生する第２のタイミングで上記第１のコ
ンデンサとループ接続され負極側が上記電源端子に接続
される第３のコンデンサと、上記第２のタイミングで上
記第２のコンデンサとループ接続され正極側が接地に接
続される第４のコンデンサとからなり、上記第３のコン
デンサの正極側を第１の出力端子に接続し、上記第４の
コンデンサの負極側を第２の出力端子に接続して構成し
た。
【０００６】
【作用】本発明では、第１の出力端子に入力電圧の１．
５倍の電圧が発生し、第２の出力端子に入力電圧の半分
の負の電圧が発生する。つまり、正側が入力電圧よりも
その入力電圧の０．５倍だけ高く、負側が０．５倍だけ
低い電圧となる。このため、デジタル回路とアナログ回
路が混在する集積回路において、上記入力電圧をデジタ
ル回路の電源電圧とすることにより、上記得られた正負
電圧を適正なマージンで消費電力を抑えたアナログ回路
用電源として利用できる。
５倍の電圧が発生し、第２の出力端子に入力電圧の半分
の負の電圧が発生する。つまり、正側が入力電圧よりも
その入力電圧の０．５倍だけ高く、負側が０．５倍だけ
低い電圧となる。このため、デジタル回路とアナログ回
路が混在する集積回路において、上記入力電圧をデジタ
ル回路の電源電圧とすることにより、上記得られた正負
電圧を適正なマージンで消費電力を抑えたアナログ回路
用電源として利用できる。
【０００７】
【実施例】以下、本発明の実施例について説明する。図
１はその昇圧回路の原理回路図である。１は電源端子
（入力端子）、２は接地、３は第１出力端子、４は第２
出力端子である。またＳ１〜Ｓ７はスイッチ、Ｃ１〜Ｃ
４はコンデンサである。
１はその昇圧回路の原理回路図である。１は電源端子
（入力端子）、２は接地、３は第１出力端子、４は第２
出力端子である。またＳ１〜Ｓ７はスイッチ、Ｃ１〜Ｃ
４はコンデンサである。
【０００８】この回路では、次のシーケンスでスイッチ
Ｓ１〜Ｓ７をオン／オフ制御する。 （１）．Ｓ１、Ｓ３、Ｓ６をオンし、Ｓ２、Ｓ４、Ｓ
５、Ｓ７をオフする。 （２）．Ｓ２、Ｓ４、Ｓ５、Ｓ７をオンし、Ｓ１、Ｓ
３、Ｓ６をオフする。 （３）．（１）と（２）を繰り返す。
Ｓ１〜Ｓ７をオン／オフ制御する。 （１）．Ｓ１、Ｓ３、Ｓ６をオンし、Ｓ２、Ｓ４、Ｓ
５、Ｓ７をオフする。 （２）．Ｓ２、Ｓ４、Ｓ５、Ｓ７をオンし、Ｓ１、Ｓ
３、Ｓ６をオフする。 （３）．（１）と（２）を繰り返す。
【０００９】この結果、（１）のステップでは、コンデ
ンサＣ１、Ｃ２に電源電圧Ｖｃｃが印加して、コンデン
サＣ１はＶｃｃ−０．５Ｖｃｃの電圧、またコンデンサ
Ｃ２は０．５Ｖｃｃ−０（接地電位）の電圧となるよう
電荷が充電される。
ンサＣ１、Ｃ２に電源電圧Ｖｃｃが印加して、コンデン
サＣ１はＶｃｃ−０．５Ｖｃｃの電圧、またコンデンサ
Ｃ２は０．５Ｖｃｃ−０（接地電位）の電圧となるよう
電荷が充電される。
【００１０】次の（２）のステップでは、コンデンサＣ
１がコンデンサＣ３とループ接続され、またコンデンサ
Ｃ２がコンデンサＣ４とループ接続される。よって、コ
ンデンサＣ３にはコンデンサＣ１の０．５Ｖｃｃの電荷
が充電され、そのコンデンサＣ３の負極側に電源端子１
の電圧Ｖｃｃが印加するので、第１出力端子３には１．
５Ｖｃｃの電圧が出力する。また、コンデンサＣ４には
コンデンサＣ２の０．５Ｖｃｃの電荷が接地側を正とし
て充電されるので、第２出力端子４には−０．５Ｖｃｃ
の電圧が出力する。
１がコンデンサＣ３とループ接続され、またコンデンサ
Ｃ２がコンデンサＣ４とループ接続される。よって、コ
ンデンサＣ３にはコンデンサＣ１の０．５Ｖｃｃの電荷
が充電され、そのコンデンサＣ３の負極側に電源端子１
の電圧Ｖｃｃが印加するので、第１出力端子３には１．
５Ｖｃｃの電圧が出力する。また、コンデンサＣ４には
コンデンサＣ２の０．５Ｖｃｃの電荷が接地側を正とし
て充電されるので、第２出力端子４には−０．５Ｖｃｃ
の電圧が出力する。
【００１１】以上の出力端子３、４の電圧は、上記した
（１）、（２）の動作の繰返しが少ないうちは、上記し
た電圧１．５Ｖｃｃ、−０．５Ｖｃｃに達しないが、所
定回数以上繰り返して行われることにより、コンデンサ
Ｃ３、Ｃ４の充電電荷が充分となり、安定して発生す
る。
（１）、（２）の動作の繰返しが少ないうちは、上記し
た電圧１．５Ｖｃｃ、−０．５Ｖｃｃに達しないが、所
定回数以上繰り返して行われることにより、コンデンサ
Ｃ３、Ｃ４の充電電荷が充分となり、安定して発生す
る。
【００１２】図２は上記した昇圧回路の具体的回路図で
ある。ここでは、スイッチＳ１〜Ｓ４をＰチャンネルＭ
ＯＳトランジスタＭＰ１〜ＭＰ４で構成し、スイッチＳ
５〜Ｓ７をＮチャンネルＭＯＳトランジスタＭＮ５〜Ｍ
Ｎ７で構成している。５〜７はインバータ、８はクロッ
ク入力端子である。
ある。ここでは、スイッチＳ１〜Ｓ４をＰチャンネルＭ
ＯＳトランジスタＭＰ１〜ＭＰ４で構成し、スイッチＳ
５〜Ｓ７をＮチャンネルＭＯＳトランジスタＭＮ５〜Ｍ
Ｎ７で構成している。５〜７はインバータ、８はクロッ
ク入力端子である。
【００１３】この回路では、入力端子８に入力するクロ
ックが”Ｌ”レベルのとき、ＭＰ１、ＭＰ３、ＭＮ６が
オンして他がオフし、これによりコンデンサＣ１、Ｃ２
に電荷が充電される。また、”Ｈ”レベルのとき、ＭＰ
２、ＭＰ４、ＭＮ５、ＭＮ７がオンして他がオフし、こ
れによりコンデンサＣ１の電荷がコンデンサＣ３に転移
し、コンデンサＣ２の電荷がコンデンサＣ４に転移す
る。
ックが”Ｌ”レベルのとき、ＭＰ１、ＭＰ３、ＭＮ６が
オンして他がオフし、これによりコンデンサＣ１、Ｃ２
に電荷が充電される。また、”Ｈ”レベルのとき、ＭＰ
２、ＭＰ４、ＭＮ５、ＭＮ７がオンして他がオフし、こ
れによりコンデンサＣ１の電荷がコンデンサＣ３に転移
し、コンデンサＣ２の電荷がコンデンサＣ４に転移す
る。
【００１４】図３は図２におけるＰチャンネルＭＯＳト
ランジスタＭＰ１に並列に、ＮチャンネルＭＯＳトラン
ジスタＭＮ１を接続してトランスミッショゲート化した
ものであって、入力端子８に印加するクロックが”Ｌ”
レベルのときに、このＭＮ１がＭＰ１と同時にオンして
その部分の導通抵抗を低下させ、”Ｈ”レベルのときに
ＭＰ１と同時にオフする。
ランジスタＭＰ１に並列に、ＮチャンネルＭＯＳトラン
ジスタＭＮ１を接続してトランスミッショゲート化した
ものであって、入力端子８に印加するクロックが”Ｌ”
レベルのときに、このＭＮ１がＭＰ１と同時にオンして
その部分の導通抵抗を低下させ、”Ｈ”レベルのときに
ＭＰ１と同時にオフする。
【００１５】なお、上記した説明ではスイッチＳ１〜Ｓ
７をＭＯＳトランジスタで構成しているが、通常のバイ
ポーラトランジスタで構成することもできる。
７をＭＯＳトランジスタで構成しているが、通常のバイ
ポーラトランジスタで構成することもできる。
【００１６】
【発明の効果】以上のように本発明の昇圧回路によれ
ば、＋Ｖｃｃの電圧を入力して＋１．５Ｖｃｃの電圧
と、−０．５Ｖｃｃの電圧を得ることができる。このた
め、デジタル回路とアナログ回路が混在する集積回路の
アナログ回路の電源用としてこれを利用することによ
り、別電源を用意する必要はない。デジタル回路にＶｃ
ｃを印加させ、このＶｃｃを昇圧することで入力電圧の
正側、負側に各々０．５倍だけ広がった電圧を得ること
ができるので、適正マージンで無駄な消費電力も生じな
くなる。
ば、＋Ｖｃｃの電圧を入力して＋１．５Ｖｃｃの電圧
と、−０．５Ｖｃｃの電圧を得ることができる。このた
め、デジタル回路とアナログ回路が混在する集積回路の
アナログ回路の電源用としてこれを利用することによ
り、別電源を用意する必要はない。デジタル回路にＶｃ
ｃを印加させ、このＶｃｃを昇圧することで入力電圧の
正側、負側に各々０．５倍だけ広がった電圧を得ること
ができるので、適正マージンで無駄な消費電力も生じな
くなる。
【図１】 本発明の原理の説明のための昇圧回路の回
路図である。
路図である。
【図２】 本発明の一実施例の昇圧回路の回路図であ
る。
る。
【図３】 本発明の別の実施例の昇圧回路の回路図で
ある。
ある。
１：電源端子（入力端子）、２：接地、３：第１出力端
子、４：第２出力端子、５〜７：インバータ、８：クロ
ック入力端子、ＭＰ１〜ＭＰ４：ＰチャンネルＭＯＳト
ランジスタ、ＭＮ１、ＭＮ５〜ＭＮ７：ＮチャンネルＭ
ＯＳトランジスタ。
子、４：第２出力端子、５〜７：インバータ、８：クロ
ック入力端子、ＭＰ１〜ＭＰ４：ＰチャンネルＭＯＳト
ランジスタ、ＭＮ１、ＭＮ５〜ＭＮ７：ＮチャンネルＭ
ＯＳトランジスタ。
Claims (3)
- 【請求項１】 第１のタイミングで電源端子と接地間
に直列接続される第１、第２のコンデンサと、上記第１
のタイミングと交互に発生する第２のタイミングで上記
第１のコンデンサとループ接続され負極側が上記電源端
子に接続される第３のコンデンサと、上記第２のタイミ
ングで上記第２のコンデンサとループ接続され正極側が
接地に接続される第４のコンデンサとからなり、上記第
３のコンデンサの正極側を第１の出力端子に接続し、上
記第４のコンデンサの負極側を第２の出力端子に接続し
たことを特徴とする昇圧回路。 - 【請求項２】 上記第１のタイミングと上記第２のタ
イミングの発生を、スイッチの切り換えにより行うこと
を特徴とする請求項１に記載の昇圧回路。 - 【請求項３】 上記スイッチをＭＯＳトランジスタ又
はバイポーラトランジスタで構成したことを特徴とする
請求項２に記載の昇圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3272138A JP3064573B2 (ja) | 1991-09-24 | 1991-09-24 | 昇圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3272138A JP3064573B2 (ja) | 1991-09-24 | 1991-09-24 | 昇圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0591726A true JPH0591726A (ja) | 1993-04-09 |
| JP3064573B2 JP3064573B2 (ja) | 2000-07-12 |
Family
ID=17509619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3272138A Expired - Fee Related JP3064573B2 (ja) | 1991-09-24 | 1991-09-24 | 昇圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3064573B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004066478A1 (en) | 2003-01-17 | 2004-08-05 | Koninklijke Philips Electronics N.V. | A charge pump circuit |
| WO2012063494A1 (ja) * | 2010-11-12 | 2012-05-18 | 旭化成エレクトロニクス株式会社 | チャージ・ポンプ回路及びその制御方法、半導体集積回路 |
| JP2013240278A (ja) * | 2007-08-08 | 2013-11-28 | Advanced Analogic Technologies Inc | マルチ出力を有する時分割キャパシタｄｃ／ｄｃコンバータ |
-
1991
- 1991-09-24 JP JP3272138A patent/JP3064573B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004066478A1 (en) | 2003-01-17 | 2004-08-05 | Koninklijke Philips Electronics N.V. | A charge pump circuit |
| JP2013240278A (ja) * | 2007-08-08 | 2013-11-28 | Advanced Analogic Technologies Inc | マルチ出力を有する時分割キャパシタｄｃ／ｄｃコンバータ |
| KR20150036770A (ko) * | 2007-08-08 | 2015-04-07 | 어드밴스드 아날로직 테크놀로지스 인코퍼레이티드 | 다중 출력을 갖는 시간 다중화된 커패시터 ｄｃ/ｄｃ 컨버터 |
| WO2012063494A1 (ja) * | 2010-11-12 | 2012-05-18 | 旭化成エレクトロニクス株式会社 | チャージ・ポンプ回路及びその制御方法、半導体集積回路 |
| US8446213B2 (en) | 2010-11-12 | 2013-05-21 | Asahi Kasei Microdevices Corporation | Charge pump circuit, control method thereof, and semiconductor integrated circuit |
| JP5362905B2 (ja) * | 2010-11-12 | 2013-12-11 | 旭化成エレクトロニクス株式会社 | チャージ・ポンプ回路及びその制御方法、半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3064573B2 (ja) | 2000-07-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000411 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| LAPS | Cancellation because of no payment of annual fees |