JPH07319567A - ツェナーダイオードによる基準電圧を有するレギュレータ回路 - Google Patents
ツェナーダイオードによる基準電圧を有するレギュレータ回路Info
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- JPH07319567A JPH07319567A JP7139852A JP13985295A JPH07319567A JP H07319567 A JPH07319567 A JP H07319567A JP 7139852 A JP7139852 A JP 7139852A JP 13985295 A JP13985295 A JP 13985295A JP H07319567 A JPH07319567 A JP H07319567A
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
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- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
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- Control Of Electrical Variables (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
Abstract
(57)【要約】 （修正有）
【目的】電源電圧より高い電圧を、同じく電源電圧より
高い基準電圧よりも低い値に制限するために使用される
電圧調整回路を提供する。 【構成】電圧レギュレータ回路２が、制限すべき電圧を
受ける１つの入力を備えており、この入力は制限トラン
ジスタを介してグランドに接続されている。このトラン
ジスタを制御するために、比較器１５と左右対称の差動
ステージ１９が使用される。差動ステージ１９は制限す
べき電圧とツェナーダイオード１３によって発生された
基準電圧とを受け、入力された電圧よりも低い電圧を比
較器１５に供給する。比較器１５の出力は制限トランジ
スタの制御ゲートに接続される。このレギュレータ回路
２は、電気的にプログラム可能なメモリ内の昇圧器によ
って発生された電圧を調整するために有利に利用され
る。
高い基準電圧よりも低い値に制限するために使用される
電圧調整回路を提供する。 【構成】電圧レギュレータ回路２が、制限すべき電圧を
受ける１つの入力を備えており、この入力は制限トラン
ジスタを介してグランドに接続されている。このトラン
ジスタを制御するために、比較器１５と左右対称の差動
ステージ１９が使用される。差動ステージ１９は制限す
べき電圧とツェナーダイオード１３によって発生された
基準電圧とを受け、入力された電圧よりも低い電圧を比
較器１５に供給する。比較器１５の出力は制限トランジ
スタの制御ゲートに接続される。このレギュレータ回路
２は、電気的にプログラム可能なメモリ内の昇圧器によ
って発生された電圧を調整するために有利に利用され
る。
Description
【０００１】
【産業上の利用分野】本発明は、安定な基準電圧を発生
するためのツェナーダイオード、電源電圧をこの基準電
圧と比較するための比較手段、および、比較結果に従っ
て電源電圧を制限するための制御手段を利用した電圧レ
ギュレータ回路に関するものである。この回路は、例え
ば、プログラム可能な電気的メモリ中のボルテージマル
チプライア回路、すなわち昇圧回路の出力電圧値を制限
するために適用可能である。
するためのツェナーダイオード、電源電圧をこの基準電
圧と比較するための比較手段、および、比較結果に従っ
て電源電圧を制限するための制御手段を利用した電圧レ
ギュレータ回路に関するものである。この回路は、例え
ば、プログラム可能な電気的メモリ中のボルテージマル
チプライア回路、すなわち昇圧回路の出力電圧値を制限
するために適用可能である。
【０００２】
【従来の技術】多くの実用電子機器において、その用途
における適正な動作を行うのに適したアナログ電源電圧
を発生するための回路を使用することが必要になってい
る。従って、バッテリまたは商用電源である基本的な電
源から始めて、使用可能な基本電源電圧を下げたり、あ
るいは上げたりするのに使用する回路を開発することが
必要である。例えば、商用電源に接続されたコンピュー
タのマイクロプロセッサが直接220 Ｖの給電を受けれ
ば、このマイクロプロセッサは破壊されてしまう。反対
に、バッテリー電源の高インピーダンス測定機器を作製
しようとするならば、十分な測定電流を使用可能とする
ためにスイッチングレギュレータを開発することが必要
となるだろう。それぞれ適正な電源電圧を必要とする各
種のモジュールによって１つの回路が構成されているこ
ともある。例えば、１個以上のマイクロプロセッサと１
個の読み出し専用メモリによって構成されるマイクロコ
ントローラに電源を供給しようとする場合、マイクロプ
ロセッサとメモリについて異なる値の電源電圧を作り出
すことが必要となろう。
における適正な動作を行うのに適したアナログ電源電圧
を発生するための回路を使用することが必要になってい
る。従って、バッテリまたは商用電源である基本的な電
源から始めて、使用可能な基本電源電圧を下げたり、あ
るいは上げたりするのに使用する回路を開発することが
必要である。例えば、商用電源に接続されたコンピュー
タのマイクロプロセッサが直接220 Ｖの給電を受けれ
ば、このマイクロプロセッサは破壊されてしまう。反対
に、バッテリー電源の高インピーダンス測定機器を作製
しようとするならば、十分な測定電流を使用可能とする
ためにスイッチングレギュレータを開発することが必要
となるだろう。それぞれ適正な電源電圧を必要とする各
種のモジュールによって１つの回路が構成されているこ
ともある。例えば、１個以上のマイクロプロセッサと１
個の読み出し専用メモリによって構成されるマイクロコ
ントローラに電源を供給しようとする場合、マイクロプ
ロセッサとメモリについて異なる値の電源電圧を作り出
すことが必要となろう。
【０００３】実際、ＭＯＳトランジスタで形成されたセ
ルがマトリクス状に構成されたＭＯＳ型のメモリを考え
ると、このメモリ内に、これらのトランジスタの制御ゲ
ートをバイアスするための特定の電圧を作り出す電源回
路を備える必要がある。一般的には、昇圧器によって、
回路の定格電圧（３〜５Ｖのオーダー）よりも大きい電
源電圧が作られる。
ルがマトリクス状に構成されたＭＯＳ型のメモリを考え
ると、このメモリ内に、これらのトランジスタの制御ゲ
ートをバイアスするための特定の電圧を作り出す電源回
路を備える必要がある。一般的には、昇圧器によって、
回路の定格電圧（３〜５Ｖのオーダー）よりも大きい電
源電圧が作られる。
【０００４】従来、昇圧回路（チャージポンプとも呼ば
れる）は、１個以上のコンデンサを連続的に充電または
放電することによって、入力された電源電圧よりも大き
い出力電圧を発生させるのに使用される。出力電圧は除
々に上昇して、一般的には入力された電源電圧の倍数に
等しい漸近値に達する。例えば、入力された電圧の２倍
に等しい出力電圧を作るには、「シェンケルダブラー
（schenkel doubler) 」と呼ばれる回路を使用すること
ができる。この種の回路の１つの欠点は、電圧の上昇が
時間と供に次第に緩慢になるということである。従っ
て、所望の出力電圧に達するのに必要な時間を短縮する
ため、昇圧器を普通より大きくして、それを出力で制限
することが必要となる。例えば入力された電圧を２倍に
する回路を使用する代わりに、３倍にする回路を使用し
て、３倍の値とした後で、出力電圧を入力された電圧の
２倍に制限する。
れる）は、１個以上のコンデンサを連続的に充電または
放電することによって、入力された電源電圧よりも大き
い出力電圧を発生させるのに使用される。出力電圧は除
々に上昇して、一般的には入力された電源電圧の倍数に
等しい漸近値に達する。例えば、入力された電圧の２倍
に等しい出力電圧を作るには、「シェンケルダブラー
（schenkel doubler) 」と呼ばれる回路を使用すること
ができる。この種の回路の１つの欠点は、電圧の上昇が
時間と供に次第に緩慢になるということである。従っ
て、所望の出力電圧に達するのに必要な時間を短縮する
ため、昇圧器を普通より大きくして、それを出力で制限
することが必要となる。例えば入力された電圧を２倍に
する回路を使用する代わりに、３倍にする回路を使用し
て、３倍の値とした後で、出力電圧を入力された電圧の
２倍に制限する。
【０００５】つまり、出力電圧の値を制限するために、
一般には並列レギュレータを使用することができる。こ
のレギュレータは３つの基本要素を内蔵する。つまり、
精密基準電圧、エラー増幅器および電力制御要素であ
る。レギュレータの各サブユニットは、出力電圧が制御
されて一定に保たれるように負のフィードバックループ
式に接続されている。最も簡単なレギュレータは、出力
電圧によって給電される負荷に並列接続されたツェナー
ダイオードで構成されている。「負荷」という言葉は、
例えば、メモリのＭＯＳトランジスタの一組の制御ゲー
トに等しいキャパシタンスを意味するものと理解され
る。この種のレギュレータの１つの欠点は、出力電圧
が、ツェナーダイオードの逆電圧、またはこの逆電圧の
倍数（直列接続された数個のダイオードの場合）と等し
い値に設定されることである。つまり、電圧をツェナー
ダイオードの逆電圧の値よりも低く制限することができ
ない。実際、この基準値を得るためには、ダイオードに
はこの逆電圧よりも高い電圧が供給されなければならな
い。現在、３Ｖ程度の低い電源電圧で動作する製品の開
発が求められている。例えば4.5 Ｖの電圧を発生させる
場合、現在の技術では、逆電圧値が5.5 Ｖのダイオード
に給電することは不可能である。
一般には並列レギュレータを使用することができる。こ
のレギュレータは３つの基本要素を内蔵する。つまり、
精密基準電圧、エラー増幅器および電力制御要素であ
る。レギュレータの各サブユニットは、出力電圧が制御
されて一定に保たれるように負のフィードバックループ
式に接続されている。最も簡単なレギュレータは、出力
電圧によって給電される負荷に並列接続されたツェナー
ダイオードで構成されている。「負荷」という言葉は、
例えば、メモリのＭＯＳトランジスタの一組の制御ゲー
トに等しいキャパシタンスを意味するものと理解され
る。この種のレギュレータの１つの欠点は、出力電圧
が、ツェナーダイオードの逆電圧、またはこの逆電圧の
倍数（直列接続された数個のダイオードの場合）と等し
い値に設定されることである。つまり、電圧をツェナー
ダイオードの逆電圧の値よりも低く制限することができ
ない。実際、この基準値を得るためには、ダイオードに
はこの逆電圧よりも高い電圧が供給されなければならな
い。現在、３Ｖ程度の低い電源電圧で動作する製品の開
発が求められている。例えば4.5 Ｖの電圧を発生させる
場合、現在の技術では、逆電圧値が5.5 Ｖのダイオード
に給電することは不可能である。
【０００６】従来、所望の出力電圧が基準ツェナーダイ
オードの逆電圧よりも大きい場合には、比較器の出力に
よって制御されるトランジスタが負荷に並列接続された
タイプのレギュレータも知られている。この比較器の入
力で、逆電圧が、分圧ブリッジによって取り込まれた出
力電圧の一部と比較される。このように基準電圧を分割
することによってこのシステムを適応させる構成が考え
られる。しかしこの方法は受入れられるものではない。
なぜなら、これは、容量性負荷と平行に抵抗チェーンを
設置することを意味し、従って出力電圧の立ち上がり時
間を短縮することを意味するからである（正確に容量性
回路に給電するためだけに動作する昇圧回路を想定して
いる）。
オードの逆電圧よりも大きい場合には、比較器の出力に
よって制御されるトランジスタが負荷に並列接続された
タイプのレギュレータも知られている。この比較器の入
力で、逆電圧が、分圧ブリッジによって取り込まれた出
力電圧の一部と比較される。このように基準電圧を分割
することによってこのシステムを適応させる構成が考え
られる。しかしこの方法は受入れられるものではない。
なぜなら、これは、容量性負荷と平行に抵抗チェーンを
設置することを意味し、従って出力電圧の立ち上がり時
間を短縮することを意味するからである（正確に容量性
回路に給電するためだけに動作する昇圧回路を想定して
いる）。
【０００７】逆電圧と制限すべき電圧を直接比較するこ
とも不可能である。第１に、もしこの出力電圧が逆電圧
の値よりも低い値に制限される場合には、直接比較は不
可能である。第２に、その逆の場合、この比較器に供給
可能な電源電圧が比較する電圧よりも低い場合には比較
器の動作上の問題がおこる。
とも不可能である。第１に、もしこの出力電圧が逆電圧
の値よりも低い値に制限される場合には、直接比較は不
可能である。第２に、その逆の場合、この比較器に供給
可能な電源電圧が比較する電圧よりも低い場合には比較
器の動作上の問題がおこる。
【０００８】
【発明が解決しようとする課題】上記の点を考慮して、
本発明の目的は、電源電圧より高い電圧をやはり電源電
圧より高い基準電圧よりも低い値に制限するために使用
される電圧調整回路を提案することにある。
本発明の目的は、電源電圧より高い電圧をやはり電源電
圧より高い基準電圧よりも低い値に制限するために使用
される電圧調整回路を提案することにある。
【０００９】
【課題を解決するための手段】本発明によれば、上記の
目的は、電源回路によって作られた内部電源電圧を制限
するための電圧レギュレータ回路によって達成されるも
ので、このレギュレータ回路は、基準電圧を発生するた
めのツェナーダイオードと制限手段を制御して内部電源
電圧を調整するための２つの入力を備えた比較器とを備
え、上記回路が２つの入力と２つの出力を備えた左右対
称の差動ステージを備えており、差動ステージの −第１の入力が、電源電圧を受ける電源入力端子と基準
電圧を受ける基準端子との間で第１の抵抗器と直列に接
続された第１のトランジスタの制御ゲートに接続されて
おり、 −第２の入力が、電源入力端子と基準端子との間で第２
の抵抗器と直列接続された第２のトランジスタの制御ゲ
ートに接続されており、 −第１の出力が第１のトランジスタと抵抗器の中間点に
よって形成され、 −第２の出力が第２のトランジスタと抵抗器の中間点に
よって形成されており、第１および第２の出力が比較器
の入力に接続されている。
目的は、電源回路によって作られた内部電源電圧を制限
するための電圧レギュレータ回路によって達成されるも
ので、このレギュレータ回路は、基準電圧を発生するた
めのツェナーダイオードと制限手段を制御して内部電源
電圧を調整するための２つの入力を備えた比較器とを備
え、上記回路が２つの入力と２つの出力を備えた左右対
称の差動ステージを備えており、差動ステージの −第１の入力が、電源電圧を受ける電源入力端子と基準
電圧を受ける基準端子との間で第１の抵抗器と直列に接
続された第１のトランジスタの制御ゲートに接続されて
おり、 −第２の入力が、電源入力端子と基準端子との間で第２
の抵抗器と直列接続された第２のトランジスタの制御ゲ
ートに接続されており、 −第１の出力が第１のトランジスタと抵抗器の中間点に
よって形成され、 −第２の出力が第２のトランジスタと抵抗器の中間点に
よって形成されており、第１および第２の出力が比較器
の入力に接続されている。
【００１０】１つの好ましい実施例では、 −回路は、１つの出力にツェナーダイオードに給電する
ための昇圧回路を有すし、 −制限手段が、制限トランジスタと直列に接続された抵
抗器を有し、 −制限トランジスタの制御ゲートが比較器の出力に接続
され、 −制限手段が第２の制限トランジスタを有し、この第２
の制限トランジスタの制御ゲートが昇圧回路の出力に接
続され、 −制限を制御する２進信号が第１の状態である時に電圧
調整回路を禁止する制御手段を有する一方の出力に、ツ
ェナーダイオードに給電を行うための昇圧回路を有す
る。
ための昇圧回路を有すし、 −制限手段が、制限トランジスタと直列に接続された抵
抗器を有し、 −制限トランジスタの制御ゲートが比較器の出力に接続
され、 −制限手段が第２の制限トランジスタを有し、この第２
の制限トランジスタの制御ゲートが昇圧回路の出力に接
続され、 −制限を制御する２進信号が第１の状態である時に電圧
調整回路を禁止する制御手段を有する一方の出力に、ツ
ェナーダイオードに給電を行うための昇圧回路を有す
る。
【００１１】このように、ツェナーダイオードの給電の
問題は解決される。なぜならば、ツェナーダイオードは
内部電圧を発生するための回路によって給電されなくな
るからである。さらに、内部電圧および基準電圧がトラ
ンジスタの制御ゲートに印加されるために、低い比較電
圧を発生するために、容量性負荷（もしあれば）からの
電流の取り出しはなくなる。内部電圧の最大値を固定す
るには、それに応じて差動ステージの抵抗値を決定する
だけでよい。従って基準電圧よりも低い値に最大値を固
定することができる。以下、好ましい実施例の詳細な説
明によって、本発明がより明らかに理解され、その他の
特徴および利点が明らかとなろう。以下の記載は単に例
として挙げるものであって、何ら本発明を限定するもの
ではない。
問題は解決される。なぜならば、ツェナーダイオードは
内部電圧を発生するための回路によって給電されなくな
るからである。さらに、内部電圧および基準電圧がトラ
ンジスタの制御ゲートに印加されるために、低い比較電
圧を発生するために、容量性負荷（もしあれば）からの
電流の取り出しはなくなる。内部電圧の最大値を固定す
るには、それに応じて差動ステージの抵抗値を決定する
だけでよい。従って基準電圧よりも低い値に最大値を固
定することができる。以下、好ましい実施例の詳細な説
明によって、本発明がより明らかに理解され、その他の
特徴および利点が明らかとなろう。以下の記載は単に例
として挙げるものであって、何ら本発明を限定するもの
ではない。
【００１２】
【実施例】図１は電圧レギュレータ回路２を備えた集積
回路１を示している。昇圧回路と電圧レギュレータ回路
を備えた集積回路を参照しながら説明が行われることに
注意されたい。本発明は電気的にプログラム可能なタイ
プのメモリにおいて有利に使用される。しかしながら、
本発明の範囲を逸脱することなく、電圧レギュレータ回
路が独立の集積回路内に設置された構成、さらにはこの
回路をディスクリート部品によって作製する構成でさえ
可能である。
回路１を示している。昇圧回路と電圧レギュレータ回路
を備えた集積回路を参照しながら説明が行われることに
注意されたい。本発明は電気的にプログラム可能なタイ
プのメモリにおいて有利に使用される。しかしながら、
本発明の範囲を逸脱することなく、電圧レギュレータ回
路が独立の集積回路内に設置された構成、さらにはこの
回路をディスクリート部品によって作製する構成でさえ
可能である。
【００１３】この回路１は、電源電圧Ｖccを受けるため
の電源入力端子３と、基準電圧ＧＮＤを受けるための基
準入力端子４とを備えている。実際には、入力端子４は
グランドである。１つの実施例では、Ｖccは３Ｖであ
る。回路１はさらに、第１の昇圧回路５と昇圧回路５に
よって給電される容量回路６を備えている。昇圧回路５
は、電源電圧Ｖccによって給電される発振器７と、クロ
ック信号ＣＫを出力するグランドを有する。クロック信
号ＣＫはコンデンサ８の第１の端子に印加され、その第
２の端子はダイオード９を介して電源端子３に接続さ
れ、さらに分離ダイオード10を介して出力端子11に接続
されている。
の電源入力端子３と、基準電圧ＧＮＤを受けるための基
準入力端子４とを備えている。実際には、入力端子４は
グランドである。１つの実施例では、Ｖccは３Ｖであ
る。回路１はさらに、第１の昇圧回路５と昇圧回路５に
よって給電される容量回路６を備えている。昇圧回路５
は、電源電圧Ｖccによって給電される発振器７と、クロ
ック信号ＣＫを出力するグランドを有する。クロック信
号ＣＫはコンデンサ８の第１の端子に印加され、その第
２の端子はダイオード９を介して電源端子３に接続さ
れ、さらに分離ダイオード10を介して出力端子11に接続
されている。
【００１４】容量回路６は出力端子11とグランド４の間
に接続されたコンデンサ12ｂによって構成される。この
構成は、従って、電源電圧Ｖccを２倍にするシェンケル
昇圧回路の使用を想定させるものである。出力端子11に
存在する電圧は内部電圧ＶＢＳと呼ばれる。このＶＢＳ
が制限されるべき電圧である。一例では、ＶＢＳは4.5
Ｖに制限される。つまり電源電圧Ｖccからシェンケルダ
ブラによって成し得る最大値までの範囲に含まれる最大
値に制限される。
に接続されたコンデンサ12ｂによって構成される。この
構成は、従って、電源電圧Ｖccを２倍にするシェンケル
昇圧回路の使用を想定させるものである。出力端子11に
存在する電圧は内部電圧ＶＢＳと呼ばれる。このＶＢＳ
が制限されるべき電圧である。一例では、ＶＢＳは4.5
Ｖに制限される。つまり電源電圧Ｖccからシェンケルダ
ブラによって成し得る最大値までの範囲に含まれる最大
値に制限される。
【００１５】コンデンサ12ｂは、例えば、電気的にプロ
グラム可能な読み出し専用メモリの記憶セル内の電界効
果トランジスタの一組の制御ゲートを構成している。レ
ギュレータ回路２は、内部電圧ＶＢＳを受けるための入
力12ａと、基準電圧ＶＲＥＦを発生するための基準手段
13、14および29〜31と、制限手段16〜18を制御して内部
電圧ＶＢＳの値を最大値ＶＢＳＭに制限するための２つ
の入力を有する比較器15と、内部電圧ＶＢＳと基準電圧
ＶＲＥＦとを受ける差動ステージ19とを備えている。
グラム可能な読み出し専用メモリの記憶セル内の電界効
果トランジスタの一組の制御ゲートを構成している。レ
ギュレータ回路２は、内部電圧ＶＢＳを受けるための入
力12ａと、基準電圧ＶＲＥＦを発生するための基準手段
13、14および29〜31と、制限手段16〜18を制御して内部
電圧ＶＢＳの値を最大値ＶＢＳＭに制限するための２つ
の入力を有する比較器15と、内部電圧ＶＢＳと基準電圧
ＶＲＥＦとを受ける差動ステージ19とを備えている。
【００１６】基準手段はツェナーダイオード13を備えて
おり、このツェナーダイオードのアノードはグランド４
に接続されており、そのカソードは、トランジスタ31
（ダイオードとして配置されている）とコンデンサ29と
を介して第２の昇圧回路14の出力60に接続されている。
一例では、ツェナーダイオードの逆電圧は5.5 Ｖであ
る、つまり、内部電圧ＶＢＳの最大値と電源電圧Ｖccの
いずれよりも大きいと仮定される。図２に示されている
昇圧回路14は、一方の端子でクロック信号ＣＫを受け取
るコンデンサ20を有する。一例では、このクロック信号
は第１の昇圧回路５の発振器によって出力されたクロッ
ク信号と同一である。回路14は異なるクロック信号を出
力する発振器を備えていてもよい。コンデンサ20の第２
の端子は、Ｎ型トランジスタ22を介して電源端子３に接
続されている。このトランジスタ22の制御ゲートがイン
バータ21を介してクロック信号ＣＫを受ける。つまり、
この第２の端子は、交互に、クロック信号が低い状態
（グランド電位）にある時には電位Ｖccとなり、この信
号ＣＫが高い状態（Ｖcc電位）にある時には２×Ｖccと
なる。
おり、このツェナーダイオードのアノードはグランド４
に接続されており、そのカソードは、トランジスタ31
（ダイオードとして配置されている）とコンデンサ29と
を介して第２の昇圧回路14の出力60に接続されている。
一例では、ツェナーダイオードの逆電圧は5.5 Ｖであ
る、つまり、内部電圧ＶＢＳの最大値と電源電圧Ｖccの
いずれよりも大きいと仮定される。図２に示されている
昇圧回路14は、一方の端子でクロック信号ＣＫを受け取
るコンデンサ20を有する。一例では、このクロック信号
は第１の昇圧回路５の発振器によって出力されたクロッ
ク信号と同一である。回路14は異なるクロック信号を出
力する発振器を備えていてもよい。コンデンサ20の第２
の端子は、Ｎ型トランジスタ22を介して電源端子３に接
続されている。このトランジスタ22の制御ゲートがイン
バータ21を介してクロック信号ＣＫを受ける。つまり、
この第２の端子は、交互に、クロック信号が低い状態
（グランド電位）にある時には電位Ｖccとなり、この信
号ＣＫが高い状態（Ｖcc電位）にある時には２×Ｖccと
なる。
【００１７】昇圧器14はさらに、切り換えスイッチ32を
有する。一方の入力34で、このスイッチ32はクロック信
号ＣＫを受ける。このクロック信号ＣＫは、電源端子３
とグランド４との間に直列接続されたそれぞれＰＭＯＳ
型トランジスタとＮＭＯＳ型トランジスタである２個の
トランジスタ27と28によって構成されたインバータの入
力に印加される。従ってこのインバータはその出力でク
ロック信号ＣＫを出力する。切り換えスイッチ32はさら
に、入力33とグランド４との間に直列接続されたそれぞ
れＰＭＯＳ型トランジスタとＮＭＯＳ型トランジスタで
ある２個のトランジスタによって構成された２本のアー
ムを有する。入力33はコンデンサ20の第２の端子に接続
されている。
有する。一方の入力34で、このスイッチ32はクロック信
号ＣＫを受ける。このクロック信号ＣＫは、電源端子３
とグランド４との間に直列接続されたそれぞれＰＭＯＳ
型トランジスタとＮＭＯＳ型トランジスタである２個の
トランジスタ27と28によって構成されたインバータの入
力に印加される。従ってこのインバータはその出力でク
ロック信号ＣＫを出力する。切り換えスイッチ32はさら
に、入力33とグランド４との間に直列接続されたそれぞ
れＰＭＯＳ型トランジスタとＮＭＯＳ型トランジスタで
ある２個のトランジスタによって構成された２本のアー
ムを有する。入力33はコンデンサ20の第２の端子に接続
されている。
【００１８】第１のアームのＮＭＯＳ型トランジスタ25
の制御ゲートはインバータの入力に接続されている。第
２のアームのＮＭＯＳ型トランジスタ26の制御ゲートは
この同じインバータの出力に接続されている。第１のア
ームのＰＭＯＳ型トランジスタ23の制御ゲートは、第２
のアームのトランジスタ24と26の中間点に接続されてい
る。第２のアームのＰＭＯＳ型トランジスタ24の制御ゲ
ートは第１のアームのトランジスタ23と25の中間点に接
続されている。最後に、スイッチは昇圧回路14の出力60
に対応する出力を備えている。この出力はスイッチの第
２のアームのトランジスタ24と26の中間点に接続されて
いる。
の制御ゲートはインバータの入力に接続されている。第
２のアームのＮＭＯＳ型トランジスタ26の制御ゲートは
この同じインバータの出力に接続されている。第１のア
ームのＰＭＯＳ型トランジスタ23の制御ゲートは、第２
のアームのトランジスタ24と26の中間点に接続されてい
る。第２のアームのＰＭＯＳ型トランジスタ24の制御ゲ
ートは第１のアームのトランジスタ23と25の中間点に接
続されている。最後に、スイッチは昇圧回路14の出力60
に対応する出力を備えている。この出力はスイッチの第
２のアームのトランジスタ24と26の中間点に接続されて
いる。
【００１９】従って、昇圧回路14の出力60は、クロック
信号ＣＫが低いか高いかによって、グランド電位または
２×Ｖccのいずれかである。このように、電源電圧Ｖcc
からツェナーダイオード13に給電する方法が存在する。
例えば寄生容量による損失があった場合にこれを補償す
るために、回路14の出力60をコンデンサ29の第１の端子
に接続することによって昇圧ステージを追加することが
考えられる。このコンデンサ29の第２の端子は、ダイオ
ードとして設置されたＮＭＯＳ型のトランジスタ30を介
して電源端子３に接続される。ツェナーダイオード13の
カソードは、ダイオードとして設置されたＮＭＯＳ型ト
ランジスタ31を介してこのコンデンサ29の第２の端子に
接続されている。こうして、ツェナーダイオード13には
最大３×Ｖccの電圧が供給される。ツェナーダイオード
13を通過する逆電流を制限するために、ゲート幅のゲー
ト長に対する比率を、ＮＭＯＳ型トランジスタ31が抵抗
性になるように選択する（例えばこの比率を２／５とす
ることによって行う、寸法はミクロン表示）ように注意
する。最後の昇圧ステージが使用されないならば、その
場合、ツェナーダイオード13を流れる逆電流の値は、ス
イッチ32のＰＭＯＳ型トランジスタ24に依存する。
信号ＣＫが低いか高いかによって、グランド電位または
２×Ｖccのいずれかである。このように、電源電圧Ｖcc
からツェナーダイオード13に給電する方法が存在する。
例えば寄生容量による損失があった場合にこれを補償す
るために、回路14の出力60をコンデンサ29の第１の端子
に接続することによって昇圧ステージを追加することが
考えられる。このコンデンサ29の第２の端子は、ダイオ
ードとして設置されたＮＭＯＳ型のトランジスタ30を介
して電源端子３に接続される。ツェナーダイオード13の
カソードは、ダイオードとして設置されたＮＭＯＳ型ト
ランジスタ31を介してこのコンデンサ29の第２の端子に
接続されている。こうして、ツェナーダイオード13には
最大３×Ｖccの電圧が供給される。ツェナーダイオード
13を通過する逆電流を制限するために、ゲート幅のゲー
ト長に対する比率を、ＮＭＯＳ型トランジスタ31が抵抗
性になるように選択する（例えばこの比率を２／５とす
ることによって行う、寸法はミクロン表示）ように注意
する。最後の昇圧ステージが使用されないならば、その
場合、ツェナーダイオード13を流れる逆電流の値は、ス
イッチ32のＰＭＯＳ型トランジスタ24に依存する。
【００２０】制限回路２の差動ステージ19は２つの入力
と２つの出力を有する。ステージ19の第１の入力は、電
源端子３とグランド４との間で抵抗36と直列接続された
ＮＭＯＳ型トランジスタ35の制御ゲートに接続されてい
る。ステージ19の第２の入力は、電源端子３とグランド
４との間で抵抗38と直列接続されたＮＭＯＳ型トランジ
スタ37の制御ゲートに接続されている。このステージ19
の第１の出力はトランジスタ35と抵抗36との中間点によ
って形成されている。このステージ19の第２の出力はト
ランジスタ37と抵抗38との中間点によって形成されてい
る。
と２つの出力を有する。ステージ19の第１の入力は、電
源端子３とグランド４との間で抵抗36と直列接続された
ＮＭＯＳ型トランジスタ35の制御ゲートに接続されてい
る。ステージ19の第２の入力は、電源端子３とグランド
４との間で抵抗38と直列接続されたＮＭＯＳ型トランジ
スタ37の制御ゲートに接続されている。このステージ19
の第１の出力はトランジスタ35と抵抗36との中間点によ
って形成されている。このステージ19の第２の出力はト
ランジスタ37と抵抗38との中間点によって形成されてい
る。
【００２１】Ｒ１は抵抗36の値を示し、Ｉ１はこの抵抗
36とトランジスタ35とによって構成されるアームを流れ
る電流を示し、Ｖ１は第１の出力に存在する電圧を示
す。Ｒ０は抵抗38の値を示し、Ｉ０はこの抵抗38とトラ
ンジスタ37とによって構成されるアームを流れる電流を
示し、Ｖ０は第２の出力に存在する電圧を示す。差動ス
テージはその第１の入力でＶＢＳを受けて、第２の入力
でＶＲＥＦを受ける。Ｖ１＝Ｖcc−Ｒ×Ｉ１およびＶ０
＝Ｖcc−Ｒ０×Ｉ０である。
36とトランジスタ35とによって構成されるアームを流れ
る電流を示し、Ｖ１は第１の出力に存在する電圧を示
す。Ｒ０は抵抗38の値を示し、Ｉ０はこの抵抗38とトラ
ンジスタ37とによって構成されるアームを流れる電流を
示し、Ｖ０は第２の出力に存在する電圧を示す。差動ス
テージはその第１の入力でＶＢＳを受けて、第２の入力
でＶＲＥＦを受ける。Ｖ１＝Ｖcc−Ｒ×Ｉ１およびＶ０
＝Ｖcc−Ｒ０×Ｉ０である。
【００２２】同一のトランジスタ35と37を考慮するなら
ば、電圧Ｖ１とＶ０は、抵抗器の値Ｒ１およびＲ０と入
力電圧ＶＢＳおよびＶＲＥＦの関数である。標準的な方
法で、比較器15は２本のアームを有し、それぞれのアー
ムが、電源端子３とグランド４の間に設置されたそれぞ
れＰＭＯＳ型トランジスタとＮＭＯＳ型トランジスタで
ある２個のトランジスタで構成されている。第１のアー
ムと第２のアームのＰＭＯＳ型トランジスタ39および40
が電流源を構成している。両者の制御ゲートは接続され
ており、第２のアームのトランジスタ40の制御ゲートは
自らのドレインに接続されている。
ば、電圧Ｖ１とＶ０は、抵抗器の値Ｒ１およびＲ０と入
力電圧ＶＢＳおよびＶＲＥＦの関数である。標準的な方
法で、比較器15は２本のアームを有し、それぞれのアー
ムが、電源端子３とグランド４の間に設置されたそれぞ
れＰＭＯＳ型トランジスタとＮＭＯＳ型トランジスタで
ある２個のトランジスタで構成されている。第１のアー
ムと第２のアームのＰＭＯＳ型トランジスタ39および40
が電流源を構成している。両者の制御ゲートは接続され
ており、第２のアームのトランジスタ40の制御ゲートは
自らのドレインに接続されている。
【００２３】第１のアームのＮＭＯＳ型トランジスタ41
は、その制御ゲート（比較器の−入力）でＶ０を受け、
第２のアームのＮＭＯＳ型トランジスタ42は、その制御
ゲート（比較器の＋入力）でＶ１を受ける。従って、Ｖ
ＢＳ＜Ｒ１／Ｒ０×ＶＲＥＦならば、Ｖ１＞Ｖ０であっ
て、ＶＢＳ≧Ｒ１／Ｒ０×ＶＲＥＦならば、Ｖ１≦Ｖ０
である。ここで取り上げる例では、Ｒ１／Ｒ０は約0.8
である。さらに、Ｒ１とＲ０の値は、電圧Ｖ０とＶ１が
Ｖccよりも低く、比較器が適切に動作するように固定さ
れる。
は、その制御ゲート（比較器の−入力）でＶ０を受け、
第２のアームのＮＭＯＳ型トランジスタ42は、その制御
ゲート（比較器の＋入力）でＶ１を受ける。従って、Ｖ
ＢＳ＜Ｒ１／Ｒ０×ＶＲＥＦならば、Ｖ１＞Ｖ０であっ
て、ＶＢＳ≧Ｒ１／Ｒ０×ＶＲＥＦならば、Ｖ１≦Ｖ０
である。ここで取り上げる例では、Ｒ１／Ｒ０は約0.8
である。さらに、Ｒ１とＲ０の値は、電圧Ｖ０とＶ１が
Ｖccよりも低く、比較器が適切に動作するように固定さ
れる。
【００２４】比較器15の出力は、この比較器の第１のア
ームのトランジスタの中間点によって構成される。比較
器の出力信号をＣＯＮＴＲＯＬと称する。Ｖ１＞Ｖ０な
らば、ＣＯＮＴＲＯＬは論理０である（グランド電
位）。Ｖ１≦Ｖ０ならば、ＣＯＮＴＲＯＬは論理１であ
る（Ｖcc電位）。電圧レギュレータ回路２の制限手段
は、ダイオード接続されて直列接続されたＮＭＯＳ型電
流制限トランジスタ16および17と、トランジスタ16およ
び17と直列接続された第１のＮＭＯＳ型電圧制限トラン
ジスタ43と、第１のトランジスタ43と直列接続されてソ
ースがグランド４に接続された第２のＮＭＯＳ型電圧制
限トランジスタ18とを備えている。
ームのトランジスタの中間点によって構成される。比較
器の出力信号をＣＯＮＴＲＯＬと称する。Ｖ１＞Ｖ０な
らば、ＣＯＮＴＲＯＬは論理０である（グランド電
位）。Ｖ１≦Ｖ０ならば、ＣＯＮＴＲＯＬは論理１であ
る（Ｖcc電位）。電圧レギュレータ回路２の制限手段
は、ダイオード接続されて直列接続されたＮＭＯＳ型電
流制限トランジスタ16および17と、トランジスタ16およ
び17と直列接続された第１のＮＭＯＳ型電圧制限トラン
ジスタ43と、第１のトランジスタ43と直列接続されてソ
ースがグランド４に接続された第２のＮＭＯＳ型電圧制
限トランジスタ18とを備えている。
【００２５】第１の制限トランジスタ43の制御ゲート
は、昇圧回路14の出力60に接続されている。第２の制限
トランジスタ18の制御ゲートはインバータ50の出力に接
続されており、このインバータ50の入力は比較器15の出
力に接続されている。従って、トランジスタ18の制御ゲ
ートは信号／ＣＯＮＴＲＯＬを受ける。トランジスタ16
および17は制限手段内を流れる電流を制限するために使
用される。このようにして、等価コンデンサ12ｂが制限
トランジスタを介してグランドに接続された時にこのコ
ンデンサの過度に急速な放電が防止される。
は、昇圧回路14の出力60に接続されている。第２の制限
トランジスタ18の制御ゲートはインバータ50の出力に接
続されており、このインバータ50の入力は比較器15の出
力に接続されている。従って、トランジスタ18の制御ゲ
ートは信号／ＣＯＮＴＲＯＬを受ける。トランジスタ16
および17は制限手段内を流れる電流を制限するために使
用される。このようにして、等価コンデンサ12ｂが制限
トランジスタを介してグランドに接続された時にこのコ
ンデンサの過度に急速な放電が防止される。
【００２６】制限トランジスタ17は、内部電圧ＶＢＳ
を、ツェナーダイオードの逆電圧に等しい基準電圧ＶＲ
ＥＦが実際に存在するような程度にのみ制限するために
使用される。これは、クロック信号ＣＫが２個の昇圧回
路６および14に共通である故に不都合ではない。このト
ランジスタがなければ、これは不都合となろう。なぜな
らば、クロック信号ＣＫが低い状態にある時はいつでも
出力電圧ＶＢＳが制限され、その場合電流はもはや差動
ステージ19のアーム内で比較できるものではないからで
ある。さらに、昇圧回路によって得られた電圧を制限し
ようとするので、この回路の出力に負荷がない場合に制
限がなくなることを考慮すれば、制限がなくなることに
よる損失はない。実際、コンデンサ12ｂの端子に存在す
る電圧は、その場合一定または減少するものであって、
決して増加することはない。
を、ツェナーダイオードの逆電圧に等しい基準電圧ＶＲ
ＥＦが実際に存在するような程度にのみ制限するために
使用される。これは、クロック信号ＣＫが２個の昇圧回
路６および14に共通である故に不都合ではない。このト
ランジスタがなければ、これは不都合となろう。なぜな
らば、クロック信号ＣＫが低い状態にある時はいつでも
出力電圧ＶＢＳが制限され、その場合電流はもはや差動
ステージ19のアーム内で比較できるものではないからで
ある。さらに、昇圧回路によって得られた電圧を制限し
ようとするので、この回路の出力に負荷がない場合に制
限がなくなることを考慮すれば、制限がなくなることに
よる損失はない。実際、コンデンサ12ｂの端子に存在す
る電圧は、その場合一定または減少するものであって、
決して増加することはない。
【００２７】図３は、電圧制限の禁止が望まれるレギュ
レータ回路２の一部を示している。レギュレータ回路２
は、２進制御信号ＣＬＡＭＰを受けるための入力44を有
する。比較器15に関しては、第１のアームのＰＭＯＳ型
トランジスタ39と平行にＰＭＯＳ型トランジスタ45が追
加される。さらに、同じく第１のアームのＮＭＯＳ型ト
ランジスタ41の制御ゲートは、ＮＭＯＳ型トランジスタ
47のドレインに接続され、このトランジスタ47のソース
がグランド４に接続される。このトランジスタ47の制御
ゲートはインバータ48の出力に接続されて、このインバ
ータ48の入力が入力44に接続される。従って、トランジ
スタ47の制御ゲートは信号／ＣＬＡＭＰ（ＣＬＡＭＰの
反転信号）を受ける。さらに、制御ゲートで信号ＣＬＡ
ＭＰを受けるＮＭＯＳ型トランジスタ46が、比較器のＮ
ＭＯＳ型トランジスタ41および42のソースとグランド４
との間に直列接続されてもよい。
レータ回路２の一部を示している。レギュレータ回路２
は、２進制御信号ＣＬＡＭＰを受けるための入力44を有
する。比較器15に関しては、第１のアームのＰＭＯＳ型
トランジスタ39と平行にＰＭＯＳ型トランジスタ45が追
加される。さらに、同じく第１のアームのＮＭＯＳ型ト
ランジスタ41の制御ゲートは、ＮＭＯＳ型トランジスタ
47のドレインに接続され、このトランジスタ47のソース
がグランド４に接続される。このトランジスタ47の制御
ゲートはインバータ48の出力に接続されて、このインバ
ータ48の入力が入力44に接続される。従って、トランジ
スタ47の制御ゲートは信号／ＣＬＡＭＰ（ＣＬＡＭＰの
反転信号）を受ける。さらに、制御ゲートで信号ＣＬＡ
ＭＰを受けるＮＭＯＳ型トランジスタ46が、比較器のＮ
ＭＯＳ型トランジスタ41および42のソースとグランド４
との間に直列接続されてもよい。
【００２８】差動ステージ19に関しては、抵抗36および
38は、その制御ゲートで信号／ＣＬＡＭＰを受けるＰ型
トランジスタによって構成され、ＮＭＯＳ型トランジス
タ49は抵抗38と並列接続され、このトランジスタ49の制
御ゲートが信号／ＣＬＡＭＰを受ける。従って、ＣＬＡ
ＭＰ＝０であれば、Ｖ１＝Ｖcc、Ｖ０＝０、ＣＯＮＴＲ
ＯＬ＝１および／ＣＯＮＴＲＯＬ＝０である。ＣＬＡＭ
Ｐ＝１であれば、Ｖ０とＶ１のそれぞれの値に応じて、
ＣＯＮＴＲＯＬ＝０または１となる。
38は、その制御ゲートで信号／ＣＬＡＭＰを受けるＰ型
トランジスタによって構成され、ＮＭＯＳ型トランジス
タ49は抵抗38と並列接続され、このトランジスタ49の制
御ゲートが信号／ＣＬＡＭＰを受ける。従って、ＣＬＡ
ＭＰ＝０であれば、Ｖ１＝Ｖcc、Ｖ０＝０、ＣＯＮＴＲ
ＯＬ＝１および／ＣＯＮＴＲＯＬ＝０である。ＣＬＡＭ
Ｐ＝１であれば、Ｖ０とＶ１のそれぞれの値に応じて、
ＣＯＮＴＲＯＬ＝０または１となる。
【図１】本発明に従って作製された回路を示す。
【図２】放電信号を作り出すために使用される昇圧回路
を示す。
を示す。
【図３】制限回路を不活性化するための選択手段を備え
た本発明による回路の変形例を示す。
た本発明による回路の変形例を示す。
１ 集積回路 ２ 電圧レギュレータ回路 ３ 電源入力端子 ４ 基準入力端子 ５、14 電圧倍率器 ６ 容量性回路 ７ 発振器 ８、12ｂ、20 コンデンサ ９ ダイオード 10 絶縁ダイオード 11 出力端子 13 ツェナーダイオード 15 比較器 19 差動ステージ 21、48、50 インバータ 23、24、27、39、40、45 ＰＭＯＳ型トランジスタ 16、17、18、22、25、26、28、30、31、35、37 41、4
2、43、46、47、49 Ｎ ＭＯＳ型トランジスタ 29 コンデンサ 31 ダイオード 32 切り換えスイッチ 33、34、44 入力 ＣＫ クロック信号 ＶＢＳ 内部電圧 ＶＢＳＭ 内部電圧最大値 ＣＯＮＴＲＯＬ 比較器の出力信号 ＣＬＡＭＰ 制御信号 Ｖcc 電源電圧
2、43、46、47、49 Ｎ ＭＯＳ型トランジスタ 29 コンデンサ 31 ダイオード 32 切り換えスイッチ 33、34、44 入力 ＣＫ クロック信号 ＶＢＳ 内部電圧 ＶＢＳＭ 内部電圧最大値 ＣＯＮＴＲＯＬ 比較器の出力信号 ＣＬＡＭＰ 制御信号 Ｖcc 電源電圧
フロントページの続き (72)発明者 ジェラール シルベストル ドゥ フェロ ン フランス国 13710 フボー シェマン ドゥ リバ レ クルト（番地なし)
Claims (9)
- 【請求項１】 電源回路によって発生された内部電源
電圧を制限するための電圧レギュレータ回路であって、
このレギュレータ回路が、基準電圧を発生するためのツ
ェナーダイオードと 制限手段を制御して内部電源電圧を調整するための２つ
の入力を備えた比較器とを備え、 上記回路が２つの入力と２つの出力を備えた左右対称の
差動ステージを備えており、差動ステージの −第１の入力が、電源電圧を受ける電源入力端子と基準
電圧を受ける基準端子との間で第１の抵抗器と直列に接
続された第１のトランジスタの制御ゲートに接続されて
おり、 −第２の入力が、電源入力端子と基準端子との間で第２
の抵抗器と直列接続された第２のトランジスタの制御ゲ
ートに接続されており、 −第１の出力が第１のトランジスタと抵抗器の中間点に
よって形成され、 −第２の出力が第２のトランジスタと抵抗器の中間点に
よって形成されており、 第１および第２の出力が比較器の入力に接続されている
ことを特徴とする回路。 - 【請求項２】 １つの出力にツェナーダイオードに給電
するための昇圧回路を有することを特徴とする請求項１
に記載の回路。 - 【請求項３】 制限手段が、制限トランジスタと直列に
接続された抵抗器を有することを特徴とする請求項１ま
たは２に記載の回路。 - 【請求項４】 制限トランジスタの制御ゲートが比較器
の出力に接続されていることを特徴とする請求項３に記
載の回路。 - 【請求項５】 制限手段が第２の制限トランジスタを有
し、この第２の制限トランジスタの制御ゲートが昇圧回
路の出力に接続されていることを特徴とする請求項２に
記載の回路。 - 【請求項６】 制限を制御する２進信号が第１の状態で
ある時に電圧調整回路を禁止する制御手段を有すること
を特徴とする請求項１〜５のいずれか一項に記載の回
路。 - 【請求項７】 内部電源電圧を発生するための電源回路
および請求項１〜６のいずれか一項に記載の電圧レギュ
レータ回路を備えた集積回路。 - 【請求項８】 電源回路が昇圧回路であって、内部電源
電圧が電源電圧よりも高いことを特徴とする請求項７に
記載の回路。 - 【請求項９】 回路が電気的にプログラム可能なメモリ
であることを特徴とする請求項７または８に記載の回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9404983A FR2719134B1 (fr) | 1994-04-21 | 1994-04-21 | Circuit régulateur avec référence Zener. |
| FR9404983 | 1994-04-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07319567A true JPH07319567A (ja) | 1995-12-08 |
Family
ID=9462496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7139852A Withdrawn JPH07319567A (ja) | 1994-04-21 | 1995-04-21 | ツェナーダイオードによる基準電圧を有するレギュレータ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5612611A (ja) |
| EP (1) | EP0678801B1 (ja) |
| JP (1) | JPH07319567A (ja) |
| DE (1) | DE69500045T2 (ja) |
| FR (1) | FR2719134B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3047869B2 (ja) * | 1997-09-26 | 2000-06-05 | 日本電気株式会社 | 出力振幅調整回路 |
| KR100491006B1 (ko) * | 2001-09-17 | 2005-05-24 | 주식회사 포스코 | 제너다이오드 및 트랜지스터를 이용한 정전압 회로 |
| JP2003168290A (ja) * | 2001-11-29 | 2003-06-13 | Fujitsu Ltd | 電源回路及び半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6091426A (ja) * | 1983-10-25 | 1985-05-22 | Iwatsu Electric Co Ltd | 電源装置 |
| US4868415A (en) * | 1988-05-16 | 1989-09-19 | Motorola, Inc. | Voltage level conversion circuit |
| JPH04291608A (ja) * | 1991-03-20 | 1992-10-15 | Fujitsu Ltd | 電源回路 |
| US5191232A (en) * | 1992-03-17 | 1993-03-02 | Silicon Storage Technology, Inc. | High frequency voltage multiplier for an electrically erasable and programmable memory device |
| NO306434B1 (no) * | 1992-11-12 | 1999-11-01 | Westech Geophysical Inc | Strömforsyningssystem for instrumenter nede i borehull |
-
1994
- 1994-04-21 FR FR9404983A patent/FR2719134B1/fr not_active Expired - Fee Related
-
1995
- 1995-04-14 DE DE69500045T patent/DE69500045T2/de not_active Expired - Fee Related
- 1995-04-14 EP EP95470014A patent/EP0678801B1/fr not_active Expired - Lifetime
- 1995-04-19 US US08/423,398 patent/US5612611A/en not_active Expired - Lifetime
- 1995-04-21 JP JP7139852A patent/JPH07319567A/ja not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| FR2719134B1 (fr) | 1996-06-28 |
| EP0678801A1 (fr) | 1995-10-25 |
| FR2719134A1 (fr) | 1995-10-27 |
| DE69500045D1 (de) | 1996-10-24 |
| DE69500045T2 (de) | 1997-01-30 |
| EP0678801B1 (fr) | 1996-09-18 |
| US5612611A (en) | 1997-03-18 |
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