JP2904053B2 - 差動増幅回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＭＯＳ集積回路上ま
たはバイポーラ集積回路上に構成される差動増幅回路に
係り、特にトランスコンダクタンスの直線性を改善した
差動増幅回路に関する。

【０００２】

【従来の技術】トランスコンダクタンスを改善したＣＭ
ＯＳ差動増幅回路としては、従来、例えば図１２に示す
ものが知られている。この差動増幅回路は、定電流源Ｉ
₀ で駆動される差動対（Ｍ１、Ｍ２）と定電流源ａＩ₀
で駆動される差動対（Ｍ３、Ｍ４）とで構成され、両差
動対はそれぞれゲートＷとゲート長の比（Ｗ／Ｌ）が等
しいＭＯＳトランジスタで構成されるが、差動対（Ｍ
１、Ｍ２）のトランスコンダクタンスパラメータをβと
したとき差動対（Ｍ３、Ｍ４）ではｂβとなっている。

【０００３】なお、トランスコンダクタンスパラメータ
βは、モビリティμ、単位面積当たりのゲート酸化膜容
量Ｃ_OX、ゲート幅Ｗ、ゲート長Ｌを用いて数式１のよう
に表されるものである。

【０００４】

【数１】β＝μ（Ｃ_OX／２）（Ｗ／Ｌ）

【０００５】図１２において、Ｍ１とＭ４のゲート同士
及びＭ２とＭ３のゲート同士はそれぞれ共通接続されて
差動入力端を構成し、入力電圧Ｖ_inが印加される。ま
た、Ｍ１とＭ３のドレイン同士及びＭ２とＭ４のドレイ
ン同士はそれぞれ共通接続されて差動出力端を構成して
いる。

【０００６】各トランジスタが飽和領域で動作している
とすると、Ｍ１とＭ２のドレイン電流Ｉ_d1、同Ｉ_d2は、
トランスコンダクタンスパラメータβ、スレッショルド
電圧Ｖ_T 、ゲート・ソース間電圧Ｖ_GSi を用いて数式２
と表せる。また、両ドレイン電流の和は、Ｉ_d1＋Ｉ_d2＝
Ｉ₀ である。従って、両ドレイン電流の差は数式３と求
まる。なお、数式３において、Ｖ_inは、Ｖ_in＝Ｖ_GS1 −
Ｖ_GS2 である。

【０００７】

【数２】Ｉ_d1＝β（Ｖ_GS1 −Ｖ_T)² Ｉ_d2＝β（Ｖ_GS2 −Ｖ_T)²

【０００８】

【数３】

【０００９】Ｍ３とＭ４のドレイン電流Ｉ_d3、同Ｉ_d4も
数式２と同様に表わすことができ、Ｉ_d3＋Ｉ_d4＝ａＩ₀
であるので、ａ＜ａ／ｂ＜１として、両ドレイン電流の
差は数式４と求まる。

【００１０】

【数４】

【００１１】従って、差動出力電流ΔＩは数式５とな
る。

【００１２】

【数５】

【００１３】数式５において、トランスコンダクタンス
をほぼ一定とするためには、数式５を入力電圧Ｖ_inで微
分し、Ｖ_in＝０、│Ｖ_in│＝√｛ａＩ ₀／（ｂβ）｝を
代入して値が等しいとすれば良い。従って、一定にする
条件は数式６で与えられる。

【００１４】

【数６】１＝ｂ√ｂ／√ａ

【００１５】図１３は、図１２に示す従来の差動増幅回
路のトランスコンダクタンス特性をａ、ｂをパラメータ
として示したものである。│Ｖ_in│≦0.7 √（Ｉ₀ ／
β）の入力電圧範囲においてトランスコンダクタンスは
凡そ３％以内の値に入ることが示されている。

【００１６】また、トランスコンダクタンスの直線性は
入力電圧範囲を規定する重要なものであることに鑑み、
A.Nedungadi とT.R.Viswanathan は、ＣＭＯＳ差動増幅
回路において、この直線性の改善方法について種々検討
し優れた方法を提案している（“Design of Linear CMO
S Transconductance Elements,”IEEE TRANSACTIONSON
CIRCUITS and Systems,VOL.CAS-31,NO.10,pp.891-894,O
CTOBER 1984）。

【００１７】上記論文によれば、トランスコンダクタン
スは差動対を構成する２つのＭＯＳトランジスタのゲー
ト長を等しくした場合にゲート幅を拡げていけば直線に
近づくと考え、ゲート幅を１０倍に拡げた場合と２０倍
に拡げた場合とでＳＰＩＣＥシミュレーションをし、そ
の結果ゲート幅は１０倍以上にする必要があるとの知見
を得たが、これではチップ面積が大きくなるので実用的
でないと論じてこの考えを捨て、新たに図１４に示す差
動増幅回路を提案している。この差動増幅回路は、Ｍ１
〜Ｍ４の“The Cross-Coupled Quad Cell ”を２乗回路
として用いて比（Ｗ／Ｌ）の等しい２つのトランジスタ
からなる整合差動対（Ｍ６、Ｍ７）の直線性を改善しよ
うとするものである。

【００１８】図１４において、Ｍ１とＭ４及びＭ２とＭ
３は、それぞれ値の等しい定電流源（ｎ＋１）Ｉで駆動
される差動対であるが、Ｍ１（Ｍ２）のトランスコンダ
クタンスパラメータをｋとすると、Ｍ３（Ｍ４）のそれ
はｎｋとなっている。要するに、Ｍ３（Ｍ４）はＭ１
（Ｍ２）をｎ個並設したものである。Ｍ６とＭ７は定電
流源ａＩで駆動される差動対でり、トランスコンダクタ
ンスパラメータはそれぞれｋである。Ｍ６とＭ１とＭ３
のゲートは共通接続されて一方の電圧Ｖ₁ が印加され、
Ｍ７とＭ２とＭ４のゲートは共通接続されて他方の電圧
Ｖ₂ が印加される。また、Ｍ３とＭ４のドレインは共通
に電源Ｖ⁺ に接続されるが、Ｍ１とＭ２のドレイン同士
は共通接続され、この共通接続ドレインと電源Ｖ⁺ との
間に定電流源ａＩが、Ｍ６とＭ７の共通接続ソースとの
間にダイオード接続のトランシスタＭ５がそれぞれ設定
される。Ｍ５は点Ａの電流レベルを点Ｂの電流レベルに
シフトする機能を有する。

【００１９】以上の構成において、Ｖ₁ −Ｖ₂ ＝ｖとお
いてｘ＝ｖ／√（Ｉ／ｋ）と定義したｘが、│ｘ│≦√
（ｎ＋１）の範囲では、Ｍ１〜Ｍ４のドレイン電流Ｉ_Di
は、数式７となる。なお、数式７において、α、β、γ
は数式８であり、またドレイン電流Ｉ_Diと定電流源（ｎ
＋１）Ｉとの関係は数式９である。

【００２０】

【数７】 Ｉ_D1＝Ｉ［１＋γｘ² ＋（α／２）ｘ√（１−βｘ² ）］ Ｉ_D2＝Ｉ［１＋γｘ² −（α／２）ｘ√（１−βｘ² ）］ Ｉ_D3＝Ｉ［ｎ−γｘ² ＋（α／２）ｘ√（１−βｘ² ）］ Ｉ_D4＝Ｉ［ｎ−γｘ² −（α／２）ｘ√（１−βｘ² ）］

【００２１】

【数８】α＝４ｎ／（ｎ＋１） β＝ｎ／（ｎ＋１）² γ＝ｎ（ｎ−１）／（ｎ＋１）²

【００２２】

【数９】Ｉ_D1＋Ｉ_D4＝Ｉ_D2＋Ｉ_D3＝（ｎ＋１）Ｉ

【００２３】従って、Ｉ_D1＋Ｉ_D2は数式１０、Ｉ_D5は数
式１１となる。

【００２４】

【数１０】Ｉ_D1＋Ｉ_D2＝２Ｉ［１＋γｘ² ］ ＝２Ｉ＋｛２ｎ（ｎ−１）／（ｎ＋１）² ｝Ｉｘ²

【００２５】

【数１１】Ｉ_D5＝ａＩ−（Ｉ_D1＋Ｉ_D2）

【００２６】そして、整合差動対（Ｍ６、Ｍ７）のカレ
ントソースをＩ₀ とおくと、出力電流ｉは数式１２とな
るが、Ｉ₀ は数式１３となるので、数式１３を数式１２
に代入すると、出力電流ｉは数式１４となり、ｋ′とｋ
の関係を数式１５のように選定すれば、出力電流ｉは数
式１６と求まり、トランスコンダクタンスが直線となる
ことが分かる。

【００２７】

【数１２】 ｉ＝Ｉ_D6−Ｉ_D7＝ｋ′ｖ√｛（２Ｉ₀ ／ｋ′）−ｖ² ｝ （但し、│ｖ│≦√（Ｉ₀ ／ｋ′））

【００２８】

【数１３】Ｉ₀ ＝ａＩ−Ｉ_D5＝Ｉ_D1＋Ｉ_D2 ＝２Ｉ＋｛２ｋｎ（ｎ−１）／（ｎ＋１）² ｝ｖ²

【００２９】

【数１４】

【００３０】

【数１５】ｋ′＝｛２ｎ（ｎ−１）／（ｎ＋１）² ｝ｋ

【００３１】

【数１６】

【００３２】上記文献に示された方法（図１４）は、非
常に優れたトランスコンダクタンスの直線性の改善方法
となっているのである。

【００３３】次にバイポーラ集積回路上に形成されるト
ランスコンダクタンスの直線性を改善した差動増幅回路
としては、従来、例えば図１５に示すものが知られてい
る。この差動増幅回路は、文献「M.Koyama,H.Tanimoto
and S.Mizoguchi “10.7MHzContinuous-Time Bandpass
Filter Bipolar IC, ”Proc.CICC,May,1987,pp.25.2.1-
25.2.4 」に記載のものである。

【００３４】図１５において、この差動増幅回路は、定
電流源Ｉ₀ でそれぞれ駆動される２つの差動対｛（Ｑ
１、Ｑ２）（Ｑ３、Ｑ４）｝を備え、Ｑ１とＱ３のコレ
クタ同士及びＱ２とＱ４のコレクタ同士がそれぞれ共通
接続されて差動出力端を構成している。そして、Ｑ１と
Ｑ４のベース同士が差動入力端を構成し入力電圧Ｖ_inが
印加されるが、Ｑ１とＱ３のベース間に、またＱ４とＱ
２のベース間に、それぞれＱ１（Ｑ４）側を負極とする
直流電圧Ｖ_K が印加されている。

【００３５】以上の構成において、バイポーラトランジ
スタを構成する接合ダイオードの電流は、Ｉ_E をエミッ
タ電流、Ｉ_S を飽和電流、ｋをボルツマン定数、Ｔを絶
対温度、ｑを単位電子電荷、Ｖ_BEをベース・エミッタ間
電圧とすると、数式１７で示される。

【００３６】

【数１７】 Ｉ_E ＝Ｉ_S ［ exp｛ｑＶ_BE／（ｋＴ）｝−１］

【００３７】今、熱電圧Ｖ_T をＶ_T ＝ｋＴ／ｑとおく
と、Ｖ_BE》Ｖ_T であるので、数式１７は、ｅｘｐ（Ｖ_BE
／Ｖ_T ）》１として、次の数式１８で近似できる。

【００３８】

【数１８】

【００３９】従って、差動対（Ｑ１、Ｑ２）の各トラン
ジスタのコレクタ電流Ｉ_Ciは次のようにして求まる。即
ち、各トランジスタのベース・エミッタ間電圧Ｖ_BEi は
数式１９で示されるが、両電圧の差（Ｖ_BE1 −Ｖ_BE2 ）
をＶ₁ と置く。またα_F を電流増幅率とすると、各トラ
ンジスタのコレクタ電流の和はＩ_C1＋Ｉ_C2＝α_F Ｉ_Eで
ある。従って、差動対（Ｑ１、Ｑ２）の各トランジスタ
のコレクタ電流Ｉ_Ciは数式２０となり、各トランジスタ
のコレクタ電流の差電流ΔＩ₁ は数式２１と求まる。

【００４０】

【数１９】Ｖ_BE1 ＝Ｖ_T ln (Ｉ_C1／Ｉｓ） Ｖ_BE2 ＝Ｖ_T ln (Ｉ_C2／Ｉｓ）

【００４１】

【数２０】 Ｉ_C1＝α_F Ｉ₀ ／｛１＋ exp（−Ｖ₁ ／Ｖ_T)｝ Ｉ_C2＝α_F Ｉ₀ ／｛１＋ exp（Ｖ₁ ／Ｖ_T)｝

【００４２】

【数２１】ΔＩ₁ ＝Ｉ_C1−Ｉ_C2 ＝α_F Ｉ₀ tanh（Ｖ₁ ／２Ｖ_T)

【００４３】そして、トランスコンダクタンスＧ_m1は、
差電流ΔＩ₁ を入力電圧Ｖ₁ で微分して数式２２とな
る。

【００４４】

【数２２】Ｇ_m1＝ｄ（ΔＩ₁)／ｄＶ₁ ＝（α_F Ｉ₀ ／２Ｖ_T ）［１／｛cosh² （Ｖ₁ ／２
Ｖ_T)｝］

【００４５】数式２２において、Ｖ₁ ＝Ｖ_in−Ｖ_K とお
くことができる。Ｖ_K は前記直流電圧であり、オフセッ
トバイアス電圧である。

【００４６】差動対（Ｑ３、Ｑ４）についても同様に求
めることができ、両コレクタ電流の差電流ΔＩ₂ は数式
２３となり、数式２３においてＶ₂ ＝Ｖ_in−Ｖ_K とおけ
るので、両差電流の和は数式２４、両差動対のトランス
コンダクタンスの和Ｇ_m は数式２５となる。

【００４７】

【数２３】ΔＩ₂ ＝Ｉ_C3−Ｉ_C4 ＝α_F Ｉ₀ tanh（Ｖ₂ ／２Ｖ_T)

【００４８】

【数２４】ΔＩ＝ΔＩ₁ ＋ΔＩ₂ ＝α_F Ｉ₀ ［tanh｛（Ｖ_in−Ｖ_K)／２Ｖ_T ｝ ＋tanh｛（Ｖ_in＋Ｖ_K)／２Ｖ_T ｝］

【００４９】

【数２５】Ｇ_m ＝Ｇ_m1＋Ｇ_m2 ＝ｄ（ΔＩ₁)／ｄＶ_in＋ｄ（ΔＩ₂)／ｄＶ_in ＝（α_F Ｉ₀ ／２Ｖ_T ）［１／ cosh²｛（Ｖ_in−Ｖ_K)／
２Ｖ_T ｝＋１／ cosh²｛（Ｖ_in＋Ｖ_K)／２Ｖ_T ｝］

【００５０】数式２２のＧ_m1は、Ｖ_K ＝１．３１３７Ｖ
_T とおいた場合に最大平坦(maximally flat)特性を示
す。また図１６にトランスコンダクタンス特性を示す
が、入力電圧範囲が±Ｖ_T までは−１％以内のトランス
コンダクタンスとなっていることが示されている。

【００５１】

【発明が解決しようとする課題】上述した従来の差動増
幅回路では、次のような問題がある。まず図１２に示す
差動増幅回路では、トランスコンダクタンスが３％程度
変動するので、それ以上の直線性を要求される用途には
使用できず、適用範囲が狭いという問題と、差動出力電
流が２つの差動対の各差電流の差として表されるので、
駆動電流に対する電流効率が悪くなるという問題とがあ
る。

【００５２】図１４に示す差動増幅回路では、２乗回路
を構成する差動対をトランスコンダクタンスパラメータ
がｋのトランジスタの１個とｎ個並設したものとで構成
しているので、トランジスタの占有面積が大きくなると
いう問題と素子数が増え消費電流が増加するという問題
とがある。

【００５３】また図１５に示す差動増幅回路では、入力
電圧範囲が狭いという問題がある。

【００５４】本発明の目的は、回路規模を増大させない
簡単な構成でトランスコンダクタンスの一層の改善と電
流効率の向上が図れる差動増幅回路を提供することにあ
る。

【００５５】

【課題を解決するための手段】前記目的を達成するため
に、本発明の差動増幅回路は次の如き構成を有する。即
ち、本発明の差動増幅回路は、等しい値の定電流源でそ
れぞれ駆動されゲート幅Ｗとゲート長Ｌの比（Ｗ／Ｌ）
が等しい２個のトランジスタで構成される第１及び第２
の差動対と、前記定電流源とは値が異なる定電流源で駆
動され前記第１及び第２の差動対とは異なる値の比（Ｗ
／Ｌ）が等しい２個のトランジスタで構成される第３の
差動対と； を備え、第１の差動対の一方のトランジス
タと第３の差動対の一方のトランジスタとのゲート同士
及び第２の差動対の一方のトランジスタと第３の差動対
の他方のトランジスタとのゲート同士がそれぞれ共通接
続されて差動入力端を構成し； 第１の差動対の一方の
トランジスタと第２の差動対の他方のトランジスタと第
３の差動対の他方のトランジスタとのドレイン同士及び
第１の差動対の他方のトランジスタと第２の差動対の一
方のトランジスタと第３の差動対の一方のトランジスタ
とのドレイン同士がそれぞれ共通接続されて差動出力端
を構成し； 第１の差動対の一方のトランジスタと第２
の差動対の他方のトランジスタとのゲート間に、また第
２の差動対の一方のトランジスタと第１の差動対の他方
のトランジスタとのゲート間に、それぞれ、一方のトラ
ンジスタのゲートに対する極性を同一にする直流電圧が
印加される； ことを特徴とするものである。

【００５６】

【００５７】

【００５８】

【００５９】

【００６０】

【００６１】

【００６２】

【００６３】

【作用】次に、前記の如く構成される本発明の差動増幅
回路の作用を説明する。本発明では、値の等しい定電流
源でそれぞれ駆動される第１及び第２の差動対と前記定
電流源とは異なる値の定電流源で駆動される第３の差動
対との出力端をいわゆるたすきがけして接続し、第３の
差動対の差動入力端には直接入力信号を印加し、第１及
び第２の差動対では出力端が共通接続されるトランジス
タのゲート間に値の等しい直流電圧をバイアスオフセッ
トとして与えて差動増幅回路を構成したので、トランス
コンダクタンスの直線性の改善度は従来とほぼ同様であ
るが、電流効率は従来技術よりも向上させることができ
る。

【００６４】

【００６５】

【００６６】

【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は本発明の第１実施例に係る差動増幅回路を
示す。この差動増幅回路は、定電流源Ｉ₀ で駆動される
第１の差動対（Ｍ１、Ｍ２）と、定電流源Ｉ₀ で駆動さ
れる第２の差動対（Ｍ３、Ｍ４）と、定電流源ａＩ₀ で
駆動される第３の差動対（Ｍ５、Ｍ６）とを備える。な
お、各差動対の構成ＭＯＳトランジスタは比（Ｗ／Ｌ）
の等しいものからなり、トランスコンダクタンスパラメ
ータは、第１及び第２の差動対がβとすると、第３の差
動対ではｂ倍となっている。

【００６７】第１の差動対（Ｍ１、Ｍ２）の一方のＭＯ
ＳトランジスタＭ１と第３の差動対（Ｍ５、Ｍ６）の一
方のＭＯＳトランジスタＭ５のゲート同士及び第２の差
動対（Ｍ３、Ｍ４）の一方のトランジスタＭ４と第３の
差動対（Ｍ５、Ｍ６）の他方のＭＯＳトランジスタＭ６
のゲート同士がそれぞれ共通接続されて差動入力端を構
成し、入力電圧Ｖ_inが印加される。

【００６８】また、第１の差動対の一方のＭＯＳトラン
ジスタＭ１と第２の差動対の他方のＭＯＳトランジスタ
Ｍ３と第３の差動対の他方のＭＯＳトランジスタＭ６の
ドレイン同士及び第１の差動対の他方のＭＯＳトランジ
スタＭ２と第２の差動対の一方のＭＯＳトランジスタＭ
４と第３の差動対の一方のＭＯＳトランジスタＭ５のド
レイン同士がそれぞれ共通接続されて差動出力端を構成
する。

【００６９】そして、第１の差動対の一方のＭＯＳトラ
ンジスタＭ１と第２の差動対の他方のＭＯＳトランジス
タＭ３とのゲート間に、また第２の差動対の一方のＭ０
ＳトランジスタＭ４と第１の差動対の他方のＭＯＳトラ
ンジスタＭ２とのゲート間に、それぞれ、他方のＭＯＳ
トランジスタ（Ｍ２、Ｍ３）のゲートを高電位とする直
流電圧Ｖ_K が印加されている。要するに、第１及び第２
の差動対では出力端が共通接続されるＭＯＳトランジタ
のゲート間に値の等しい直流電圧Ｖ_K をバイアスオフセ
ットとして与えてあるのである。

【００７０】以上の構成において、第１の差動対の差動
出力電流ΔＩ₁ は数式２６、第２の差動対の差動出力電
流ΔＩ₂ は数式２７、第３の差動対の差動出力電流ΔＩ
₃ は数式２８となるので、図１に示す差動増幅回路の差
動出力電流ΔＩは数式２９、これを入力電圧Ｖ_inで微分
したトランスコンダクタンスは数式３０と求められる。

【００７１】

【数２６】

【００７２】

【数２７】

【００７３】

【数２８】

【００７４】

【数２９】ΔＩ＝ΔＩ₁ ＋ΔＩ₂ −ΔＩ₃

【００７５】

【数３０】ｄ（ΔＩ）／ｄＶ_in＝ｄ（ΔＩ₁)／ｄＶ_in＋
ｄ（ΔＩ₂)／ｄＶ_in−ｄ（ΔＩ₃)／ｄＶ_in

【００７６】図２は、Ｖ_K ＝√（Ｉ₀ ／β）／２、ａｂ
＝０．３６４３３３と置いて算出したトランスコンダク
タンス特性を示す。図２から、トランスコンダクタンス
は、入力電圧範囲が、０．７√（Ｉ₀ ／β）≦│Ｖ_in│
において従来と同様に３％以内の値に入ることが分か
る。

【００７７】一方、駆動電流の総和は（２＋ａ）Ｉ₀ で
あり、従来例（図１２）で示した（１＋ａ）Ｉ₀ よりも
大きくなるが、差動出力電流は（２−ａ）Ｉ₀ となる。
従来例では（１−ａ）Ｉ₀ である。つまり、電流効率
は、（２−ａ）／（２＋ａ）となり、従来例回路の電流
効率（１−ａ）／（１＋ａ）よりも大きくなるのであ
る。例えば、ａ＝０．３６４，ｂ＝１として電流効率を
計算してみると、本発明では０．６９２となるのに対
し、従来例回路（図１２）では０．３４２３となり、ほ
ぼ２倍程度向上している。

【００７８】次に、図３は、本発明の第２実施例に係る
差動増幅回路を示す。この差動増幅回路は、定電流源Ｉ
₀ でそれぞれ駆動される２つの差動対（Ｍ１、Ｍ２）
（Ｍ３、Ｍ４）を備え、各差動対を構成する２つのＭＯ
Ｓトランジスタは、ゲート幅Ｗとゲート長Ｌの比（Ｗ／
Ｌ）の比が、Ｍ１：Ｍ２＝Ｍ４：Ｍ３＝１：Ｋ（Ｋ≠
１）のものからなる。なお、トランスコンダクタンスパ
ラメータは共にβである。

【００７９】２つの差動対の相互間では、比（Ｗ／Ｌ）
が等しくないＭＯＳトランジスタ｛（Ｍ１とＭ３）（Ｍ
２とＭ４）｝のゲート同士をそれぞれ共通接続して差動
入力端を構成し、入力電圧Ｖ_inが印加される。また比
（Ｗ／Ｌ）の等しくないＭＯＳトランジスタ｛（Ｍ１と
Ｍ３）（Ｍ２とＭ４）｝のドレイン同士をそれぞれ共通
接続して差動出力端を構成している。

【００８０】かかる構成の差動増幅回路において、各差
動対における２つのＭＯＳトランジスタの比（Ｗ／Ｌ）
の比は、１：９．５に設定される。以下、その根拠を説
明する。

【００８１】各差動対を構成する２つのＭＯＳトランジ
スタの比（Ｗ／Ｌ）の比は上述したように、Ｍ１：Ｍ２
＝Ｍ４：Ｍ３＝１：Ｋ（Ｋ≠１）であるとし、各ＭＯＳ
トランジスタが飽和領域で動作しているとすると、各Ｍ
ＯＳトランジスタのドレイン電流Ｉ_diは数式３１で示さ
れる。

【００８２】

【数３１】Ｉ_d1＝β（Ｖ_GS1 −Ｖ_T)² Ｉ_d2＝Ｋβ（Ｖ_GS2 −Ｖ_T)² Ｉ_d3＝Ｋβ（Ｖ_GS3 −Ｖ_T)² Ｉ_d4＝β（Ｖ_GS4 −Ｖ_T)²

【００８３】またＩ_d1＋Ｉ_d2＝Ｉ_d3＋Ｉ_d4＝Ｉ₀ 、Ｖ
_GS1 −Ｖ_GS2 ＝Ｖ_GS4 −Ｖ_GS3 ＝Ｖ_inであるので、Ｉ_d1
−Ｉ_d2は数式３２、Ｉ_d3−Ｉ_d4は数式３３となる。

【００８４】

【数３２】

【００８５】

【数３３】

【００８６】従って、差動出力電流ΔＩ₁ は数式３４と
求まり、これを入力電圧Ｖ_inで微分したトランスコンダ
クタンスは数式３５となる。

【００８７】

【数３４】

【００８８】

【数３５】

【００８９】数式３５において、Ｋ＝９．５と設定すれ
ば、トランスコンダクタンスは等リップル特性となり、
直線性が最も改善される。これが、Ｋ＝９．５と設定す
る根拠である。従来例（図１４）の文献では、Ｋ＝１０
以上必要であると記載されているが、この見解は正しく
なくＫ＝１０以上ではむしろ直線性は悪くなることが判
明し、Ｋ＝９．５が最適値であることが研究の結果判明
したのである。図４に出力特性を、図５にトランスコン
ダクタンス特性をそれぞれ示してある。

【００９０】入力電圧Ｖ_inが、│Ｖ_in│≦０．８５Ｖ_u
の範囲では、トランスコンダクタンスが−１５％以内に
納まり、比較的直線性の良い範囲が十分広く取れる。比
（Ｗ／Ｌ）の等しい２個のトランジスタで構成される通
常の整合差動対においては、│Ｖ_in│≦Ｖ_u の入力範囲
においてトランスコンダクタンスが−３０％まで低下し
ているので、入力範囲を１５％狭めることで直線性を２
倍改善できる。なお、Ｖ_u は、Ｖ_u ＝√（Ｉ₀ ／β）で
ある。

【００９１】次いで小さいゲートサイズで、つまり、ト
ランジスタサイズを大きくせずにＫ＝９．５を実現する
方法を説明する。従来例（図１４）で説明したように、
不平衡差動対を構成する２つのＭＯＳトランジスタのゲ
ート長を同じくして一方のトランジスタのゲート幅をＫ
倍すると、各ゲート面積の和は数式３６となる。

【００９２】

【数３６】Ｓ_G ＝Ｓ_G1＋Ｓ_G2＝Ｌ₁ Ｗ₁(１＋Ｋ）

【００９３】本発明では、比（Ｗ／Ｌ）の比が１：Ｋで
ある点に着目し、この比（Ｗ／Ｌ）を数式３７とおい
て、各ゲート面積の和を数式３８とし、最小値を求め
る。

【００９４】

【数３７】Ｗ₁ ／Ｌ₁ ＝１／√Ｋ Ｗ₂ ／Ｌ₂ ＝√Ｋ

【００９５】

【数３８】Ｓ_G ＝Ｓ_G1＋Ｓ_G2＝Ｌ₁ Ｗ₁ ＋Ｌ₂ Ｗ₂

【００９６】例えば、Ｌ₁ ，Ｗ₁ の最小寸法を３μｍに
できるとすると、従来方式の数式３６ではＳ_G ＝９４．
５μｍ² となるのに対し、本発明方式の数式３８では、
Ｗ₁＝Ｌ₂ ＝３μｍとおいてＳ_G ＝５５．５μｍ² とな
り、ゲート面積は５８．７％減少させ得ることが分か
る。これは、単にゲート長Ｌを等しくしてゲート幅Ｗを
Ｋ倍する従来の方法ではＫ＝５．２に相当し、従来の方
法でＫ＝９．５を得るのに比してトランジスタサイズを
小さくできるのである。

【００９７】一般にトランジスタのゲート長Ｌの製造偏
差は大きいので、Ｋ＝９．５程度まで不平衡度を大きく
すると、Ｋの値は多少ばらつくが、対でパターンを設定
するので、デバイスの整合性が確保されれば特性上の変
化は少ないことが知られている。即ち、図５に示すよう
に、Ｋ＝９．５（実線）に設定したとしても、Ｋ＝９
（破線）やＫ＝１０（一点鎖線）のようにばらつくが、
その変化は少ないのである。

【００９８】次に、図６は、本発明の第３実施例に係る
差動増幅回路を示す。この差動増幅回路は、図１５に示
す従来の回路に、定電流源ａＩ₀ で駆動される第３の差
動対（Ｑ５、Ｑ６）を追加したものである。

【００９９】即ち、この差動増幅回路は、定電流源Ｉ₀
でそれぞれ駆動される第１の差動対（Ｑ１、Ｑ２）及び
第２の差動対（Ｑ３、Ｑ４）と、前記定電流源Ｉ₀ とは
値が異なる定電流源ａＩ₀ で駆動される第３の差動対
（Ｑ５、Ｑ６）とを備える。

【０１００】第１の差動対の一方のトランジスタＱ１と
第３の差動対の一方のトランジスタＱ５とのベース同士
及び第２の差動対の一方のトランジスタＱ４と第３の差
動対の他方のトランジスタＱ６とのベース同士がそれぞ
れ共通接続されて差動入力端を構成しそこに入力電圧Ｖ
_inが印加されるが、第１の差動対の一方のトランジスタ
Ｑ１と第２の差動対の他方のトランジスタＱ３とのベー
ス間に、また第２の差動対の一方のトランジスタＱ４と
第１の差動対の他方のトランジスタＱ２とのベース間
に、それぞれ一方のトランジスタＱ１（Ｑ４）のベース
に対する極性を同一にする直流電圧Ｖ_K が印加されてい
る。

【０１０１】また、第１の差動対の一方のトランジスタ
Ｑ１と第２の差動対の他方のトランジスタＱ３と第３の
差動対の一方のトランジスタＱ５とのコレクタ同士及び
第１の差動対の他方のトランジスタＱ２と第２の差動対
の一方のトランジスタＱ４と第３の差動対の他方のトラ
ンジスタＱ６とのコレクタ同士がそれぞれ共通接続され
て差動出力端を構成している。

【０１０２】以上の構成において、第１の差動対（Ｑ
１、Ｑ２）と第２の差動対（Ｑ３、Ｑ４）の動作につい
ては前述したが（数式１７〜同２５）、第３の差動対
（Ｑ５、Ｑ６）については、両コレクタ電流の差電流Δ
Ｉ₃ は数式３９、トランスコンダクタンスＧ_m3は数式４
０となる。

【０１０３】

【数３９】ΔＩ₃ ＝Ｉ_C5−Ｉ_C6 ＝α_F ａＩ₀ tanh（Ｖ_in／２Ｖ_T)

【０１０４】

【数４０】Ｇ_m3＝ｄ（ΔＩ₃)／ｄＶ_in ＝（α_F ａＩ₀ ／２Ｖ_T)・［１／｛ cosh²（Ｖ_in／２Ｖ
_T)｝］

【０１０５】従って、図６に示す差動増幅回路の差動出
力電流ΔＩは数式４１、トランスコンダクタンスＧ_m は
数式４２と求まる。

【０１０６】

【数４１】ΔＩ＝ΔＩ₁ ＋ΔＩ₂ ＋ΔＩ₃ ＝α_F Ｉ₀ ［tanh｛（Ｖ_in−Ｖ_K)／２Ｖ_T ｝＋tanh
｛（Ｖ_in＋Ｖ_K)／２Ｖ_T ｝＋ａtanh（Ｖ_in／２Ｖ_T)］

【０１０７】

【数４２】

【０１０８】ここで、数式４２において、Ｖ_K ＝２．６
３４Ｖ_T 、１／ａ＝４／３とした場合のトランスコンダ
クタンス特性は図７に示すようになる。即ち、±１％以
内の等リップル特性を持つトランスコンダクタンス特性
が得られ、入力電圧範囲が±２．４Ｖ_T まで−１％以内
であるトランスコンダクタンスとなっていることが示さ
れている。

【０１０９】また、数式４２において、Ｖ_K ＝２．０６
３４４Ｖ_T 、１／ａ＝１．５６２５とした場合のトラン
スコンダクタンス特性は図８に示すようになる。即ち、
最大平坦特性を持つトランスコンダクタンス特性が得ら
れ、入力電圧範囲が±１．３Ｖ_T まで−１％以内である
トランスコンダクタンスとなっていることが示されてい
る。

【０１１０】次いで図９は、本発明の第４実施例に係る
差動増幅回路を示す。この差動増幅回路は、図１５に示
す回路の２個を横一列に配置したものに相当する。即
ち、この差動増幅回路は、定電流源Ｉ₀ でそれぞれ駆動
される第１の差動対（Ｑ１、Ｑ２）及び第２の差動対
（Ｑ３、Ｑ４）と、前記定電流源とは値が異なる定電流
源ａＩ₀ でそれぞれ駆動される第３の差動対（Ｑ５、Ｑ
６）及び第４の差動対（Ｑ７、Ｑ８）とを備える。

【０１１１】第１の差動対の一方のトランジスタＱ１と
第３の差動対の一方のトランジスタとＱ５のベース同士
及び第２の差動対の一方のトランジスタＱ４と第４の差
動対の一方のトランジスタＱ８とのベース同士がそれぞ
れ共通接続されて差動入力端を構成し、入力電圧Ｖ_inが
印加される。

【０１１２】そして、第１の差動対の一方のトランジス
タＱ１と第２の差動対の他方のトランジスタＱ３とのベ
ース間に、また第２の差動対の一方のトランジスタＱ４
と第１の差動対の他方のトランジスタＱ２とのベース間
に、それぞれ一方のトランジスタＱ１（Ｑ４）のベース
に対する極性を同一にする第１の直流電圧Ｖ_K1が印加さ
れる。第３の差動対の一方のトランジスタＱ５と第４の
差動対の他方のトランジスタＱ７とのベース間に、また
第４の差動対の一方のトランジスタＱ８と第３の差動対
の他方のトランジスタＱ６とのベース間に、それぞれ一
方のトランジスタＱ５（Ｑ８）のベースに対する極性を
同一にする第２の直流電圧Ｖ_K2が印加される。

【０１１３】また、第１の差動対の一方のトランジスタ
Ｑ１と第２の差動対の他方のトランジスタＱ３と第３の
差動対の一方のトランジスタＱ５と第４の差動対の他方
のトランジスタＱ７とのコレクタ同士及び第１の差動対
の他方のトランジスタＱ２と第２の差動対の一方のトラ
ンジスタＱ４と第３の差動対の他方のトランジスタＱ６
と第４の差動対の一方のトランジスタＱ８とのコレクタ
同士がそれぞれ共通接続されて差動出力端を構成してい
る。

【０１１４】以上の構成において、各差動対の差電流Δ
Ｉ_i は数式４３となるので、図９に示す差動増幅回路の
差動出力電流ΔＩは数式４４となり、トランスコンダク
タンスＧ_m は数式４５となる。

【０１１５】

【数４３】ΔＩ₁ ＝Ｉ_C1−Ｉ_C2 ＝α_F Ｉ₀ tanh｛（Ｖ_in−Ｖ_K1）／２Ｖ_T ｝ ΔＩ₂ ＝Ｉ_C3−Ｉ_C4 ＝α_F Ｉ₀ tanh｛（Ｖ_in＋Ｖ_K1）／２Ｖ_T ｝ ΔＩ₃ ＝Ｉ_C5−Ｉ_C6 ＝ａα_F Ｉ₀ tanh｛（Ｖ_in−Ｖ_K2）／２Ｖ_T ｝ ΔＩ₄ ＝Ｉ_C7−Ｉ_C8 ＝ａα_F Ｉ₀ tanh｛（Ｖ_in＋Ｖ_K2）／２Ｖ_T ｝

【０１１６】

【数４４】

【０１１７】

【数４５】

【０１１８】ここで、数式４４において、Ｖ_K1＝１．２
Ｖ_T ，Ｖ_K2＝３．８３４Ｖ_T ，ａ＝１．３とした場合の
トランスコンダクタンス特性は図１０に示すようにな
る。即ち、入力電圧範囲が±３．５Ｖ_T まで−１％以内
であるトランスコンダクタンスとなっていることが示さ
れている。

【０１１９】また、数式４４において、Ｖ_K1＝０．７０
８１４Ｖ_T 、Ｖ_K2＝２．５９５４６Ｖ_T 、ａ＝１．８２
５３２とした場合のトランスコンダクタンス特性を図１
１に示す。即ち、最大平坦(maximally flat)特性を持つ
トランスコンダクタンス特性が得られ、入力電圧範囲が
±１．９Ｖ_T まで−１％以内であるトランスコンダクタ
ンスとなっていることが示されている。

【０１２０】

【発明の効果】以上説明したように、本発明の差動増幅
回路では、値の等しい定電流源でそれぞれ駆動される第
１及び第２の差動対と前記定電流源とは異なる値の定電
流源で駆動される第３の差動対との出力端をいわゆるた
すきがけして接続し、第３の差動対の差動入力端には直
接入力信号を印加し、第１及び第２の差動対では出力端
が共通接続されるトランジスタのゲート間に値の等しい
直流電圧をバイアスオフセットとして与えて差動増幅回
路を構成したので、トランスコンダクタンスの直線性の
改善度は従来とほぼ同様であるが、電流効率は従来技術
よりも向上させ得る効果がある。

【０１２１】

【０１２２】

【図面の簡単な説明】

【図１】本発明の第１実施例に係る差動増幅回路の回路
図である。

【図２】第１実施例の差動増幅回路のトランスコンダク
タンス特性図である。

【図３】本発明の第２実施例に係る差動増幅回路の回路
図である。

【図４】第２実施例の差動増幅回路の出力特性図であ
る。

【図５】第２実施例の差動増幅回路のトランスコンダク
タンス特性図である。

【図６】本発明の第３実施例に係る差動増幅回路の回路
図である。

【図７】第３実施例の差動増幅回路においてＶ_K ＝２．
６３４Ｖ_T 、１／ａ＝４／３とした場合のトランスコン
ダクタンス特性図である。

【図８】第３実施例の差動増幅回路においてＶ_K ＝２．
０６３４４Ｖ_T 、１／ａ＝１．５６２５とした場合のト
ランスコンダクタンス特性図である。

【図９】本発明の第４実施例に係る差動増幅回路の回路
図である。

【図１０】第４実施例の差動増幅回路においてＶ_K1＝
１．２Ｖ_T 、Ｖ_K2＝３．８３４Ｖ_T、ａ＝１．３とした
場合のトランスコンダクタンス特性図である。

【図１１】第４実施例の差動増幅回路においてＶ_K1＝
０．７０８１４Ｖ_T 、Ｖ_K2＝２．５９５４６Ｖ_T 、１／
ａ＝１．８２５３２とした場合のトランスコンダクタン
ス特性図である。

【図１２】従来の差動増幅回路の回路図である。

【図１３】従来の差動増幅回路（図１２）のトランスコ
ンダクタンス特性図である。

【図１４】従来の差動増幅回路の回路図である。

【図１５】従来の差動増幅回路の回路図である。

【図１６】従来の差動増幅回路（図１５）のトランスコ
ンダクタンス特性図である。

【符号の説明】

Ｍ１〜Ｍ８ ＭＯＳトランジスタ Ｑ１〜Ｑ８ バイポーラトランジスタ Ｖ_in 入力電圧 Ｖ_K ，Ｖ_K1，Ｖ_K2 直流電圧

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 等しい値の定電流源でそれぞれ駆動され
   ゲート幅Ｗとゲート長Ｌの比（Ｗ／Ｌ）が等しい２個の
   トランジスタで構成される第１及び第２の差動対と、前
   記定電流源とは値が異なる定電流源で駆動され前記第１
   及び第２の差動対とは異なる値の比（Ｗ／Ｌ）が等しい
   ２個のトランジスタで構成される第３の差動対と； を
   備え、第１の差動対の一方のトランジスタと第３の差動
   対の一方のトランジスタとのゲート同士及び第２の差動
   対の一方のトランジスタと第３の差動対の他方のトラン
   ジスタとのゲート同士がそれぞれ共通接続されて差動入
   力端を構成し； 第１の差動対の一方のトランジスタと
   第２の差動対の他方のトランジスタと第３の差動対の他
   方のトランジスタとのドレイン同士及び第１の差動対の
   他方のトランジスタと第２の差動対の一方のトランジス
   タと第３の差動対の一方のトランジスタとのドレイン同
   士がそれぞれ共通接続されて差動出力端を構成し； 第
   １の差動対の一方のトランジスタと第２の差動対の他方
   のトランジスタとのゲート間に、また第２の差動対の一
   方のトランジスタと第１の差動対の他方のトランジスタ
   とのゲート間に、それぞれ、一方のトランジスタのゲー
   トに対する極性を同一にする直流電圧が印加される；
   ことを特徴とする差動増幅回路。