KR0131181B1 - 제곱 특성의 구동기를 갖는 차동 증폭기 회로 - Google Patents

제곱 특성의 구동기를 갖는 차동 증폭기 회로

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KR0131181B1
KR0131181B1 KR1019940001423A KR19940001423A KR0131181B1 KR 0131181 B1 KR0131181 B1 KR 0131181B1 KR 1019940001423 A KR1019940001423 A KR 1019940001423A KR 19940001423 A KR19940001423 A KR 19940001423A KR 0131181 B1 KR0131181 B1 KR 0131181B1
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가쯔지 기무라
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세끼모또 타다히로
닛본덴기 가부시끼가이샤
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Abstract

본 발명은 보다 넓은 입력 전압 범위내에서 우수한 상호 콘덕턴스 선형성을 갖고, 트랜지스터의 제1차동쌍, 및 제1차동쌍을 출력 전류에 의해 구동하기 위한 구동기 회로를 포함하는 차동 증폭기 회로를 제공한다. 이 출력 전류는 차동쌍의 상호 콘덕턴스의 선형성을 보상하기 위해 제곱 특성을 갖는다. 이 구동기 회로는 제곱기 또는 쿼드리테일 회로이다. 증폭될 신호는 한쌍의 입력 단자에 인가된다. 차동쌍의 입력단에는 제1입력 신호가 인가될 입력 단자쌍에 접속된다. 구동기 회로의 입력단에는 제2입력 신호가 인가될 입력 단자쌍에 접속된다. 제1 및 제2입력 신호의 진폭은 증폭될 신호에 비례한다.

Description

제곱 특성의 구동기를 갖는 차동 증폭기 회로
제1도는 바이폴라 트랜지스터를 사용한 본 발명의 제1실시예에 따른 차동 증폭기 회로의 회로도.
제2도는 제1도에 도시한 차동 증폭기 회로내의 트랜지스터쌍의 상호 콘덕턴스 특성을 도시한 도면.
제3도는 본 발명의 제2실시예에 다른 차동 증폭기 회로 또는 연산 상호 콘덕턴스(OTA:Operational Transconductance Amplifier)의 회로도.
제4도는 파라메터(K)를 갖는 제3도에 도시한 차동 증폭기 회로내의 제곱기(squarer)의 출력 특성을 도시한 도면.
제5도는 파라메터(K 및 C)를 갖는 제4도에 도시한 차동 증폭기 회로의 전달 특성을 도시한 도면.
제6도는 파라메터(K 및 C)를 갖는 제4도에 도시한 차동 증폭기 회로의 상호 콘덕턴스 특성을 도시한 도면.
제7도는 트랜지스터쌍 및 제곱기가 2개의 전류 미러 회로를 통해 캐스케이드 접속된 본 발명의 제3실시예에 따른 차동 증폭기 회로의 회로도.
제8도는 트랜지스터쌍이 전류 시프팅 회로를 통해 제곱기의 출력 전류에 의해 구동된 본 발명의 제4실시예에 따른 차동 증폭기 회로의 회로도.
제9도는 본 발명의 제5실시예에 따른 폴드된 차동 증폭기 회로 또는 폴드된 OTA의 회로도.
제10도는 본 발명의 제6실시예에 따른 차동 증폭기 회로의 회로도.
제11도는 본 발명의 제7실시예에 따른 차동 증폭기 회로의 회로도.
제12도는 제11도에 도시한 차동 증폭기 회로내의 쿼드리테일(quadritail) 회로의 출력 전류 특성을 도시한 도면.
제13도는 제11도에 도시한 파라메터(C)를 갖는 차동 증폭기 회로의 전달 특성을 도시한 도면.
제14도는 제11도에 도시한 파라메터(C)를 갖는 차동 증폭기 회로의 상호 콘덕턴스 특성을 도시한 도면.
제15도는 트랜지스터쌍 및 제곱기가 2개의 전류 미러 회로를 통해 캐스케이드 접속된 본 발명의 제8실시예에 따른 차동 증폭기 회로의 회로도.
제16도는 트랜지스터쌍이 전류 시프팅 회로를 통해 제곱기의 출력 전류에 의해 구동되는 본 발명의 제9실시예에 따른 차동 증폭기 회로의 회로도.
제17도는 본 발명의 제10실시예에 따른 폴드된 차동 증폭기 회로 또는 폴드된 OTA의 회로도.
제18도는 MOS 트랜지스터가 사용된 본 발명의 제11실시예에 따른 차동 증폭기 회로의 회로도.
제19도는 제18도에 도시한 차동 증폭기 회로내의 MOS 트랜지스터쌍의 상호 콘덕턴스 특성을 도시한 도면.
제20도는 본 발명의 제12실시예에 따른 차동 증폭기 회로의 회로도.
제21도는 제20도에 도시한 파라메터(K)를 갖는 차동 증폭기 회로내의 제곱기의 출력 전류 특성을 도시한 도면.
제22도는 제20도에 도시한 파라메터(K,C,β1,β2)를 갖는 차동 증폭기 회로의 전달 특성을 도시한 도면.
제23도는 제20도에 도시한 파라메터(K,C,β1,β2)를 갖는 차동 증폭기 회로의 상호 콘덕턴스 특성을 도시한 도면.
제24도는 트랜지스터쌍 및 제곱기가 2개의 전류 미러 회로를 통해 케스케이드 접속되는 본 발명의 제13실시예에 따른 차동 증폭기 회로의 회로도.
제25도는 트랜지스터쌍이 전류 시프팅 회로를 통해 제곱기의 출력 전류에 의해 구동되는 본 발명의 제14실시예에 따른 차동 증폭기 회로의 회로도.
제26도는 본 발명의 제15실시예에 따른 폴드된 차동 증폭기 회로 또는 폴드된 OTA의 회로도.
제27도는 본 발명의 제16실시예에 따른 차동 증폭기 회로의 회로도.
제28도는 제27도에 도시한 파라메터(VK)를 갖는 차동 증폭기 회로내의 제곱기의 출력 전류 특성을 도시한 도면.
제29도는 제27도 또는 제18도에 도시한 차동 증폭기 회로내의 차동쌍의 비선 형성과 입력 전압사이의 관계를 도시한 도면.
제30도는 제27도에 도시한 파라메터(VK,C,β1,β2)를 갖는 차동 증폭기 회로의 전달 특성을 도시한 도면.
제31도는 제27도에 도시한 파라메터(VK,C,β1,β2)를 갖는 차동 증폭기 회로의 상호 콘덕턴스 특성을 도시한 도면.
제32도는 트랜지스터쌍 및 제곱기가 2개의 전류 미러 회로를 통해 케스케이드 접속되는 본 발명의 제17실시예에 따른 차동 증폭기 회로의 회로도.
제33도는 트랜지스터쌍이 전류 시프팅 회로를 통해 제곱기의 출력 전류에 의해 구동되는 본 발명의 제18실시예에 따른 차동 증폭기 회로의 회로도.
제34도는 본 발명의 제19실시예에 따른 폴드된 차동 증폭기 회로 또는 폴드된 OTA의 회로도.
제35도는 본 발명의 제20실시예에 따른 차동 증폭기 회로의 회로도.
제36도는 제35도에 도시한 차동 증폭기 회로내의 쿼드리테일 회로의 출력 전류 특성을 도시한 도면.
제37도는 제35도에 도시한 파라메터(C,β1및 β2)를 갖는 차동 증폭기 회로의 전달 특성을 도시한 도면.
제38도는 제35도에 도시한 파라메터(C,β1및 β2)를 갖는 차동 증폭기 회로의 상호 콘덕턴스 특성을 도시한 도면.
제39도는 트랜지스터쌍 및 제곱기가 2개의 전류 미러 회로를 통해 케스케이드 접속되는 본 발명의 제21실시예에 따른 차동 증폭기 회로의 회로도.
제40도는 트랜지스터쌍이 전류 시프팅 회로를 통해 제곱기의 출력 전류에 의해 구동되는 본 발명의 제22실시예에 따른 차동 증폭기 회로의 회로도.
제41도는 본 발명의 제23실시예에 따른 폴드된 차동 증폭기 회로 또는 폴드된 OTA의 회로도.
제42a도,제42b도,제42c도 및 제42d도는 본 발명에 각각 응용될 수 있는 제곱기의 회로도.
제43도는 제42a도에 도시한 축퇴 값(RI0)의 파라메터를 갖는 제곱기의 입·출력 특성을 도시한 도면.
제44도는 제42b도에 도시한 축퇴 값(RI0)의 파라메터를 갖는 제곱기의 입·출력 특성을 도시한 도면.
제45도는 제42c도에 도시한 축퇴 값(RI0)의 파라메터를 갖는 제곱기의 입·출력 특성을 도시한 도면.
제46도는 제42d도에 도시한 축퇴 값(RI0)의 파라메터를 갖는 제곱기의 입·출력 특성을 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : 평행 차동쌍 2 : 제곱기
3 : 쿼드리테일 회로 4 : 분할기 회로
5 : 입력 단자 Q : 바이폴라 트랜지스터
V1: 제1입력 신호 V2: 제2입력 신호
I+및 I-: 출력 전류 VIN: 증폭 신호
IEE: 정 전류 ΔIC: 차동 출력 전류
IC: 콜렉터 전류 M : MOS 트랜지스터
본 발명은 트랜지스터의 차동쌍 및 이 쌍을 구동하기 위해 제곱 특성을 갖는 구동 회로를 포함하는 차동 증폭기 회로에 관한 것으로, 특히 넓은 입력 전압 범위 내에 상호 콘덕턴스 선형성을 갖는 반도체 집적 회로상에 형성될 차동 증폭기 회로에 관한 것이다.
비교적 넓은 입력 전압 면적내에 우수한 상호 콘덕턴스 선형성을 갖는 차동 증폭기 회로는 연산 상호 콘덕턴스 증폭기(OTA)로서 공지되어 있다.
종래 OTA의 제1예는 쉬묵(Schmook)이 1975년 12월에 발표한 IEEE Journal of Solid-State Circuits의 제SC-10권, 6번, 407-411페이지에 개시되어 있는데 상호 콘덕턴스는 값이 낮아지는 단점이 있다. 이 예는 각 쌍의 트랜지스터의 상대 에미터 면적비가 4인 바이폴라 트랜지스터의 2개의 비평형 차동쌍을 포함하고, 각 쌍의 트랜지스터의 입력단은 교차 결합된다. 이 예의 선형화는 Multitanh(멀티탄) 기술이라 공지되어 있고, 트랜지스터쌍의 수는 트랜지스터의 입력 전압 범위를 넓히기 위해 증가되었다.
종래 OTA의 제2예는 에이. 네던가디(A. Nedungadi)와 티. 알. 비스와나다(T. R. Viswanathan)이 1984년 10월에 발표한 IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS의 제CAS-31권, 10번, 891-894페이지에 개시되어 있다. 이 예는 상보 금속 산화물 반도체(CMOS) 구조이고 제1차동쌍을 구동시키기 위해 MOS 트랜지스터의 제1차동쌍 및 제곱기를 포함한다. 제1차동쌍은 차동쌍 특성내의 비선형성 항을 보상하기 위해 제곱기의 출력 전류에 의해 구동된다. 제곱기는 각 쌍의 트랜지스터의 게이트 폭(W)와 게이트 길이(L)의 상대 비율(W/L)이 2.155인 MOS 트랜지스터의 제2 및 제3비평형 차동쌍을 포함하고, 각 쌍의 트랜지스터의 입력단은 교차 결합되며 그들의 출력단은 병렬 결합된다.
눈문에서 그들은 회로 해석에 실수를 했고 그들의 해석 모델에서 제2 및 제3쌍의 트랜지스터의 게이트 폭(W)와 게이트 길이(L)의 상대 비율(W/L)은 서로 동등한 값이 되었으며 각각의 차동쌍을 구동시키기 위한 정전류원도 서로 동등한 전류값이므로 회로 해석은 아주 이해하기가 어려웠다. 부수적으로, 제곱기의 각 쌍의 상대 비율(W/L)을 정확히 2.155로 하는 것은 아주 어려웠기 때문에 어떤 사람도 네던가디와 비스와나단의 예를 아직 사용하지 않았다.
예를 들면, LSI에서 2개의 MOS 트랜지스터의 상대 비율(W/L)을 정확히 2.155로 실현시키기 위하여 트랜지스터 중의 하나가 병렬 접속된 200개의 단위 트랜지스터로 형성되는 것이 요구되고, 다른 트랜지스터는 병렬 접속된 431개의 단위 트랜지스터로 형성되는 것이 요구된다.
종래 CMOS OTA의 제3예는 발명가인 가쯔지 기무라(Katsuji Kimura)가 1992년 12월에 IEICE TRANSACTIONS ON FUNDAMENTALS의 제E75-A권, 12번, 1774-1776페이지에 발표하였다. 이 예는 2개의 쌍을 구동시키기 위해 MOS 트랜지스터의 2개의 쌍 및 하나의 정전류원을 포함하는 쿼드리테일 회로 또는 쿼드리테일 셀(cell)이 제곱기로서 사용될 수 있다는 사실을 기초로 하여 만들어졌다. MOS 트랜지스터쌍은 트랜지스터의 출력 특성에서 비선형 항을 보상하기 위해 쿼드리테일 셀의 출력 전류에 의해 구동된다.
이 예에 있어서, 전류 미러 비율을 거의 2로 하는 것만이 요구되고, OTA의 이 예는 집적화가 용이하다는 장점이 있다. 부수적으로, 이 예는 회로 해석이 임의의 LSI 설계자들이 이해하기에 아주 용이하다는 또 다른 장점이 있다.
종래 차동 증폭기의 제4예는 1988년 크루메나체트(Krummenachet)와 조엘(Joehl)에 의해 자이레이터 필터(gyrator filter)를 현실화하기 위하여 개발되었다. 이 예에 있어서, 종래의 차동 증폭기에는 제1 및 제2MOS 트랜지스터의 차동쌍이 있고 제3MOS 트랜지스터는 제1 및 제2트랜지스터의 소스 사이에 제공된다. 차동쌍의 상호 콘덕턴스는 제3MOS 트랜지스터의 전기 저항이 트랜지스터의 입력 전압에 따라 다르다는 사실로 인해 선형성이 향상될 수 있다.
쿼드리테일 셀이 사용된 종래 OTA의 제5예는 왕(Wang)과 구겐불(Guggenbuhl)이 1990년 2월에 IEEE Journal of Solid-State Circuits의 제25권, 1번 315-317페이지에 발표하였다.
OTA는 아날로그 신호 처리에 필수적인 함수 요소이고, 아날로그 신호의 우수한 상호 콘덕턴스 선형성은 아주 중요하다. 그러나, 상술한 종래의 OTA는 회로 스케일을 확대시키지 않고 넓은 입력 전압 범위내에서 우수한 상호 콘덕턴스 선형을 확보하기는 어렵다.
따라서, 본 발명의 목적은 상호 콘덕턴스 선형성 회로 스케일을 증가시키지 않고 넓은 입력 전압 범위내에서 획득될 수 있는 차동 증폭기 회로를 제공하는 것이다.
본 발명에 따른 차동 증폭기 회로는 증폭되어야 할 신호가 인가되는 한쌍의 입력 단자, 제1 및 제2트랜지스터로 형성된 제1차동쌍, 및 출력 전류에 의해 제1차동쌍을 구동시키기 위한 구동 회로를 포함한다. 구동기 회로의 출력 전류는 제곱 특성을 갖는다. 제1차동쌍에는 제1입력 신호가 인가되고 구동 회로에는 제2입력 신호가 인가된다. 제1 및 제2입력 신호는 진폭이 증폭되어야 할 신호에 비례한다.
양호하게, 제1차동쌍 및 구동 회로 중의 최소한 하나는 제1 또는 제2입력 신호가 생성되는 분할 회로를 포함한다.
구동 회로로서, 제곱기 또는 쿼드리테일 회로가 양호하게 사용될 수 있다.
양호한 실시예에 있어서, 분할 회로는 용량이 서로 다른 제3 및 제4트랜지스터의 제2차동쌍, 및 용량이 서로 다른 제5 및 제6트랜지스터의 제3차동쌍을 포함한다. 제2 및 제3차동쌍의 입력단은 교차 결합되고 그 출력단은 병렬 결합된다.
용량은 바이폴라 트랜지스터에서 에미터 면적을 의미하고 MOS 트랜지스터에서는 게이트 폭 대 게이트 길이의 비율을 의미한다.
다른 양호한 실시예에 있어서, 구동 회로는 용량이 서로 동등한 제3 및 제4트랜지스터의 제2차동쌍, 및 용량이 서로 동등한 제5 및 제6트랜지스터의 제3차동쌍으로 구성된다. 제2 및 제3차동쌍의 입력단은 교차 결합되고 그 출력단은 병렬 결합된다. 제2 및 제3차동쌍의 입력단에는 값이 서로 동등한 오프셋 전압이 각각 인가된다.
또 다른 양호한 실시예에 있어서, 구동 회로는 쿼드리테일 회로로 구성된다. 쿼드리테일 회로는 용량이 서로 동등한 제3 및 제4트랜지스터의 제2쌍, 및 용량이 서로 동등한 제5 및 제6트랜지스터의 제3쌍에 의해 형성된다. 제3, 제4, 제5 및 제6트랜지스터는 하나의 정전류원에 의해 구동된다. 제2 및 제3쌍의 출력단은 병렬 결합된다. 제2쌍의 입력단에는 제2입력 신호가 인가되고 제3쌍의 입력단에는 제2입력 신호의 중간점 전압이 인가되도록 함께 결합된다.
제1 내지 제6트랜지스터는 바이폴라 트랜지스터 또는 MOS 트랜지스터로 형성될 수 있다.
바이폴라 트랜지스터가 구동 회로의 제3 내지 제6트랜지스터로 사용된 경우에 있어서, 제3 및 제4트랜지스터는 에미터 면적이 서로 다르고 제5 및 제6트랜지스터 또한 에미터 면적이 서로 다르다.
제2 및 제3차동쌍의 바이폴라 트랜지스터는 에미터에 각각 접속된 저항기를 갖출 수 있다. 각 쌍에 있어서, 에미터 저항기는 대응 트랜지스터의 상대 에미터 면적비에 반비례하는 저항값을 갖는다.
보다 작은 에미터 면적을 갖는 제2 및 제3차동쌍의 바이폴라 트랜지스터는 각각의 에미터에 접속된 저항기가 제공될 수 있다.
에미터 면적이 서로 동등한 제2 및 제3차동쌍의 바이폴라 트랜지스터는 각각의 에미터에 접속된 저항기를 각각 갖출 수 있다.
제2차동쌍은 제3트랜지스터 및 제4바이폴라 트랜지스터의 에미터에 접속된 저항기와 달링턴(Darlington) 접속을 하는 제7바이폴라 트랜지스터를 갖출 수 있다. 제3차동쌍은 제6트랜지스터 및 제5바이폴라 트랜지스터의 에미터에 접속된 저항기와 달링턴 접속을 하는 제8바이폴라 트랜지스터를 갖출 수 있다.
MOS 트랜지스터가 제곱기의 제3 내지 제6트랜지스터로서 사용된 경우에 있어서, 제3 및 제4트랜지스터는 게이트 폭 대 게이트 길이의 비율이 서로 같거나 다르며 제5 및 제6트랜지스터 또한 이와 동일하다.
제1 및 제2입력 신호는 레벨 또는 진폭이 서로 같거나 다를 수도 있다.
본 발명의 차동 증폭기 회로는 제1차동쌍, 및 제1차동쌍의 상호 콘덕턴스내의 비선형성을 보상하도록 출력 전류에 의해 차동쌍을 구동시키기 위하여 제곱 특성을 갖는 구동 회로가 제공된다. 결과적으로, 넓은 입력 전압 범위내에 우수한 상호 콘덕턴스 선형성을 갖는 실제의 OTA는 회로 스케일의 증가없이 실현될 수 있다.
네던가디(Nedungadi)와 비스와나단(Viswanathan)에 의해 발표된 종래의 OTA와는 다른 본 발명의 차동 증폭기 회로는 용이하게 실현될 수 있고, 회로의 상호 콘덕턴스 선형성은 이론적인 값이 실현되기 용이하게 반올림되거나 근사치로 되더라도 충분히 향상될 수 있다.
제1 또는 제2입력 신호가 인가되는 분할기는 일반적으로 저항기에 의해 형성될 수 있다. 이 경우에, 소정의 저항값을 갖는 저항기는 반도체 집적 회로상에 비교적 작은 면적을 점유하므로 칩 점유 면적에 대한 문제가 발생하지 않는다.
부수적으로, 확산 또는 이온 주입 공정에 의해 형성된 것보다 인가 전압에 의존하는 저항이 아주 작은 저항기는 일반적인 반도체 공정을 통해 폴리실리콘막을 사용해서 실현될 수 있으므로 분할 저항기로 인한 제1 및/또는 제2입력 신호내의 왜곡은 무시될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 양호한 실시예에 대하여 설명하겠다.
[제1실시예]
제1도는 제1실시예의 OTA 같은 차동 증폭기 회로를 도시한 것이다. 제1도에 있어서, 평형 차동쌍(1)은 에미터 면적이 서로 동등한 제1 및 제2바이폴라 트랜지스터(Q1 및 Q2)에 의해 형성되고, 제곱기(2)는 이것의 출력 전류에 의해 차동쌍(1)을 구동시키기 위한 구동 회로로서 동작한다. 제1차동쌍(1)에 있어서, 제1입력 신호(전압; V1)은 입력단 또는 NPN 트랜지스터(Q1 및 Q2)의 베이스에 인가된다. 제곱기(2)에 있어서, 제2입력 신호(전압; V2)는 이것의 입력단에 인가된다. 트랜지스터(Q1 및 Q2)의 에미터는 제곱기(2)의 출력단중의 하나에 공통 접속된다. 차동쌍(1)은 제곱기(2)의 출력 전류(I+)에 의해 구동된다. 따라서, 출력 전류(I-)는 사용되지 않는다.
차동쌍(1) 및 제곱기(2)는 분할기 회로(4 및 4')를 각각 포함한다. 분할기 회로(4)는 트랜지스터(Q1 및 Q2)의 베이스에 각각 접속된 2개의 제1저항기(저항; R1) 및 트랜지스터(Q1 및 Q2)의 베이스들 사이에 접속된 제2저항기(저항; R2)로 구성된다. 제1저항기는 입력 단자(5)의 쌍에 각각 접속된다.
이와 유사하게, 분할기 회로(4')는 제곱기(2)의 입력단에 각각 접속된 2개의 제3저항기(저항; R3) 및 입력단들 사이에 접속된 제4저항기(저항; R4)로 구성된다. 제3저항기는 입력 단자(5)의 쌍에 각각 접속된다.
증폭되어야 할 신호(전압; VIN)은 입력단(5)의 쌍에 인가된다. 제1입력 신호(V1)은 차동쌍(1)의 트랜지스터(Q1 및 Q2)의 베이스에 인가되도록 분할기 회로(4)를 통과하는 입력 신호(VIN)으로부터의 전압 분할에 의해 발생된다. 제2입력 신호(V2)는 제곱기(2)의 입력단에 인가되도록 분할기 회로(4')를 통과하는 입력 신호(VIN)으로부터의 전압 분할에 의해 발생된다.
다음에, 제1실시예의 차동 증폭기 회로의 동작을 설명하겠다.
트랜지스터(Q1 및 Q2)에 의해 형성되는 차동쌍(1)의 상호 콘덕턴스는 다음과 같이 획득될 수 있다.
트랜지스터(Q1 및 Q2)의 특성은 서로 일치하고, 베이스폭의 변조는 무시될 수 있으며, 제1입력 신호(V1)이 인가되는 차동쌍(1)은 정전류(IEE)에 의해 구동된다고 가정하자. 부수적으로, 차동 출력 전류(ΔIC)는 IC1및 IC2가 각각 트랜지스터(Q1 및 Q2)의 콜렉터 전류일 때 ΔIC=IC1-IC2로 정의된다. 그때, 차동쌍(1)의 차동 출력 전류(ΔIC)는 식(1)과 같이 주어질 수 있다.
식(1)에 있어서, αF는 dc 공통 베이스 전류 이득 계수이고, 열전압 VT=(kT/q)에서 k는 볼쯔만 상수(Boltzmann's Constant), T는 켈빈(Kelvin)의 절대 온도이고, q는 전자의 전하이다.
차동 출력 전류(ΔIC)는 차동쌍(1)의 상호 콘덕턴스를 선형으로 하기 위해 다음 관계식(2)를 만족시키는 것이 요구된다는 것을 식(1)로부터 알 수 있다.
여기서, a는 상수이다.
그러므로, 전동 전류(IEE)는 (1/V1)tanh[V1/(2VT)]에 반비례하는 것이 요구된다.
｜X｜1일 때, tanh X는 식(3)으로 나타낼 수 있다.
｜X｜1일 때, 식(3)으로부터 다음 식이 유도된다.
따라서, 제1입력 신호(V1)의 진폭이 작을 때, 구동 전류(IEE)가 제곱 특성을 가지면 상호 콘덕턴스의 선형성은 향상될 수 있다는 것을 알 수 있다. 이것은 제곱기(2)의 출력 전류(I+)에 의해 구동되는 트랜지스터(Q1 및 Q2)에 의해 형성되는 차동쌍(1)이 상호 콘덕턴스 선형성이 향상될 수 있는 것을 의미한다.
차동쌍(1)의 상호 콘덕턴스는 다음 식(4)와 같이 입력 신호 전압(V1)에 의해 차동 출력 전류(ΔIC)를 미분함으로써 얻어진다.
제2도는 식(4)에서 얻어지는 차동쌍(1)의 상호 콘덕턴스를 도시한 것이다. 제2도로부터, 입력 전압(V1)의 진폭이 증가함에 따라 차동쌍(1)의 상호 콘덕턴스는 감소한다는 것을 알 수 있다. 또한 차동쌍(1)의 상호 콘덕턴스 곡선은 형태가 행잉 벨(hanging bell)과 유사하고, 즉 거의 포물선을 그린다는 것을 알 수 있다.
차동쌍(1)은 제곱 특성을 갖는 구동 전류(I+)에 의해 상호 콘덕턴스 선형성이 보상될 수 있다는 것을 제2도로부터 직관적으로 알 수 있다.
상술한 바와 같이, 차동쌍(1)은 제곱 특성을 갖는 구동 전류(I+)에 의해 상호 콘덕턴스 선형성내에서 보상될 수 있다. 부수적으로, 차동쌍(1)의 상호 콘덕턴스는 구동 회로(IEE또는 I+)에 비례한다는 것을 식(4)로부터 알 수 있다.
제1실시예의 차동 증폭기 회로에서 입력 전압 범위는 장치 또는 소자수의 증가없이 확장될 수 있다.
[제2실시예]
제3도는 제2실시예의 OTA로서 차동 증폭기 회로를 도시한 것이다. 제3도에 있어서, 제1평형 차동쌍(1)은 제1실시예와 비스한 NPN 바이폴라 트랜지스터(Q1 및 Q2)에 의해 형성된다. 제곱기(2)의 분할기 회로(4')는 2개의 제1저항기(저항; R1) 및 제2저항기(저항; R2)에 의해 형성된다. 차동쌍(1)의 분할기 회로(4)는 전혀 제공되지 않는다. 그러므로, 차동쌍(1)의 제1입력 신호(V1)은 신호(VIN)과 같고 제곱기의 제2입력 신호(V2)는 분할기 회로(4')를 통해 신호(VIN)을 분할함으로써 발생된다.
제곱기(2)는 용량 또는 에미터 면적이 서로 다른 NPN 바이폴라 트랜지스터(Q3 및 Q4)의 제2비평형 차동쌍, 및 용량 또는 에미터 면적이 서로 다른 NPN 바이폴라 트랜지스터(Q5 및 Q6)의 제3비평형 차동쌍으로 구성된다. K≠1일 때, 트랜지스터(Q4)는 에미터 면적이 트랜지스터(Q3)의 K배이고, 트랜지스터(Q5)는 에미터 면적이 트랜지스터(Q6)의 K배이다.
제2차동쌍의 트랜지스터(Q3 및 Q4)의 에미터는 이들을 구동시키는 제1정전류원(전류:I0)에 공통으로 접속되고, 제3차동쌍의 트랜지스터(Q5 및 Q6)의 에미터는 이들을 구동시키는 제2정전류원(전류:I0)에 공통으로 접속된다.
트랜지스터(Q3 및 Q5)의 베이스는 공통으로 접속되고, 트랜지스터(Q4 및 Q6)의 베이스는 공통으로 접속된다.
트랜지스터(Q3 및 Q6)의 콜렉터는 제곱기(2)의 출력단중의 하나를 형성하기 위해 공통으로 접속되고, 여기에서 출력 전류(I+)가 구해진다. 그러므로, 공통 접속된 콜렉터는 차동쌍(1)을 전류(I+)로 구동시키기 위해 차동쌍(1)의 트랜지스터(Q1 및 Q2)의 에미터에 접속된다. 트랜지스터(Q4 및 Q5)의 콜렉터는 이들의 다른 출력단을 형성하기 위해 공통으로 접속되고, 여기에서 출력 전류(I-)가 구해진다.
즉, 입력단 또는 제2 및 제3차동쌍의 베이스는 교차 결합되고, 출력단 또는 이들의 콜렉터는 병렬 결합된다.
이들은 NPN 바이폴라 트랜지스터(Q7 및 Q8)을 갖추고 있다. 트랜지스터(Q7 및 Q8)의 베이스는 입력 단자(5)에 각각 접속되어 증폭될 신호(VIN)이 인가된다. 트랜지스터(Q7 및 Q8)의 에미터는 제3 및 제4정전류원(전류:I0)에 각각 접속된다.
분할 회로(4')의 하나의 제1저항기(저항:R1)은 트랜지스터(Q3 및 Q5)의 공통 접속된 베이스와 트랜지스터(Q7)의 에미터 사이에 접속된다. 이들의 다른 제1저항기(저항:R1)은 트랜지스터(Q4 및 Q6)의 공통 접속된 베이스와 트랜지스터(Q8)의 에미터 사이에 접속된다. 분할기 회로(4')의 제2저항기(저항:R2)는 트랜지스터(Q3 및 Q5)의 공통 접속된 베이스와 트랜지스터(Q4 및 Q6)의 공통 접속된 베이스 사이에 접속된다.
다음에, 제2실시예의 차동 증폭기 회로의 동작에 대해 이하에 설명하겠다.
제곱기(2)의 출력 전류(I+)는 다음 식(5)로서 표현된다.
식(5a)에 있어서, VK는 제1비평형 차동쌍(1)에 발생된 오프셋 전압을 나타내는 것으로 VK=VTlnK이다.
도시되지는 않았지만, 제곱기(2)의 출력 전류(I-)는 식(5a) 및 (5b)에 반대 위상의 식으로서 표현될 수 있다.
회로 해석은 발명가인 케이, 기무라(K. Kimura)저의 IEEE 회보, CAS-I, Vol. 39, No. 9, 771-777페이지(1992년 9월)에 상세하게 개시되어 있다.
제3도의 제곱기(2)의 I+및 I-의 차동 출력 전류 특성은 제4도에 도시되어 있다. 제곱기(2)의 입력 전압 범위는 K=10.5인 경우에 최대이고, 입력 전압 범위가 ｜V2｜≤2VT인 경우에 가장 우수한 제곱법칙 특성이 얻어질 수 있다.
차동쌍(1)는 출력 전류(I+)에 의해 구동되므로 IEE는 식(1)의 I+에 의해 대체되어 결과적으로 다음 식(6)이 구해진다.
식(6)에서, V1=VIN및 V2=VIN/C는 C가 상수인 경우에 설정된다.
제5도는 파라메터(K 및 C)를 갖는 제2실시예의 차등 증폭기(OTA)의 전달 특성을 도시한 것이다.
제2실시예의 차동 증폭기의 상호 콘덕턴스는 다음 식(7)과 같이 식(6)을 증폭될 전압(VIN)을 미분함으로써 얻어질 수 있다.
제6도는 파라메터(K 및 C)를 갖는 제2실시예의 차동 증폭기의 상호 콘덕턴스 특성을 도시한 것으로, 이 특성은 식(7)로부터 얻어진다. 제6도에서, 에미터 면적비(K)의 값은 2, 4, 6, 8과 같은 정수로 설정되고, 상수(C)가 설정되므로, 상호 콘덕턴스가 대략 선형이다.
분할기 회로(4')가 제3도에서 제거되고 제1 및 제2입력 신호(V1및 V2)의 레벨이 서로 동일한 경우에 대응하는 C=1인 경우, 차동쌍(1)의 제1입력 신호(V1) 및 제곱기(2)의 제2입력 전압(V2)는 서로 동일하다. 또한, K=2이고 C=1인 경우의 특성이 제5도 및 제6도에 도시되어 있다.
제2실시예의 차동 증폭기 회로에 의해, 다수의 트랜지스터의 평형 또는 비평형 차동쌍이 교차 결합되는 종래의 멀티탄 기술에 비해, 입력 전압 범위는 장치 또는 소자수를 증가시키지 않고 확장될 수 있다.
[제3실시예]
제7도는 제3실시예의 OTA로서 차동 증폭기 회로를 도시한 것이다. 이 실시예에 있어서, 제1평형 차동쌍(1) 및 제곱기(2)는 2개의 전류 미러 회로를 통해 서로 캐스케이드 접속되므로, 입력 신호의 dc 전압 레벨이 제2실시예에 비해 낮아질 수 있다는 추가 장점을 갖는다. 이것은 차동 증폭기의 공급 전압이 줄어들 수 있다는 것을 의미한다.
제7도에서, 제1차동쌍(1), 제곱기(2), 분할기 회로(4'), 및 제곱기(2)의 제2 및 제3비형평 차동쌍을 각각 구동시키는 제1 및 제2정전류원(전류:I0)은 제2실시예와 각각 구성이 동일하다. PNP 바이폴라 트랜지스터(Q7 및 Q8)은 제1전류 미러 회로를 구성하고, NPN 바이폴라 트랜지스터(Q9 및 Q10)은 제2전류 미러 회로를 구성한다.
트랜지스터(Q7 및 Q8)의 에미터는 함께 결합되어 전원 전압(Vcc)가 인가된다. 트랜지스터(Q4 및 Q5)의 함께 결합된 콜렉터는 트랜지스터(Q7 및 Q8)의 에미터에 공통으로 접속되어 전원 전압(Vcc)가 인가된다.
제1차동쌍(1)은 제1 및 제2전류 미러 회로를 통해 제곱기(2)의 출력 전류(I+)에 의해 구동된다.
제3실시예의 차동 증폭기 회로의 동작은 제곱기(2)의 출력 전류(I+)가 제1 및 제2전류 미러 회로를 통해 제1차동쌍(1)에 공급된다는 점을 제외하면 제2실시예와 유사하다.
[제4실시예]
제8도는 제4실시예의 OTA로서 차동 증폭기 회로를 도시한 것이다. 이 실시예에서, 제곱기(2)의 출력 전류는 전류 시프팅 회로를 통해 제1평형 차동쌍(1)에 공급되므로, 제3실시예와 유사하게 입력 전압이 제2실시예에 비해 감소될 수 있다는 추가 장점을 갖는다.
제8도에서, 제1차동쌍(1), 제곱기(2), 분할기 회로(4') 및 제곱기(2)의 제2 및 제3비평형 차동쌍을 각각 구동시키기 위한 제1 및 제2정전류원(전류:I0)은 각각 제2실시예의 구성과 동일하다.
전류 시프팅 회로는 NPN 바이폴라 트랜지스터(Q7), 및 제3 및 제4정전류원(전류:I0)으로 구성된다. 트랜지스터(Q7)의 에미터는 제1차동쌍(1)의 트랜지스터(Q1 및 Q2)의 에미터에 접속되고, 트랜지스터(Q7)을 구동시키기 위한 제3정전류원은 이들 에미터의 접속점에 접속된다.
트랜지스터(Q7)의 베이스 및 콜렉터는 제곱기(2)의 트랜지스터(Q3 및 Q6)의 함께 결합된 콜렉터에 공통으로 접속된다. 전류 시프트용의 제4정전류원(전류:I0)은 트랜지스터(Q3 및 Q6)의 콜렉터와 트랜지스터(Q4 및 Q5)의 함께 결합된 콜렉터 사이에 제공된다. 트랜지스터(Q4 및 Q5)의 콜렉터, 및 전류 시프트용의 정전류원은 전원 전압(Vcc)가 인가된다.
[제5실시예]
제9도는 제5실시예의 폴드된 OTA로 칭해지는 차동 증폭기 회로를 도시한 것이다. 이 실시예에서 제1평행 차동쌍(1)은 제2실시예와 다르게 PNP 바이폴라 트랜지스터(Q1 및 Q2)를 사용함으로써 폴드된다.
제9도에서 제1차동쌍(1), 제곱기(2), 분할기 회로(4') 및 제곱기(2)의 제2 및 제3비평형 차동쌍을 각각 구동시키기 위한 제1 및 제2정전류원(전류:I0)은 각각 제2실시예의 구성과 동일하다.
제1평행 차동쌍(1)은 제곱기(2)의 출력 전류(I-)에 의해 구동된다. 차동쌍(1)을 구동시키는 제3정전류원(전류:2I0)은 트랜지스터(Q1 및 Q2)의 함께 결합된 에미터와 전원(전압:Vcc) 사이에 제공된다.
제3실시예의 차동 증폭기 회로의 동작은 제곱기(2)의 출력 전류(I-)가 제1차동쌍(1)을 구동시키는 점을 제외하면 제2실시예와 유사하다.
제5실시예에 있어서, 제1평형 차동쌍(1)은 NPN 바이폴라 트랜지스터로 형성될 수 있고, 이 경우에는 제곱기(2)는 전원 및 접지가 뒤집히는 PNP 바이폴라 트랜지스터를 사용함으로써 폴드될 수 있다.
부수적으로, 전류원의 전류값은 2I0로 설정되지만, aI0일 수 있으며, 여기서 a는 2 이외의 상수이다.
[제6실시예]
제10도는 제6실시예의 OTA로서 차동 증폭기 회로를 도시한 것이다. 이 실시예는 제곱기(2)가 제2 및 제3평형 차동쌍으로 형성되는 점을 제외하면 제3도에 도시된 제2실시예와 구성이 동일하다. 제2차동쌍은 에미터 면적이 서로 동일한 NPN 바이폴라 트랜지스터(Q3 및 Q4)로 형성된다. 제3차동쌍은 에미터 면적이 서로 동일한 NPN 바이폴라 트랜지스터(Q5 및 Q6)으로 형성된다.
제10도에 도시된 바와 같이, 오프셋 바이어스 전압을 발생시키기 위한 NPN 바이폴라 트랜지스터(Q9,Q10,Q11 및 Q12) 및 각각의 트랜지스터(Q9,Q10,Q11 및 Q12)를 구동시키기 위한 제5, 제6, 제7 및 제8정전류원(전류:I1)이 부수적으로 구비되어 있다. 트랜지스터(Q10)은 에미터 면적이 트랜지스터(Q9)의 K배 크기이고, 트랜지스터(Q12)는 에미터 면적이 트랜지스터(Q11)의 K배 크기이다.
트랜지스터(Q9 및 Q10)의 베이스는 함께 결합되고, 트랜지스터(Q11 및 Q12)는 함께 결합되어 제2입력 전압(V2)가 인가된다. 트랜지스터(Q5,Q3,Q4 및 Q6)의 베이스는 트랜지스터(Q9,Q10,Q11 및 Q12)의 에미터에 각각 접속된다.
트랜지스터(Q9,Q10,Q11 및 Q12)에 의해 발생된 바이어스 오프셋 전압은 제곱기(2)에 공급되므로, 제2실시예와 동등한 전달 특성이 얻어질 수 있다. 이 결과로서, 제곱기(2)의 출력 전류(I+)는 상기 식(5)로 표현될 수 있고, 이때 제6실시예의 차동 증폭기 회로의 동작은 제2실시예의 회로 동작과 유사하다.
이 실시예에 있어서는 제2실시예와 유사하게 분할기 회로(4')가 생략될 수 있으면 동일한 효과 또는 장점이 얻어질 수 있다. 또한 입력 전압은 제7도, 제8도 및 제9도에 도시된 것과 동일한 방식에 의해 감소될 수 있다.
제2 내지 제6실시예에 있어서, 차동쌍(1)의 입력 전압 범위는 축퇴용 에미터 저항기를 삽입함으로써 확장될 수 있다. 제1차동쌍(1)의 에미터 축퇴값, 및 제곱기(2)의 제2 및 제3차동쌍의 축퇴값이 적절히 설정되면, 제1 및 제2입력 신호(V1및 V2)가 서로 동일해질 수 있다는 장점을 갖는데, 이것은 분할기 회로가 요구되지 않는다는 것을 의미한다.
다이오드가 에미터 저항기 대신에 삽입되면, 차동쌍(1)의 입력 전압 범위는 확장될 수 있다. 한 다이오드가 각각의 트랜지스터에 삽입된 경우, 입력 전압 범위는 다이오드가 없는 경우의 2배의 넓이까지 확장될 수 있다. 직렬로 접속된 m개의 다이오드가 각각의 트랜지스터에 제공되면, 입력 전압 범위는 다이오드가 없는 경우의 (m+1)배의 넓이까지 확장될 수 있지만, 요구된 전원 전압은 약(0.7m) V까지 증가한다.
[제7실시예]
제11도는 제7실시예의 OTA로서 차동 증폭기 회로를 도시한 것이다. 이 실시예는 쿼드리테일 회로(3)이 제곱기 대신에 구동기 회로로서 제공된 점을 제외하고는 제33도에 도시된 제2실시예와 동일한 구성을 갖는다.
제11도에 도시된 바와 같이, 쿼드리테일 회로(3)은 하나의 제1정전류원(전류:I0)에 의해 구동된 4개의 NPN 바이폴라 트랜지스터(Q3,Q4,Q5 및 Q6)으로 형성된다. 제2쌍을 구성하는 트랜지스터(Q3 및 Q4)는 서로 에미터 면적이 동일하고, 제3쌍을 구성하는 트랜지스터(Q5 및 Q6)도 에미터 면적이 서로 동일하다.
트랜지스터(Q3,Q4,Q5 및 Q6)의 에미터는 정전류원에 공통으로 접속된다.
입력단 또는 트랜지스터(Q3 및 Q4)의 베이스는 NPN 바이폴라 트랜지스터(Q7 및 Q8)의 에미터에 각각 접속되어 제2입력 신호(V2)가 인가된다. 직렬로 접속된 2개의 제3저항기(저항:R3)은 트랜지스터(Q3 및 Q4)의 베이스들 사이에 바이어스 전압을 발생시키기 위해 제공된다. 출력단 또는 트랜지스터(Q3 및 Q4)의 콜렉터는 NPN 바이폴라 트랜지스터(Q1 및 Q2)의 에미터에 공통으로 접속된다.
입력단 또는 트랜지스터(Q5 및 Q6)의 베이스는 제3저항기(저항:R3)의 접속점에 공통으로 접속되어 V2의 중간점 전압 또는(1/2)V2전압에 동일한 바이어스 전압이 인가된다. 출력단 또는 트랜지스터(Q5 및 Q6)의 콜렉터는 함께 결합된다.
쿼드리테일 회로(3)에 있어서, 제3쌍을 형성하는 트랜지스터(Q5 및 Q6)은 트랜지스터(Q5 및 Q6)의 에미터, 베이스 및 콜렉터가 함께 결합되기 때문에 용량 또는 에미터 면적이 트랜지스터(Q5 및 Q6)의 2배인 하나의 트랜지스터에 의해 대체될 수 있다.
다음에, 제7실시예의 차동 증폭기 회로의 동작에 대해 이하에 설명하겠다.
각각의 트랜지스터(Q3,Q4Q5 및 Q6)의 콜렉터 전류(IC3,IC4,IC5및 IC6)은 다음식(8), (9), (10) 및 (11)로서 각각 표현될 수 있다.
식(8), (9) 및 (10)에 있어서, VBE5는 트랜지스터(Q5)의 베이스-에미터 전압이고, IS는 포화 전류이며, ±(1/2)V2는 트랜지스터(Q3 및 Q4)의 제2쌍의 차동 입력 전압이다.
쿼드리테일 회로(3)의 테일 전류는 다음 식(11)로서 표현된다.
식(8), (9), (10) 및 (11)로부터, 쿼드리테일 회로(3)의 출력 전류(I+)는 다음 식(12)로서 표현된다.
쿼드리테일(3)의 다른 출력 전류(I-)는 동일한 방식으로 얻어질 수 있다. 그 다음, 얻어진 출력 전류(I+및 I-)가 제12도에 도시되어 있다. 제12도로부터, 차동 출력 전류(I+및 I-)가 대략 ｜V2｜≤2VT의 입력 전압 범위 이내에서 제곱 법칙 특성을 갖는다고 할 수 있다. 이것은 쿼드리테일 회로(3)이 제곱기 대신에 사용될 수 있다는 것을 의미한다.
제1차동쌍(1)은 쿼드리테일 회로(3)의 출력 회로(I+)에 의해 구동되므로, 제1차동쌍(1)의 차동 출력 전류[ΔIC(=IC1-IC2)]는 다음 식(13)으로서 표현될 수 있다.
제13도는 파라메터(C)를 갖는 제7실시예의 차동 증폭기의 전달 특성을 도시한 것으로, 이 특성은 식(13)으로부터 얻어진다.
차동 증폭기의 상호 콘덕턴스는 다음 식(14)와 같이 차동 출력 전류(ΔIC)를 입력 전압(VIN)으로 미분함으로써 제공될 수 있다.
식(14)에서, V1=(1/C)VIN및 V2=VIN.
제14도는 제1차동쌍(1)이 정전류[(1/2)I0]에 의해 구동되고, C가 1, 1.2 및 1.33인 이 실시예의 차동 증폭기의 상호 콘덕턴스 특성을 도시한 것으로, 이 특성은 식(14)로부터 얻어질 수 있다.
제14도에서, 쉬묵(멀티탄 기술)에 의한 종래 OTA의 상호 콘덕턴스 특성도 또한 비교하기 위해 도시되어 있다. 이 종래의 OTA에 있어서, 2개의 비평형 차동쌍은 정전류[(3/4)I0]에 의해 각각 구동되고, 차동쌍의 상대 에미터 면적비(K)는 상호 콘덕턴스 특성이 최대로 편평한 (2±31/2)이다. 부수적으로 dc 공통-베이스 전류 이득률(αF)는 대략 1이다.
제14도로부터, 제7실시예의 상호 콘덕턴스 특성은 상수(C)가 대략 1.21인 경우에 4개의 트랜지스터쌍을 포함하는 쉬묵에 의한 종래 OTA의 상호 콘덕턴스 특성에 대응한다는 것을 알 수 있다. C=1인 경우, 차동쌍(1)의 제1입력 신호 전압(V1) 및 쿼드리테일 회로(3)의 제2입력 신호 전압(V2)는 서로 동일하게 VIN으로 된다.
제7실시예에 있어서도 제2 내지 제6실시예와 유사하게 차동쌍(1)의 입력 전압 범위가 축퇴용 에미터 저항기 또는 다이오드를 삽입함으로써 확장될 수 있다. 특히, 에미터 다이오드가 제1차동쌍(1)을 형성하는 각각의 트랜지스터의 에미터에 삽입되면, 쿼드리테일 회로(3)의 제2입력 신호 전압(V2)가 차동쌍(1)의 제1입력 신호 전압(V1)보다 적다는 추가 장점을 갖는데, 이것은 제2입력 신호 전압(V2)가 증폭될 신호(VIN)로부터 저항기로 형성된 구동기 회로(4')에 의해 생성될 수 있다는 것을 의미한다.
[제8실시예]
제15도는 제8실시예의 OTA로서 차동 증폭기 회로를 도시한 것이다. 이 실시예에서는 제7도에 도시된 제3실시예와 유사하게 제1평형 차동쌍(1) 및 쿼드리테일 회로(3)은 2개의 전류 미러 회로를 통해 서로 캐스케이드 접속되므로, 입력 전압의 dc 전압 레벨이 제11도에 도시된 제7실시예에 비해 감소될 수 있다는 추가 장점이 있다.
제15도에 도시된 바와 같이, 제1평형 차동쌍(1)은 에미터가 함께 결합된 NPN 바이폴라 트랜지스터(Q1 및 Q2)로 형성되고, 쿼드리테일 회로(3)은 제2평형 트랜지스터쌍(Q3 및 Q4) 및 제3평형 트랜지스터쌍(Q5 및 Q6)으로 형성된다. 트랜지스터(Q3,Q4Q5 및 Q6)의 에미터는 이들을 구동시키기 위해 제1정전류원(전류:I0)에 공통으로 접속된다.
제1입력 신호(V1)에제1차동쌍(1)에 공급하기 위한 분할기 회로(4)는 직렬로 접속된 2개의 제1저항기(저항:R1) 및 2개의 제2저항기[(저항:(1/2)R2)]로 형성되는데, 이들는 트랜지스터(Q3 및 Q4)의 베이스 사이 또는 한쌍의 입력 단자(5) 사이에 제공된다. 트랜지스터(Q5 및 Q6)의 베이스는 함께 결합되어, V1또는 V2의 중간점 전압에 동일한 바이어스 전압이 인가된다.
PNP 바이폴라 트랜지스터(Q7 및 Q8)은 제1전류 미러 회로를 구성하고, NPN 바이폴라 트랜지스터(Q9 및 Q10)은 제2전류 미러 회로를 구성한다.
트랜지스터(Q7 및 Q8)의 에미터는 함께 결합되어 전원 전압(Vcc)가 인가되고, 또 트랜지스터(Q5 및 Q6)의 콜렉터에 접속된다. 트랜지스터(Q3 및 Q4)의 함께 결합된 콜렉터는 트랜지스터(Q7)의 콜렉터에 공통으로 접속된다. 트랜지스터(Q7 및 Q8)의 베이스는 함께 결합되어 트랜지스터(Q7)의 콜렉터에 접속된다.
트랜지스터(Q8)의 콜렉터는 트랜지스터(Q9)의 콜렉터에 접속된다. 트랜지스터(Q9 및 Q10)의 베이스는 함께 결합되어 트랜지스터(Q9)의 콜렉터에 접속된다. 트랜지스터(Q10)의 콜렉터는 제1차동쌍(1)의 트랜지스터(Q1 및 Q2)의 함께 결합된 에미터에 접속된다.
제1차동쌍(1)은 제1 및 제2 전류 미러 회로를 통해 쿼드리테일 회로(3)의 출력 전류(I+)에 의해 구동된다.
제8실시예의 차동 증폭기 회로의 동작은 쿼드리테일 회로(3)의 출력 전류(I+)가 제1 및 제2전류 미러 회로를 통해 제1차동쌍(1)에 공급되는 점을 제외하고는 제11도에 도시된 제7실시예와 유사하다.
[제9실시예]
제16도는 제9실시예의 OTA로서 차동 증폭기 회로를 도시한 것이다. 이 실시예에서 쿼드리테일 회로(3)의 출력 전류는 캐스케이드된 전류 미러 회로 대신에 전류 시프팅 회로를 통해 제1평형 차동쌍(1) 에 공급되므로 입력 신호의 dc 전압 레벨이 제8실시예와 유사하게 제7실시예에 비해 감소될 수 있다는 추가 장점이 있다.
제16도에서, 차동쌍(1), 쿼드리테일 회로(3), 제1차동쌍(1)의 분할기 회로(4) 및 쿼드리테일 회로(3)의 제2 및 제3평형쌍을 구동시키는 제1정전류원(전류:I0)은 제8실시예와 각각 동일한 구성을 갖는다.
따라서, 전류 시프팅 회로는 NPN 바이폴라 트랜지스터(Q7) 및 제2 및 제3정전류원(전류:I0)으로 구성된다. 트랜지스터(Q7)의 에미터는 제1차동쌍(1)의 트랜지스터(Q1 및 Q2)의 함께 결합된 에미터에 접속되고, 트랜지스터(Q7)을 구동시키는 제2정전류원(전류:I0)은 이들 에미터의 접속점에 접속된다.
트랜지스터(Q7)의 베이스 및 콜렉터는 쿼드리테일 회로(3)의 트랜지스터(Q3 및 Q4)의 함께 결합된 콜렉터에 공통으로 접속된다. 전류 시프트용의 제3정전류원(전류:I0)은 트랜지스터(Q5 및 Q6)의 함께 결합된 콜렉터와 트랜지스터(Q3 및 Q4)의 함께 결합된 콜렉터 사이에 제공된다. 트랜지스터(Q5 및 Q6)의 콜렉터는 전원 전압(Vcc)가 인가된다.
[제10실시예]
제17도는 제10실시예의 폴드된 OTA로서 불리워지는 폴드된 차동 증폭기 회로를 도시한 것이다. 이 실시예에 있어서, 제1평형 차동쌍(1)은 PNP 바이폴라 트랜지스터(Q1 및 Q2)로 형성된다.
제17도에서, 제1차동 증폭쌍(1), 쿼드리테일 회로(3), 분할기 회로(4) 및 쿼드리테일 회로(3)의 제2 및 제3평형쌍을 구동시키는 제1정전류원(전류:I0)은 제15도에 도시된 제8실시예와 각각 동일한 구성을 갖는다.
제1평형 차동쌍(1)은 쿼드리테일 회로(3)의 출력 전류(I-)에 의해 구동된다. 차동쌍(1)을 구동시키는 제2정전류원(전류:I0)은 트랜지스터(Q1 및 Q2)의 함께 결합된 에미터와 전원(전압:Vcc) 사이에 제공된다.
제10실시예의 차동 증폭기 회로의 동작은 쿼드리테일 회로(3)의 출력 전류(I-)가 제1차동쌍(1)을 구동시키는 점을 제외하고는 제8실시예와 유사하다.
제10실시예에서, 제1평형 차동쌍(1)은 NPN 바이폴라 트랜지스터로 형성될 수 있고, 이 경우에 쿼드리테일 회로(3)은 전원 및 접지가 뒤집힌 PNP 바이폴라 트랜지스터를 사용함으로써 폴드될 수 있다.
[제11실시예]
제18도는 제11실시예의 OTA로서 차동 증폭기 회로를 도시한 것이다. 제18도에서 평형 차동쌍(1a)는 게이트 폭 대 게이트 길이 비(W/L)이 서로 동일한 제2 및 제2MOS 트랜지스터(M1 및 M2)로 형성되고, 제곱기(2a)는 이것의 출력 전류에 의해 차동쌍(1a)를 구동시키는 구동기 회로로서 작용한다. 제1차동쌍(1a)에 있어서, 제1입력 신호(전압:V1)은 입력단 또는 N채널 트랜지스터(M1 및 M2)의 게이트에 인가된다. 제곱기(2a)에 있어서, 제2입력 신호(전압:V2)는 이것의 입력단에 인가된다. 트랜지스터(M1 및 M2)의 소스는 제곱기(2a)의 출력단 중의 하나에 공통으로 접속된다. 차동쌍(1a)는 제곱기(2a)의 출력 전류(I+)에 의해 구동된다. 따라서, 출력 전류(I-)는 사용되지 않는다.
차동쌍(1a) 및 제곱기(2a)는 분할기 회로(4a 및 4a')를 각각 포함한다. 분할기 회로(4a)는 트랜지스터(M1 및 M2)의 게이트에 각각 접속된 2개의 제1저항기(저항:R1) 및 트랜지스터(M1 및 M2)의 게이트 사이에 접속된 제2저항기(저항:R2)로 구성된다. 제1저항기는 한쌍의 입력 단자(5a)에 각각 접속된다.
이와 마찬가지로, 분할기 회로(4a')는 제곱기(2a)의 입력단에 각각 접속된 2개의 제3저항기(저항:R3) 및 이것의 입력단 사이에 접속된 제4저항기(저항; R4)로 구성된다. 제3저항기는 한쌍의 입력 단자(5a)에 각각 접속된다.
증폭될 입력 신호(전압; VIN)은 한쌍의 입력 단자(5a)에 인가된다. 제1입력 신호(V1)은 분할기 회로(4)를 통해 입력 신호(VIN)으로부터의 전압 분할에 의해 발생되어 차동쌍(1a)의 트랜지스터(M1 및 M2)의 게이트에 인가된다. 제2입력 신호(V2)는 분할기 회로(4a')를 통해 입력 신호(VIN)으로부터 전압 분할에 의해 발생되어 제곱기(2a)의 입력단에 인가된다.
다음에, 제11실시예의 차동 증폭기 회로의 동작에 대해 이하에 설명하겠다.
트랜지스터(M1 및 M2)로 형성된 차동쌍(1a)의 상호 콘덕턴스는 다음과 같이 얻어질 수 있다.
트랜지스터(M1 및 M2)의 특성 서로 일치되고, 인체 효과 및 채널-길이 변조가 무시될 수 있으며, 트랜지스터(M1 및 M2)가 포화 영역에서 동작하고 있고, 제1입력 신호(V1)이 인가된 차동쌍(1a)가 정전류(ISS)에 의해 구동된다고 가정하자. 그러면, 차동쌍(1a)의 차동 출력 전류(ΔID)는 다음 식(15a) 및 (15b)로서 주어질 수 있다. 차동 출력 전류(ΔIC)는 IC1및 IC2가 각각 트랜지스터(Q1 및 Q2)의 콜렉터 전류인 경우에 ΔIC=IC1-IC2로서 표현된다.
식(15a) 및 (15b)에 있어서, β1은 β1=μ(Cox/12)(W/L)1로서 정해진 트랜지스터(M1 및 M2)의 상호 콘덕턴스 파라메터인데, 여기에서 μ는 캐리어의 유효 이동도이고, Cox는 단위 면적당 게이트 산화물 용량이며, W는 게이트 폭이고, L은 게이트 길이이다.
제11실시예의 차동 증폭기의 상호 콘덕턴스는 다음 식(16a) 및 (16b)와 같이 식(15a) 및 (15b)를 입력 전압(V1)로 미분함으로써 얻어질 수 있다.
제19도는 차동쌍(1a)의 상호 콘덕턴스 특성을 도시한 것으로, 이 특성은 식(16a) 및 (16b)로부터 얻어진다. 상호 콘덕턴스 특성 곡선이 대략 포물선 형태라는 것을 제19도로부터 알 수 있고, 제곱-법칙 특성을 갖는다는 것을 의미한다.
식(15a)의 제곱근 내의 V1 2항은 특성이 입력 전압(V1또는 V1 2)의 제곱에 비례하는 전류가 구동 전류(ISS)에 추가되거나 구동 전류(ISS)가 V1 2의 성분을 포함하는 경우에 제거될 수 있다는 것을 알 수 있다. 식(16a)로부터 알 수 있는 바와 같이 차동쌍(1a)의 상호 콘덕턴스는 구동 전류(ISS)의 제곱근, 또는 ISS 1/2에 비례한다.
제11실시예의 차동 증폭기 회로로 인해, 차동쌍(1a)는 제곱기(2a)의 출력 전류(I+)에 의해 구동되므로, 상호 콘덕턴스 선형성이 보상될 수 있다. 부수적으로 입력 전압 범위는 장치 또는 소자수를 증가시키지 않고 확장될 수 있다.
[제12실시예]
제20도는 제12실시예의 OTA로서 차동 증폭기 회로를 도시한 것이다. 제20도에서 제1평형 차동쌍(1a)는 제11실시예와 유사하게 N채널 MOS 트랜지스터(M1 및 M2)로 형성된다. 제곱기(2a)의 분할기 회로(4a')는 2개의 제1저항기(저항:R1) 및 제2저항기(저항:R2)로 형성된다. 차동쌍(1a)의 분할기 회로는 제공되지 않는다. 그러므로, 차동쌍(1a)의 제1입력 신호 전압(V1)은 증폭될 신호 전압(VIN)에 동일하고, 제곱기(2a)의 제2입력 신호(전압:V2)는 분할기 회로(4a')를 통해 전압(VIN)을 구동함으로써 발생된다.
제곱기(2a)는 용량 또는 게이트 폭 대 게이트 길이 비가 서로 상이한 N채널 MOS 트랜지스터(M3 및 M4)의 제2비평형 차동쌍 및 용량 또는 게이트 폭 대 게이트 길이 비가 서로 상이한 N채널 MOS 트랜지스터(M5 및 M6)의 제3비평형 차동쌍으로 구성된다.
트랜지스터(M4)는 트랜지스터(M3)의 게이트 폭 대 게이트 길이 비의 K배이고, 트랜지스터(M5)는 트랜지스터(M6)의 게이트 폭 대 게이트 길이 비의 K배이며, 여기에서 K≠1이다. 그러므로, 트랜지스터(M3)의 상호 콘덕턴스 파라메터는 β2이고, 트랜지스터(M4)의 상호 콘덕턴스 파라메터는 Kβ2이다. 이와 마찬가지로, 트랜지스터(M6)의 상호 콘덕턴스 파라메터는 β2이고, 트랜지스터(M5)의 상호 콘덕턴스 파라메터는 Kβ2이다.
트랜지스터(M1 및 M2)의 상호 콘덕턴스 파라메터는 둘다 β1이다.
제2차동쌍의 트랜지스터(M3 및 M4)의 소스는 이들을 구동시키기 위해 제1정전류원(전류:I0)에 공통으로 접속되고, 제3차동쌍의 트랜지스터(M5 및 M6)의 소스는 이들을 구동시키기 위해 제2정전류원(전류:I0)에 공통으로 접속된다.
트랜지스터(M3 및 M5)의 게이트는 공통으로 접속되고, 트랜지스터(M4 및 M6)의 게이트는 공통으로 접속된다.
트랜지스터(M3 및 M6)의 드레인은 제곱기(2a)의 출력단 중 하나를 형성하기 위해 공통으로 접속되고, 여기에서 출력 전류(I+)가 구해진다. 그러므로 공통 접속된 드레인은 전류(I+)에 의해 차동쌍(1a)를 구동시키기 위해 차동쌍(1a)의 트랜지스터(M1 및 M2)의 소스에 접속된다. 트랜지스터(M4 및 M4)의 드레인은 이것의 다른 출력단을 형성하기 위해 공통으로 접속되고, 여기에서 출력 전류(I-)가 구해진다.
즉, 입력단 또는 제2 및 제3차동쌍의 게이트는 교차 결합되고, 출력단 또는 이들의 드레인은 병렬 결합된다.
이들은 N채널 MOS 트랜지스터(M7 및 M8)을 갖추고 있다. 트랜지스터(M7 및 M8)의 게이트는 입력 단자(5)에 각각 접속되어 증폭될 신호(VIN)이 인가된다. 트랜지스터(M7 및 M8)의 소스는 이들을 각각 구동시키기 위해 제3 및 제4정전류원(전류:I0)에 각각 접속된다.
분할기 회로(4a')의 제1저항기(저항:R1) 중의 하나는 트랜지스터(M3 및 M5)의 공통 접속된 게이트와 트랜지스터(M7)의 소스 사이에 접속된다. 이들의 다른 제1저항기(저항:R1)은 트랜지스터(M4 및 M6)의 공통 접속된 게이트와 트랜지스터(M8)의 소스 사이에 접속된다. 분할기 회로(4a')의 제2저항기(저항:R2)는 트랜지스터(M3 및 M5)의 공통 접속된 게이트와 트랜지스터(M4 및 M6)의 공통 접속된 게이트 사이에 접속된다.
다음에, 제12실시예의 차동 증폭기 회로의 동작에 대해 이하에 설명하겠다.
제곱기(2a)의 출력 전류(I+)는 다음 식(17)로서 표현된다.
식(17)로부터 출력 전류(I+)가 한정된 입력 전압 범위 이내에서 이상적인 제곱 법칙 특성을 갖는다는 것을 알 수 있다. 이 회로 해석은 발명가 케이. 기무라 저의 IEEE 회보, CAS-I, Vol. 39, No. 9, 771∼777페이지(1992년 9월)에 상세하게 기재되어 있다.
입력 전압 범위가 진폭에서 증가하는 경우, 전류(I+)는 점진적으로 이상적인 제곱 법칙 특성을 나타내지 않는다. 더욱이 입력 전압이(I0/β)1/2보다 크거나 동일해지면, 회로는 포화로 인해 동작하지 않는다.
제곱기(2a)의 출력 전류 특성은 제21도에 도시되어 있으며, 이 특성은 식(8)로부터 얻어진다.
제12실시예의 차동 증폭기 회로에 있어서, 제1차동쌍(1a)는 제곱기(2a)의 출력 전류(I+)에 의해 구동된다. 그 다음, 다음 식(18)은 전류(ISS)를 식(15a)의 전류(I+)로 대체함으로써 얻어질 수 있다.
여기에서, V1=VIN/C 및 V2=VIN.
식(9)에 나타낸 차동쌍(1a)의 상호 콘덕턴스를 선형으로 하기 위해, 다음 식(19)가 설정되도록 요구된다.
식(19)에서 C=1이고 β1=β2인 경우 제1 및 제2입력 신호(V1및 V2)는 서로 동일한 값으로 네던가디 및 비스와나단에 의해 개시된 종래의 OTA에 등가이다. 이때, K가 1보다 큰 경우, K=1+2/31/2≒2.1547이다. 값(2.1547)은 네던가디 및 비스와나단에 의해 나타낸 값(2.155)에 대략 동일하다.
네던가디 및 비스와나단은 파라메터(K)가 2, 2.1, 2.155, 2.2 및 2.3으로 설정되었던 SPICE 시뮬레이션(MODEL.2)을 실행하였고, 이들은 상호 콘덕턴스의 비선형성이 0.1% 또는 그 미만으로 한정되었던 상호 콘덕턴스의 시뮬레이션 결과로부터 기록되었다.
SPICE 시뮬레이션(MODEL.2)에 사용된 회로 모델은 식(18)로 나타낸 제곱 법칙 특성을 따르지 않지만, 쇼클리(Shockley)의 식을 변형함으로써 얻어진다. 그러나, 제12실시예에 있어서, 파라메터(K)의 이론값은 단지 반올림되거나 약 0.014%에 근사하므로, 제곱기(2a)를 사용하는 근사치는 상당히 유효하다고 할 수 있다.
제22도는 제12실시예의 차동 증폭기 회로의 전달 특성을 도시한 것으로, 이 특성은 식(18)로부터 얻어진다.
제곱기(2a)에 있어서, 이상적인 제곱 특성을 갖는 입력 전압 범위는(Kβ2/β1)1/2에 반비례하게 변화하므로, 범위는 파라메터(K)의 값이 감소할 때 더 넓어진다. 예를 들어, K=2 및 β1=β2인 경우에 C=0.9428이고, K=1.5(또는 2:3) 및 β1=β2인 경우에 C=0.69282이다. 이러한 경우에, 상호 콘덕턴스의 비선형성이 0.1% 또는 그 미만인 입력 전압 범위는 각각 네던가디 및 비스와나단에 의해 개시된 종래의 OTA에 비해 3.8% 및 19.9% 만큼 확장될 수 있다.
제23도는 제12실시예의 차동 증폭기 회로의 전달 특성을 도시한 것으로, 이 특성은 이론값을 사용한 계산을 통해 얻어진다. 제23도에 있어서, K=2, β1=β2및 C=0.9428인 경우 및 K=1.5(또는 2:3), β1=β2및 C=0.69282인 경우의 곡선이 도시되어 있다. 제23도로부터 상호 콘덕턴스는 이론치가 한정된 입력 전압 범위이내에서 정확하게 선형적으로 된다는 것을 알 수 있다.
제23도에 있어서, K=2.1547, β1=β2및 C=1인 경우에 네던가디 및 비스와나단에 의해 개시된 종래의 OTA의 전달 특성도 참고로 도시되어 있다.
제12실시예의 상기 설명으로부터 알 수 있는 바와 같이, 일반적으로 MOS 트랜지스터로 형성된 차동 증폭기 회로 또는 OTA는 바이폴라 트랜지스터로 형성된 것보다 상호 콘덕턴스 선형성이 약 1만큼 더 양호하다.
C=1인 경우, 상호 콘덕턴스 파라메터(β1및 β2)는
의 관계를 만족시키도록 설정될 수 있다. 구체적으로 제1차동쌍(1a)를 형성하는 트랜지스터(M1 및 M2)의 게이트 폭 대 게이트 길이 비[(W/L)1] 및 제곱기(2a)를 형성하는 트랜지스터(M3,M4,M5 및 M6)의 게이트 폭 대 게이트 길이 비[(W/L)2]는
관계를 만족시킨다.
이 관계식은 용이하게 실현된다. 예를 들어, K=2 및 (β1/β2)=8/9 또는 K=3 및 (β1/β2)=3/2는 관계식을 만족시킨다. 그러나, 상호 콘덕턴스 선형성이 0.1% 또는 그 미만인 입력 전압 범위는 네던가디 및 비스와나단에 의해 개시된 종래의 OTA에 비해 각각 2.1% 및 21.1% 만큼 감소된다. 한편, 저항기의 분할기 회로가 제1차동쌍(1a) 및 제곱기(2a)에 요구될 필요가 없으며, 제1차동쌍(1a) 및 제곱기(2a)가 단지 MOS 트랜지스터로만 형성될 수 있다는 추가 장점을 갖는다. 이것은 모든 MOS 트랜지스터가 단지 기본적인 단위 트랜지스터로만 구성될 수 있으므로, 차동 증폭기 회로가 CMOS 게이트 어레이와 같은 CMOS 트랜지스터 어레이로 구성될 수 있다는 것을 의미한다.
[제13실시예]
제24도는 제13실시예의 OTA로서 차동 증폭기 회로를 도시한 것이다. 이 실시예에 있어서, 제1평형 차동쌍(1a) 및 제곱기(2a)는 2개의 전류 미러 회로를 통해 서로 캐스케이드 접속되므로, 입력 전압의 dc 전압 레벨이 제12실시예에 비해 감소될 수 있다는 추가 장점을 갖는다.
제24도에 있어서, 제1차동쌍(1a), 제곱기(2a) 및 제곱기(2a)의 제2 및 제3평형 차동쌍을 각각 구동시키는 제1 및 제2정전류원(전류:I0)은 각각 제12실시예의 구성과 동일하다. 제12실시예와 다른 점은 제곱기(2a)의 분할기 회로(4a')가 제공될 필요가 없고, 차동쌍(1a)의 분할기 회로(4a)가 대신에 제공된다는 점이다. 분할기 회로(4a)는 제1차동쌍(1a)의 N채널 MOS 트랜지스터(M1 및 M2)의 게이트에 각각 접속되는 2개의 제1저항기(저항:R1) 및 트랜지스터(M1 및 M2)의 게이트들 사이에 접속된 제2저항기(저항:R2)로 형성된다.
P 채널 MOS 트랜지스터(M7 및 M8)은 제1전류 미러 회로를 구성하고, P채널 MOS 트랜지스터(M9 및 M10)은 제2전류 미러 회로를 구성한다. 제1전류 미러 제곱기(2a)의 출력 전류(I+)에 의해 구동되고, 제2전류 미러 회로는 제1전류 미러 회로의 출력 전류에 의해 구동된다.
트랜지스터(M7 및 M8)의 소스는 함께 결합되어 전원 전압(VDD)가 인가된다. 트랜지스터(M3 및 M6)의 함께 결합된 드레인은 트랜지스터(M7)의 드레인에 공통으로 접속된다. 트랜지스터(M4 및 M5)의 함께 결합된 드레인은 트랜지스터(M7 및 M8)의 소스에 공통으로 접속되어 전원 전압(VDD)가 인가된다.
제1차동쌍(1a)는 제1 및 제2전류 미러 회로를 통해 제곱기(2a)의 출력 전류(I+)에 의해 구동된다.
제13실시예의 차동 증폭기 회로의 동작은 제곱기(2a)의 출력 전류(I+)가 제1 및 제2전류 미러 회로를 통해 제1차동쌍(1a)에 공급되고 제1 및 제2입력 신호(V1및 V2)가 분할기 회로(4a)로 인해 값이 다르다는 점을 제외하고는 제12실시예와 유사하다.
[제14실시예]
제25도는 제14실시예의 OTA로서 차동 증폭기 회로를 도시한 것이다. 이 실시예에 있어서, 제곱기(2a)의 출력 전류는 전류 시프티 회로를 통해 제1평형 차동쌍(1a)에 공급되므로, 제13실시예와 유사하게 입력 전압의 dc 전압 레벨이 제12실시예 비해 감소될 수 있다는 추가 장점을 갖는다.
제25도에서 제1차동쌍(1a), 제곱기(2a), 분할기 회로(4a)및 제곱기(2a)의 제2 및 제3비평형 차동쌍을 각각 구동시키는 제1 및 제2정전류원(전류:I0)은 각각 제13실시예와 구성이 동일하다.
전류 시프팅 회로는 N채널 MOS 트랜지스터(M7), 및 제3 및 제4정전류원(전류:I0)으로 구성된다. 트랜지스터(M7)의 소스는 제1평형 차동쌍(1a)의 트랜지스터(M1 및 M2)의 소스에 접속되고, 트랜지스터(M7)을 구동시키는 제3정전류원은 이들 소스의 접속점에 접속된다.
트랜지스터(M7)의 게이트 및 드레인은 제곱기(2a)의 트랜지스터(M3 및 M6)의 함께 결합된 드레인에 공통으로 접속된다. 전류 시프트용의 제4정전류원(전류:I0)은 트랜지스터(M3 및 M6)의 드레인과 트랜지스터(M4 및 M5)의 함께 결합된 드레인 사이에 제공된다. 트랜지스터(M4 및 M5)의 드레인, 및 전류 시프트용의 제4정전류원은 전원 전압(VDD)가 인가된다.
[제15실시예]
제26도는 제15실시예의 폴드된 OTA로 칭해지는 폴드된 차동 증폭기 회로를 도시한 것이다. 이 실시예에 있어서, 제1평형 차동쌍(1a)는 제20도의 제12실시예와 다르게 P채널 MOS 트랜지스터(M1 및 M2)를 사용하므로서 폴드된다.
제26도에 있어서, 분할기 회로(4a') 및 제곱기(2a)의 제2 및 제3비평형 차동쌍(1a)을 각각 구동시키는 제1 및 제2정전류원(전류:I0)은 제12실시예의 구성과 각각 동일하다.
제1평형 차동쌍(1a)는 제곱기(2a)의 출력 전류(I-)에 의해 구동된다. 차동쌍(1a)를 구동시키는 제3정전류원(전류:2I0)은 트랜지스터(M1 및 M2)의 함께 결합된 소스와 전원(전압:VDD) 사이에 제공된다. 제13실시예의 차동 증폭기 회로의 동작은 제곱기(2a)의 출력 전류(I-)가 제1차동쌍(1a)를 구동시키는 점을 제외하고는 제12실시예와 유사하다.
제15실시예에 있어서, 제1평형 차동쌍(1a)는 N채널 MOS 트랜지스터로 형성될 수 있고, 이 경우에 제곱기(2a)는 전원 및 접지가 뒤집히는 P채널 MOS 트랜지스터를 사용함으로써 폴드될 수 있다.
부수적으로 전류원의 전류값은 2I0로서 설정되지만, aI0일 수 있으며, 여기에서 a는 2 이외의 상수이다.
[제16실시예]
제27도는 제16실시예의 OTA로서 차동 증폭기 회로를 도시한 것이다. 이 실시예는 제곱기(2a)가 제2 및 제3평형 차동쌍으로 형성된다는 점을 제외하고는 제20도에 도시된 제12실시예와 구성이 동일하다. 제2차동쌍은 게이트 폭 대 게이트 길이비가 서로 동일한 N채널 MOS 트랜지스터(M3 및 M4)로 형성된다. 제3차동쌍은 게이트 폭 대 게이트 길이비가 서로 동일한 N채널 MOS 트랜지스터(M5 및 M6)으로 형성된다.
제27도에 도시한 회로는 부수적으로 오프셋 바이어스 전압을 발생시키기 위한 제1 및 제2 dc 전압원(전압:VK)를 갖추고 있다. 제1전압원은 트랜지스터(M3 및 M5)의 게이트들 사이에 접속되고, 제2전압원은 트랜지스터(M4 및 M6)의 게이트들사이에 접속된다. 제1 및 제2전압원의 포지티브 단부들은 트랜지스터(M3 및 M6)의 게이트들에 각각 접속된다.
제1 및 제2전압원에 의해 발생된 오프셋 바이어스 전압은 각각 제곱기(2a)의 제2 및 제3차동쌍에 공급된다. 결과적으로, 제곱기(2a)의 출력 전류(I+)는 제한된 입력 전압 범위내에서 아래의 식(20)과 같이 표현될 수 있다.
제28도는 식(20)으로부터 획득되는 제곱기(2a)의 출력 전류 특성을 도시한 것이다.
식(20)은 아래 식(21)로서 근사될 수 있다.
따라서, 제27도에 도시한 제곱기(2a)는 ｜V2｜≤(I0/β2)1/2인 제한된 입력 전압 범위내에서 제곱 특성을 갖는다는 것을 식(21)로 부터 알 수 있다.
식(21)은 3% 이하의 에러 범위내이고, 이 에러는 제곱 특성과 쇼클리의 방정식 사이의 에러와 거의 동일하다. 이것은 식(21)이 우수한 근사식이라는 것을 의미한다.
참고로 식(21)을 식(15a)로 치환함으로써 획득된 결과가 제29도에 도시된다. 제29도의 그래프는 원래 아날로그형 IC 설계:현 모드의 방법(Analogue IC Design:the current-mode approch), 피터 페리그리너스 엘티디.(Peter Peregrinus Ltd.,) 런던, 1990년, 186페이지에 기술되어 있고, 그 결과가 이곳에 추가된다.
제29도로부터, 근사식(21)과 상호 콘덕턴스 비선형성 사이에 극히 적은 에러가 존재한다는 것을 알 수 있다. 이 작은 에러는 차동쌍(1a)가 제곱 특성으로부터 제곱기(2a)의 특성의 변화가 에러를 1/2로 감소시키는 제곱근만큼 보상되도록 제곱기(2a)에 의해 특성을 보상한다는 사실에 기인한다.
제16실시예에 있어서, 제1차동쌍(1a)는 제곱기(2a)의 출력 전류(I+)에 의해 유도되므로, ISS가 식(15a)의 I+로 대체되는 경우, 식(22)가 획득된다.
여기서, V1=VIN/C 및 V2=VIN이다.
식(22)에 도시한 차동쌍(1a)의 상호 콘덕턴스를 선형으로 하기 위해, 아래 식(23)이 명백하게 설정될 필요가 있다.
따라서, 식(14)가 만족되도록 상호 콘덕턴스 파라메터(β1및 β2)가 설정되거나 제1차동쌍(1a)를 형성하는 MOS 트랜지스터(M1 및 M2)의 비율[(W/L)1] 및 제곱기(2a)를 형성하는 MOS 트랜지스터(M3,M4,M5 및 M6)의 비율[(W/L)2]가 적정값으로 설정된 다음, 오프셋 바이어스 전압(VK) 및 분할비(C)가 유사하게 설정되는 경우, 차동쌍(1a)의 상호 콘덕턴스는 선형으로 될 수 있다.
부수적으로, C=1인 경우에도 식(23)을 만족하는 바이어스 오프셋 전압(VK)값이 존재하는 것을 알 수 있다. 이 경우, 분할 회로가 전혀 제공되지 않는 경우와 동일하다.
제16실시예의 전달 특성 및 상호 콘덕턴스 특성은 제30도 및 제31도에 각각 도시된다.
[제17실시예]
제32도는 제17실시예의 OTA로서의 차동 증폭기 회로를 도시한 것이다. 이 실시예에 있어서, 제1평형 차동쌍(1a) 및 제곱기(2a)는 2개의 전류 미러 회로를 통해 서로 캐스케이드 접속되므로, 입력 신호의 dc 전압 레벨이 제16실시예에 비해 감소될 수 있다는 부수적인 장점이 있다.
제32도에 있어서, 제1차동쌍(1a), 차동쌍(1a)의 분할기 회로(4a), 제곱기(2a) 및 제곱기(2a)의 제2 및 제3비평형 차동쌍을 각각 구동시키기 위한 제1 및 제2정전류원(전류:I0)은 제16실시예와 동일한 구성이다. 제1오프셋 전압원(전압:VK)는 N채널 MOS 트랜지스터(M3 및 M5)의 게이트들 사이에 접속된 저항기(저항:RK)로 이루어진다. 제2오프셋 전압원(전압:VK)는 N채널 MOS 트랜지스터(M4 및 M6)의 게이트들 사이에 접속된 저항기(저항:RK)로 이루어진다. 즉, 이 구성은 소스 폴로워라 칭해진다.
P채널 MOS 트랜지스터(M9 및 M10)은 제1전류 미러 회를 구성하고, N채널 MOS 트랜지스터(M11 및 M12)는 제2전류 미러 회로를 구성한다. 제1전류 미러 회로는 제곱기(2a)의 출력 전류(I+)에 의해 구동되고, 제2전류 미러 회로는 제1전류 미러 회로의 출력에 의해 구동된다.
트랜지스터(M4,M5,M7,M8,M9 및 M10)의 소스는 전원 전압(VDD)가 인가되도록 서로 결합된다. 트랜지스터(M3 및 M6)의 서로 결합된 드레인은 트랜지스터(M9)의 드레인에 공통으로 접속된다.
제1차동쌍(1a)는 제1 및 제2전류 미러 회로를 통해 제곱기(2a)의 출력 전류(I+)에 의해 구동된다.
제17실시예의 차동 증폭기 회로의 동작은 제곱기(2a)의 출력 전류(I+)가 제1 및 제2전류 미러 회로를 통해 제1차동쌍(1a)에 공급되는 것을 제외하면 제16실시예의 동작과 유사하다.
[제18실시예]
제33도는 제18실시예의 OTA로서의 차동 증폭기 회로를 도시한 것이다. 이 실시예에 있어서, 제곱기(2a)의 출력 전류는 전류 시프팅 회로를 통해 제1평형 차동쌍(1a)에 공급되므로, 입력 전압의 dc 전압 레벨이 제17실시예와 유사하게 제12실시예에 비해 감소될 수 있다는 부수적인 장점이 있다.
제33도에 있어서, 제1차동쌍(1a), 제곱기(2a), 차동쌍(1a)의 분할기 회로(4a) 및 제곱기(2a)의 제2 및 제3비평형 차동쌍을 각각 구동시키기 위한 제1 및 제2정전류원(전류:I0)은 제17실시예와 구성과 동일하다. 제1 및 제2오프셋 전압원(전압:VK)는 제17실시예의 구성과 동일하다.
전류 시프팅 회로는 N채널 MOS 트랜지스터(M7) 및 제3 및 제4정전류원(전류:I0)으로 구성된다. 트랜지스터(M7)의 소스는 제1평형 차동쌍(1a)의 트랜지스터(M1 및 M2)의 소스에 접속되고, 트랜지스터(M7)을 구동시키기 위한 제3정전류원은 이 소스들의 접속점에 접속된다.
트랜지스터(M7)의 게이트 및 드레인은 제곱기(2a)의 트랜지스터(M3 및 M6)의 함께 결합된 드레인에 공통으로 접속된다. 전류 시프트용의 제4정전류원(전류:I0)은 트랜지스터(M3 및 M6)의 드레인과 트랜지스터(M4 및 M5)의 함께 결합된 드레인 사이에 제공된다. 트랜지스터(M4 및 M5)의 드레인 및 전류 시프트용의 제4정전류원에는 전원 전압(VDD)가 인가된다.
[제19실시예]
제34도는 폴드된 OTA라 칭하는 제19실시예의 차동 증폭기 회로를 도시한 것이다. 이 실시예에서, 제1평형 차동쌍(1a)는 제27도의 제16실시예와 다르게 P채널 MOS 트랜지스터(M1 및 M2)를 사용함으로써 폴드된다.
제34도에 있어서, 제곱기(2a), 오프셋 전압원(전압:VK) 및 제곱기(2a)의 제2 및 제3비평형 차동쌍을 각각 구동시키기 위한 제1 및 제2정전류원(전류:I0)은 제32도에 도시된 제17실시예의 구성과 동일하다.
제1평형 차동쌍(1a)는 제곱기(2a)의 전류(I-)에 의해 구동된다. 차동쌍(1a)를 구동하기 위한 제3정전류원(전류:2I0)은 트랜지스터(M1 및 M2)의 함께 결합된 소스와 전원(전압:VDD) 사이에 제공된다.
제19실시예의 차동 증폭기 회로의 동작은 제곱기(2a)의 출력 전류(I-)가 제1차동쌍(1a)를 구동하는 것을 제외하면 제16실시예의 동작과 유사하다.
제19실시예에 있어서, 제1평형 차동쌍(1a)는 N채널 MOS 트랜지스터를 사용함으로써 폴드되고, 이 경우에 제곱기(2a)는 전원 및 접지가 뒤집한 P채널 MOS 트랜지스터로 형성될 수 있다.
부수적으로, 전원의 전류값은 2I0로서 설정되지만, a가 2 이외의 상수일 때 이것은 alo일 수 있다.
[제20실시예]
제35도는 제20실시예의 OTA로서의 차동 증폭기 회로를 도시한 것이다. 이 실시예는 쿼드리테일 회로(3a)가 제곱기 대신에 구동기 회로로서 제공되고, 차동쌍(1a)의 분할 회로(4a)가 제곱기의 분할기 회로(4a') 대신에 제공된다는 것을 제외하면 제20도에 도시한 제12실시예의 구성과 동일하다.
제35도에 도시한 바와 같이, 쿼드리테일(3a)는 제1정전류원(전류:I0)에 의해 구동된 4개의 N채널 MOS 트랜지스터(M3,M4,M5 및 M6)으로 형성된다. 제2쌍을 구성하는 트랜지스터(M3 및 M4)는 게이트 폭 대 게이트 길이 비가 서로 동일하고, 제3쌍을 구성하는 트랜지스터(M3 및 M4)는 또한 게이트 폭 대 게이트 길이 비가 서로 동일하다.
트랜지스터(M3,M4,M5 및 M6)의 소스는 정전류원에 공통으로 접속된다.
트랜지스터(M3 및 M4)의 게이트는 제1입력 신호(V1)이 인가되도록 N채널 MOS 트랜지스터(M7 및 M8)의 소스에 각각 접속된다. 직렬로 접속된 2개의 제3저항기(저항:R3)은 트랜지스터(M3 및 M4)의 게이트들 사이에 바이어스 전압을 발생시키기 위해 제공된다. 트랜지스터(M3 및 M4)의 드레인은 N채널 MOS 트랜지스터(M1 및 M2)의 소스에 공통으로 접속된다.
트랜지스터(M5 및 M6)의 게이트는 V2의 중간점 또는 (1/2) V2전압과 동일한 바이어스 전압이 인가되도록 제3저항기(저항:R3)의 접속점에 공통으로 접속된다. 트랜지스터(M5 및 M6)의 콜렉터는 함께 결합된다.
쿼드리테일 회로(3a)에 있어서, 제3쌍을 형성하는 트랜지스터(M5 및 M6)은 트랜지스터(M5 및 M6)의 소스, 게이트 및 드레인이 서로 함께 결합되기 때문에 용량 또는 게이트 폭 대 게이트 길이 비가 트랜지스터(M5 및 M6)의 2배인 1개의 트랜지스터로 대체될 수 있다.
그 다음, 제20실시예의 차동 증폭기 회로의 동작은 이하 설명된다.
쿼드리테일(3a)의 출력 전류(I+)는 아래 식(24)로 표현될 수 있다.
여기서, ID3및 ID4는 트랜지스터(M3 및 M4)의 각 드레인 전류이다.
이 회로 해석은 발명자 케이. 기무라에 의해 IEICE Transactions on Fundamentals, Vol. E75-A, No. 12, 페이지 1714-1716(1991년 12월)에 상세히 설명되어 있다.
제36도는 쿼드리테일(3a)의 출력 전류 특성을 도시한 것이다. 식(22) 및 제36도에서 알 수 있는 바와 같이, 출력 전류(I+및 I-)가 ｜V2｜(2I0/3β2)의 입력 전압 범위내에서 제곱 특성을 갖는다고 말할 수 있다. 이것은 쿼드리테일 회로(3a)가 제곱기 대신에 사용될 수 있다는 것을 의미한다.
제1차동쌍(1a)는 쿼드리테일 회로(3a)의 출력 전류(I+)에 의해 구동되므로, 제1차동쌍(1a)의 차동 출력 전류(ΔID)는 ISS를 식(15a)의 I+로 대체함으로써 아래 식(25)로 표현될 수 있는데, 여기서 전류(ΔID)는 ΔID1-ΔID2로서 정해진다.
식(25)에 있어서, V1=VIN/C 및 V2=VIN이 설정된다.
식(25)에 나타낸 차동쌍(1a)의 상호 콘덕턴스를 선형으로 하기 위해, 아래 관계식(26)이 만족될 필요가 있다.
제37도 및 제38도는 식(25)를 사용하여 획득되는 제20실시예의 전달 곡선 및 상호 콘덕턴스 특성을 도시한 것이다. C=(2β1/β2)1/2은 식(26)으로부터 획득되므로 C는 2β1=β2가 만족되는 경우 C=1로 될 수 있다. 이 경우에 제1 및 제2입력 신호 전압(V1및 V2)는 서로 동일한 값일 수 있다.
[제21실시예]
제39도는 제21실시예의 OTA로서의 차동 증폭기 회로를 도시한 것이다. 이 실시예 있어서, 제1평형 차동쌍(1a) 및 쿼드리테일 회로(3a)는 2개의 전류 미러 회로를 통해 서로 캐스케이드 접속될 수 있으므로, 입력 전압의 dc 전압 레벨이 제20실시예에 비해 감소될 수 있다는 부수적인 장점이 있다.
제39도에 있어서, 제1차동쌍(1a), 쿼드리테일 회로(3a) 및 쿼드리테일 회로(3a)를 구동하기 위한 정전류원(전류:I0)은 각각 제12실시예와 구성이 동일하다. 제20실시예와는 다르게 쿼드리테일 회로(3a)의 분할기 회로(4a')가 제공되지 않고, 차동쌍(1a)의 분할기 회로(4a)가 대신에 제공된다. 분할기 회로(4a)는 직렬로 접속된 2개의 제1저항기(저항:R1) 및 제2저항기(저항:R2/2)로 형성된다. 제1저항기는 쿼드리테일 회로(3a)의 N채널 MOS 트랜지스터(M3 및 M4)의 게이트에 각각 접속된다. 제2저항기는 N채널 MOS 트랜지스터(M5 및 M6)의 함께 결합된 게이트에 공급하기 위해 전압(V1또는 VIN)의 중간점 전압을 발생시키도록 동작한다.
P채널 MOS 트랜지스터(M7 및 M8)은 제1전류 미러 회로를 구성하고, N채널 MOS 트랜지스터(M9 및 M10)은 제2전류 미러 회로를 구성한다. 제1전류 미러 회로는 쿼드리테일 회로(3a)의 출력 전류(I+)에 의해 구동되고, 제2전류 미러 회로는 제1전류 미러 회로의 출력의 전류에 의해 구동된다.
트랜지스터(M7 및 M8)의 소스는 전원 전압(VDD)가 인가되도록 함께 결합된다. 트랜지스터(M3 및 M4)의 함께 결합된 드레인은 트랜지스터(M7)의 드레인에 공통으로 접속된다. 트랜지스터(M5 및 M6)의 함께 결합된 드레인은 전원 전압(VDD)가 인가되도록 공통으로 접속된다.
제1차동쌍(1a)는 제1 및 제2전류 미러 회로를 통해 쿼드리테일 출력 전류(I+)에 의해 구동된다.
제21실시예의 차동 증폭기 회로의 동작은 제곱기(2a)의 출력 전류(I+)가 제1 및 제2전류 미러 회로를 통해 제1차동쌍(1a)에 공급되는 것을 제외하면 제20실시예의 동작과 유사하다.
[제22실시예]
제40도는 제22실시예의 OTA로서 차동 증폭기 회로를 도시한 것이다. 이 실시예에 있어서, 쿼드리테일 회로(3a)의 출력 전류는 전류 시프팅 회로를 통해 제1평형 차동쌍(1a)에 공급되므로, 입력 전압의 dc 전압 레벨이 제21실시예와 유사하게 제35도에 도시한 제20실시예에 비해 감소될 수 있다는 부수적인 장점이 있다.
제40도에 있어서, 제1차동쌍(1a), 쿼드리테일 회로(3a), 분할기 회로(4a) 및 쿼드리테일 회로(3a)의 제2 및 제3비평형 차동쌍을 각각 구동시키기 위한 제1 및 제2정전류원(전류:I0)은 제21실시예와 각각 구성이 동일하다.
전류 시프팅 회로는 N채널 MOS 트랜지스터(M7) 및 제3 및 제4정전류원(전류:I0)으로 이루어진다. 트랜지스터(M7)의 소스는 제1평형차동쌍(1a)의 트랜지스터(M1 및 M2)의 소스에 접속되고, 트랜지스터(M7)을 구동하기 위한 제3정전류원은 소스의 접속점에 접속된다.
트랜지스터(M7)의 게이트 및 드레인은 쿼드리테일 회로(3a)의 트랜지스터(M3 및 M4)의 함께 결합된 드레인에 공통으로 접속된다. 전류 시프트용 제4정전류원(전류:I0)은 트랜지스터(M5 및 M6)의 드레인과 트랜지스터(M3 및 M4)의 함께 결합된 드레인 사이에 제공된다. 트랜지스터(M5 및 M6)의 드레인 및 전류 시프트용 제4정전류원은 전원 전압(VDD)가 인가된다.
[제23실시예]
제41도는 폴드된 OTA라 칭하는 제23실시예의 차동 증폭기 회로를 도시한 것이다. 이 실시예에 있어서, 제1평형 차동쌍(1a)가 제35도의 제20실시예와 상이하게 P채널 MOS 트랜지스터(M1 및 M2)를 사용함으로써 폴드된다.
제41도에 있어서, 쿼드리테일(3a), 분할기 회로(4a), 및 쿼드리테일 회로(3a)를 구동하기 위한 제1정전류원(전류 I0)은 제20실시예의 구성과 동일하다.
제1평형 차동쌍(1a)는 쿼드리테일 회로(3a) 출력 전류(I-)에 의해 구동된다. 차동쌍(1a)를 구동하기 위한 제2정전류원(전류:I0)은 트랜지스터(M1 및 M2)의 함께 결합된 소스와 전원(전압:VDD) 사이에 제공된다.
제23실시예의 차동 증폭기 회로의 동작은 쿼드리테일 회로(3a)의 출력 전류(I-)가 제1차동쌍(1a)을 구동시키는 것을 제외하면 제20실시예의 동작과 유사하다.
제23실시예에 있어서, 제1평형 차동쌍(1a)는 N채널 MOS 트랜지스터로 형성될 수 있고, 이 경우에 쿼드리테일 회로(3a)는 전원 및 접지가 반대인 P채널 MOS 트랜지스터를 사용함으로써 폴드될 수 있다.
[본 발명에 사용된 제곱기]
제42a도, 제42b도, 제42c도, 제42d도는 제곱기의 변형예를 도시한 것이고, 제43도, 제44도, 제45도 및 제46도는 각각의 입·출력 특성을 도시한 것이다.
본 발명에 있어서, 정확한 제곱 특성은 바이폴라 트랜지스터쌍의 상호 콘덕턴스 선형성을 보상하기 위해 반드시 제공될 필요는 없다. 제43도, 제44도, 제45도 및 제46도에 도시한 바와 같이, SPICE 시뮬레이션을 통해 제42a도, 제42b도, 제42c도 및 제42d도에 도시한 회로가 각 제곱 특성을 가지므로, 이들중 어느 하나가 제1 내지 제10실시예 내의 제곱기로서 사용될 수 있다는 것은 공지되어 있다. 각각의 에미터에 저항기를 갖는 트랜지스터쌍이 수동 계산으로 분석될 수 없기 때문에, 입·출력 특성은 일반적으로 spice 시뮬레이션에 의해 평가된다.
제42a도에 도시한 제곱기는 한쌍의 바이폴라 트랜지스터(Q3 및 Q4) 및 한쌍의 바이폴라 트랜지스터(Q5 및 Q6)을 포함한다. 트랜지스터(Q3)은 트랜지스터(Q4)보다 에미터 면적이 K배이고, 트랜지스터(Q6)은 트랜지스터(Q5)보다 에미터 면적이 K배이다. 제1에미터 저항기(저항:R)은 상대 에미터 면적 비가 에미터에서 1인 트랜지스터(Q4 및 Q5)에 각각 접속되고, 제2에미터 저항기(저항:R/K)는 상대 에미터 면적 비가 에미터에서 K인 트랜지스터(Q3 및 Q6)에 각각 접속된다.
즉, 한쌍의 트랜지스터(Q3 및 Q4)의 상대 저항 비는 상대 에미터 면적 비에 반비례한다.
제42a에 도시한 것과 유사한 제42b도에 도시한 제곱기에 있어서, 트랜지스터(Q3)은 트랜지스터(Q4)보다 에미터 면적이 K배이고, 트랜지스터(Q6)은 트랜지스터(Q5)보다 에미터 면적이 K배이다. 에미터 저항기(저항:R)은 상대 에미터 면적 비가 에미터에서 1인 트랜지스터(Q4 및 Q5)에 각각 접속된다. 에미터 저항기는 상대 에미터 면적 비가 에미터에서 K인 트랜지스터(Q3 및 Q6)에 각각 접속되지 않는다.
제42a도에 도시한 것과 상이한 제42c도에 도시한 제곱기에 있어서, 트랜지스터(Q3 및 Q4)는 에미터 면적이 서로 동일하고, 트랜지스터(Q5 및 Q6)은 에미터 면적이 서로 동일하다. 에미터 저항기(저항:R)은 에미터에서 트랜지스터(Q4 및 Q5)에 각각 접속된다. 에미터 저항기는 에미터에서 트랜지스터(Q3 및 Q6)에 각각 접속되지 않는다.
제42d도에 도시한 제곱기에 있어서, 트랜지스터(Q3a,Q3b 및 Q4)는 한쌍을 구성하고, 트랜지스터(Q5,Q6a 및 Q6b)는 다른 한쌍을 구성한다. 트랜지스터(Q3a 및 Q3b)는 달링턴 접속이고, 트랜지스터(Q6a 및 Q6b)는 또한 달링턴 접속이다. 한편, 각 쌍의 트랜지스터중 하나만이 달링턴 접속이다.
달링턴 접속되지 않은 트랜지스터(Q4 및 Q5)가 이들의 에미터에서 각각 저항기(저항:R)을 갖는다. 저항기는 트랜지스터(Q3a,Q3b,Q6a 및 Q6b)의 에미터에 각각 접속되지 않는다.
제42a도, 제42b도, 제42c도 및 제42d도에 도시한 제곱기에 있어서, 입력 단들이 교차 결합되고 출력 단들이 병렬 결합된다고 말할 수 있다. 이 제곱기들에 있어서, 입력 전압 범위가 확장되기 때문에 상호 콘덕턴스는 분할 저항기를 트랜지스터쌍(1)의 입력 단들이 삽입함으로써 또는 차동 출력 전류(I+및 I-)중 어느 하나를 사용하여 차동쌍(1)을 구동함으로써 선형성이 개량될 수 있다.
상기 실시예와 유사하게 제42a도, 제42b도, 제42c도 및 제42d도에 도시한 제곱기들 중 어느 하나를 사용하는 경우에 입력 신호의 dc 전압 레벨은 2개의 전류 미러 회를 통해 제곱기(2) 및 차동쌍(1)을 캐스케이드 접속함으로써 감소될 수 있다. 부수적으로, 전류 시프팅 회로가 제공될 수 있고, 폴드된 구조가 입력 신호의 dc 전압 레벨을 하강하기 위해 사용될 수 있다.
상술한 바와 같이, 제1 내지 제23실시예의 차동 증폭기 회로에 있어서, 우수한 상호 콘덕턴스 선형성은 회로 스케일을 증가시키지 않고 종래의 것보다 넓은 입력 전압 범위로 보장할 수 있다.

Claims (20)

  1. 증폭될 신호가 인가되는 한쌍의 입력 단자, 증폭될 상기 신호를 수신하여 증폭될 상기 신호와 진폭이 다른 제1입력 신호를 출력으로서 발생하는 제1분할 회로, 증폭될 상기 신호를 수신하여 증폭될 상기 신호와 진폭이 다른 제2입력 신호를 출력으로서 발생하는 제2분할 회로, 제1 및 제2트랜지스터로 형성된 제1차동쌍, 증폭될 상기 신호와 진폭이 비례하는 상기 제1입력 신호가 인가되는 제1차동쌍의 입력단, 제곱 특성을 갖는 출력 전류에 의해 상기 제1차동쌍을 구동시키기 위한 구동기 회로 및 증폭될 상기 신호와 진폭이 비례하는 제2입력 신호가 인가되는 상기 구동기 회로의 입력단을 포함하고, 상기 제1차동쌍의 상호 콘덕턴스가 상기 구동기 회로의 상기 출력 전류에 의해 비선형서으로 보상되는 것을 특징으로 하는 차동 증폭기 회로.
  2. 제1항에 있어서, 상기 제1 및 제2입력 신호 중 적어도 한 신호가 증폭될 상기 신호를 분압함으로써 발생되는 것을 특징으로 하는 차동 증폭기 회로.
  3. 제1항에 있어서, 상기 구동기 회로가 제3 및 제4트랜지스터의 제2차동쌍과 제5 및 제6트랜지스터의 제3차동쌍으로 형성된 제곱기이며, 상기 제3 및 제4트랜지스터의 용량이 서로 상이하고, 상기 제2차동쌍의 입력단 및 상기 제3차동쌍의 입력단이 각각 교차 결합되며, 상기 제5 및 제6트랜지스터의 용량이 서로 상이하고, 상기 제3차동쌍의 출력단 및 상기 제2차동쌍의 출력단이 각각 병렬 결합되는 것을 특징으로 하는 차동 증폭기 회로.
  4. 제1항에 있어서, 상기 구동기 회로가 제3 및 제4트랜지스터의 제2차동쌍과 제5 및 제6트랜지스터의 제3차동쌍으로 형성된 제곱기이고, 상기 제3 및 제4트랜지스터의 용량이 서로 동일하며, 상기 제5 및 제6트랜지스터의 용량이 서로 동일하며, 상기 제2차동쌍의 입력단에는 제1오프셋 전압이 인가되며, 상기 제3차동쌍의 입력단에는 제2오프셋 전압이 인가되고, 상기 제2오프셋 전압이 진폭이 상기 제1오프셋 전압의 진폭과 동일한 것을 특징으로 하는 차동 증폭기 회로.
  5. 제1항에 있어서, 상기 구동기 회로가 제3 및 제4트랜지스터의 제2쌍과 제5 및 제6트랜지스터의 제3쌍으로 형성된 쿼드리테일 회로이고, 상기 제2 및 제3쌍이 하나의 정전류원에 의해 구동되며, 상기 제3 및 제4트랜지스터의 용량이 서로 동일하고, 상기 제5 및 제6트랜지스터의 용량이 서로 동일하고, 상기 제2입력 신호가 상기 제2쌍의 입력단 양단에 인가되며, 상기 제3쌍의 입력단이 상기 제2입력 신호의 중간점 전압이 인가되게 함께 결합되고, 상기 제2쌍의 출력단이 상기 쿼드리테일 회로의 출력단들 중 하나를 형성하도록 함께 결합되며, 상기 제3쌍의 출력단이 상기 쿼드리테일 회로의 상기 출력단들 중 다른 하나를 형성하도록 함께 결합되는 것을 특징으로 하는 차동 증폭기 회로.
  6. 제1항에 있어서, 상기 제1차동쌍 및 상기 구동기 회로는 전류 미러 회로를 통해 병렬 결합되어 상기 차동 증폭기 회로의 입력 전압 범위를 감소시키는 것을 특징으로 하는 차동 증폭기 회로.
  7. 제1항에 있어서, 상기 제1차동쌍 및 상기 구동기 회로는 전류 시프팅 회로를 통해 병렬 결합되어 상기 차동 증폭기 회로의 입력 전압 범위의 dc 전압 레벨을 형성하는 것을 특징으로 하는 차동 증폭기 회로.
  8. 제1항에 있어서, 상기 제1차동쌍은 제1도전형의 트랜지스터로 형성되고 상기 구동기 회로는 제2도전형의 트랜지스터로 형성되며, 상기 제2도전형은 상기 제1도전형과 반대인 것을 특징으로 하는 차동 증폭기 회로.
  9. 증폭될 신호가 인가되는 한쌍의 입력 단자, 제1 및 제2트랜지스터로 형성된 제1차동쌍, 증폭될 상기 신호와 진폭이 비례하는 제1입력 신호가 인가되는 제1차동쌍의 입력단, 제곱 특성을 갖는 출력 전류에 의해 상기 제1차동쌍을 구동시키기 위한 구동기 회로 및 증폭될 상기 신호와 진폭이 비례하는 제2입력 신호가 인가되는 상기 구동기 회로의 입력단을 포함하고, 상기 제1차동쌍의 상호 콘덕턴스가 상기 구동기 회로의 상기 출력 전류에 의해 비선형성으로 보상되며, 상기 구동기 회로가 제3 및 제4바이폴라 트랜지스터의 제2차동쌍과 제5 및 제6바이폴라 트랜지스터의 제3차동쌍으로 구성되고, 상기 제3 및 제4트랜지스터의 에미터 면적이 서로 상이하고, 상기 제5 및 제6트랜지스터의 에미터 면적이 서로 상이하며, 상기 제3, 제4, 제5 및 제6트랜지스터는 상기 제2 및 제3차동쌍의 상대 에미터 면적비에 각각 반비례하는 저항을 갖는 에미터 저항기를 구비하며, 상기 제2 및 제3차동쌍의 입력단이 교차 결합되며, 상기 제2 및 제3차동쌍의 출력단이 병렬 결합되는 것을 특징으로 하는 차동 증폭기 회로.
  10. 증폭될 신호가 인가되는 한쌍의 입력 단자, 제1 및 제2트랜지스터로 형성된 제1차동쌍, 증폭될 상기 신호와 진폭이 비례하는 제1입력 신호가 인가되는 제1차동쌍의 입력단, 제곱 특성을 갖는 출력 전류에 의해 상기 제1차동쌍을 구동시키기 위한 구동기 회로 및 증폭될 상기 신호와 진폭이 비례하는 제2입력 신호가 인가되는 상기 구동기 회로의 입력단을 포함하고, 상기 제1차동쌍의 상호 콘덕턴스가 상기 구동기 회로의 상기 출력 전류에 의해 비선형성으로 보상되며, 상기 구동기 회로가 제3 및 제4바이폴라 트랜지스터의 제2차동쌍과 제5 및 제6바이폴라 트랜지스터의 제3차동쌍으로 구성되고, 상기 제3트랜지스터의 에미터 면적이 상기 제4트랜지스터의 에미터 면적 보다 넓고, 상기 제6트랜지스터의 에미터 면적이 상기 제5트랜지스터의 에미터 면적 보다 넓으며, 상기 제4 및 제5트랜지스터는 에미터 저항기를 각각 구비하고, 상기 제2 및 제3차동쌍의 입력단이 교차 결합되며, 상기 제2 및 제3 차동쌍의 출력단이 병렬 결합되는 것을 특징으로 하는 차동 증폭기 회로.
  11. 증폭될 신호가 인가되는 한쌍의 입력 단자, 제1 및 제2트랜지스터로 형성된 제1차동쌍, 증폭될 상기 신호와 진폭이 비례하는 제1입력 신호가 인가되는 제1차동쌍의 입력단, 제곱 특성을 갖는 출력 전류에 의해 상기 제1차동쌍을 구동시키기 위한 구동기 회로 및 증폭될 상기 신호와 진폭이 비례하는 제2입력 신호가 인가되는 상기 구동기 회로의 입력단을 포함하고, 상기 제1차동쌍의 상호 콘덕턴스가 상기 구동기 회로의 상기 출력 전류에 의해 비선형성으로 보상되며, 상기 구동기 회로가 제3 및 제4바이폴라 트랜지스터의 제2차동쌍과 제5 및 제6바이폴라 트랜지스터의 제3차동쌍으로 구성되고, 상기 제3 및 제4트랜지스터의 에미터 면적이 서로 동일하고, 상기 제5 및 제6트랜지스터의 에미터 면적이 서로 동일하며, 상기 제3 및 제4트랜지스터 중의 하나가 에미터 저항기를 구비하고 상기 제5 및 제6트랜지스터 중의 하나가 에미터 저항기를 구비하며, 상기 제2 및 제3차동쌍의 입력단이 교차 결합되고, 상기 제2 및 제3차동쌍의 출력단이 병렬 결합되는 것을 특징으로 하는 차동 증폭기 회로.
  12. 증폭될 신호가 인가되는 한쌍의 입력 단자, 제1 및 제2트랜지스터로 형성된 제1차동쌍, 증폭될 상기 신호와 진폭이 비례하는 제1입력 신호가 인가되는 제1차동쌍의 입력단, 제곱 특성을 갖는 출력 전류에 의해 상기 제1차동쌍을 구동시키기 위한 구동기 회로 및 증폭될 상기 신호와 진폭이 비례하는 제2입력 신호가 인가되는 상기 구동기 회로의 입력단을 포함하고, 상기 제1차동쌍의 상호 콘덕턴스가 상기 구동기 회로의 상기 출력 전류에 의해 비선형성으로 보상되며, 상기 구동기 회로가 제3, 제4 및 제5바이폴라 트랜지스터의 제2차동쌍과 제6, 제7 및 제8바이폴라 트랜지스터의 제3차동쌍으로 구성되고, 상기 제3, 제4 및 제5트랜지스터의 에미터 면적이 서로 동일하고, 상기 제6, 제7 및 제8트랜지스터의 에미터 면적이 서로 동일하며, 상기 제3 및 제4트랜지스터가 달링턴 접속되고, 상기 제7 및 제8트랜지스터가 달링텅 접속되며, 상기 제5 및 제6트랜지스터는 각각 에미터 저항기를 구비하며, 상기 제2 및 제3차동쌍의 입력단이 교차 결합되고, 상기 제2 및 제3차동쌍의 출력단이 병렬 결합되는 것을 특징으로 하는 차동 증폭기 회로.
  13. 증폭될 신호가 인가되는 한쌍의 입력 단자, 제1 및 제2바이폴라 트랜지스터로 형성되는 제1차동쌍으로서, 상기 제1 및 제2바이폴라 트랜지스터의 에미터 면적이 서로 동일하고, 상기 제1차동쌍의 상기 제1 및 제2바이폴라 트랜지스터의 베이스에는 제1입력 신호가 인가되며, 상기 제1입력 신호의 진폭이 증폭될 상기 신호에 비례하는 제1차동쌍 및 상기 제1차동쌍을 출력 전류에 의해 구동시키는 제곱기로서, 상기 제곱기는 제3 및 제4바이폴라 트랜지스터의 제2차동쌍과 제5 및 제6바이폴라 트랜지스터의 제3차동쌍으로 형성되고, 상기 제3 및 제4바이폴라 트랜지스터의 에미터 면적이 서로 상이하고, 상기 제5 및 제6바이폴라 트랜지스터의 에미터 면적이 서로 상이하며, 상기 제3 및 제5바이폴라 트랜지스터의 베이스 및 상기 제4 및 제6바이폴라 트랜지스터의 베이스에는 제2입력 신호가 인가되게 함께 결합되며, 상기 제2입력 신호의 진폭이 증폭될 상기 신호에 비례하고, 상기 제3 및 제6바이폴라 트랜지스터의 콜렉터가 함께 결합되고, 상기 제4 및 제5바이폴라 트랜지스터의 콜렉터가 함께 결합되며, 상기 제곱기의 상기 출력 전류는 상기 제3 및 제6바이폴라 트랜지스터의 결합된 상기 콜렉터 및 상기 제4 제5바이폴라 트랜지스터의 결합된 상기 콜렉터 중 하나로부터 유도되는 제곱기를 포함하고, 상기 제1차동쌍의 상호 콘덕턴스가 상기 제곱기의 상기 출력 전류에 의해 비선형성으로 보상되는 것을 특징으로 하는 차동 증폭기 회로.
  14. 증폭될 신호가 인가되는 한쌍의 입력 단자, 제1 및 제2바이폴라 트랜지스터로 형성되는 제1차동쌍으로서, 상기 제1 및 제2바이폴라 트랜지스터의 에미터 면적이 서로 동일하고, 상기 제1차동쌍의 상기 제1 및 제2바이폴라 트랜지스터의 베이스에는 제1입력 신호가 인가되며, 상기 제1입력 신호의 진폭이 증폭될 상기 신호에 비례하는 제1차동쌍 및 상기 제1차동쌍을 출력 전류에 의해 구동시키는 제곱기로서, 상기 제곱기는 제3 및 제4바이폴라 트랜지스터의 제2차동쌍과 제5 및 제6바이폴라 트랜지스터의 제3차동쌍으로 형성되고, 상기 제3 및 제4바이폴라 트랜지스터의 에미터 면적이 서로 동일하고, 상기 제5 및 제6바이폴라 트랜지스터의 에미터 면적이 서로 동일하며, 상기 제3 및 제4바이폴라 트랜지스터의 베이스에는 제2입력 신호가 제1오프셋 전압과 함께 인가되고, 상기 제5 및 제6바이폴라 트랜지스터의 베이스에는 상기 제2입력 신호가 제2오프셋 전압과 함께 인가되며, 상기 제2입력 신호의 진폭이 증폭될 상기 신호에 비례하고, 상기 제3 및 제6바이폴라 트랜지스터의 콜렉터가 함께 결합되고, 상기 제4 및 제5바이폴라 트랜지스터의 콜렉터가 함께 결합되며, 상기 제곱기의 출력 전류는 상기 제3 및 제6바이폴라 트랜지스터의 결합된 상기 콜렉터 및 상기 제4 및 제5바이폴라 트랜지스터의 결합된 상기 콜렉터 중 하나로부터 유도되는 제곱기를 포함하고, 상기 제1차동쌍의 상호 콘덕턴스가 상기 제곱기의 상기 출력 전류에 의해 비선형성으로 보상되는 것을 특징으로 하는 차동 증폭기 회로.
  15. 증폭될 신호가 인가되는 한쌍의 입력 단자, 제1 및 제2바이폴라 트랜지스터로 형성되는 제1차동쌍으로서, 상기 제1 및 제2바이폴라 트랜지스터의 에미터 면적이 서로 동일하고, 상기 제1차동쌍의 상기 제1 및 제2바이폴라 트랜지스터의 베이스에는 제1입력 신호가 인가되며, 상기 제1입력 신호의 진폭이 증폭될 상기 신호에 비례하는 제1차동쌍 및 상기 제1차동쌍을 출력 전류에 의해 구동시키는 쿼드리테일 회로로서, 상기 쿼드리테일 회로는 제3 및 제4바이폴라 트랜지스터의 제2차동쌍과 제5 및 제6바이폴라 트랜지스터의 제3차동쌍으로 형성되고, 상기 제3 및 제4바이폴라 트랜지스터의 에미터 면적이 서로 동일하고, 상기 제5 및 제6바이폴라 트랜지스터의 에미터 면적이 서로 동일하며, 상기 제3 및 제4바이폴라 트랜지스터의 베이스에는 제2입력 신호가 인가되고, 상기 제2입력 신호의 진폭이 증폭될 상기 신호에 비례하고, 상기 제5 및 제6바이폴라 트랜지스터의 베이스에는 상기 제2입력 신호의 중간점 전압이 인가되며, 상기 제3 및 제4바이폴라 트랜지스터의 콜렉터가 함께 결합되고, 상기 제5 및 제6바이폴라 트랜지스터의 콜렉터가 함께 결합되며, 상기 쿼드리테일 회로의 상기 출력 전류는 상기 제3 및 제4바이폴라 트랜지스터의 결합된 상기 콜렉터 및 상기 제5 및 제6바이폴라 트랜지스터의 결합된 상기 콜렉터 중 하나로부터 유도되는 쿼드리테일 회로를 포함하고, 상기 제1차동쌍의 상호 콘덕턴스가 상기 쿼드리테일 회로의 상기 출력 전류에 의해 비선형성으로 보상되는 것을 특징으로 하는 차동 증폭기 회로.
  16. 증폭될 신호가 인가되는 한쌍의 입력 단자, 제1 및 제2MOS 트랜지스터로 형성되는 제1차동쌍으로서, 상기 제1 및 제2MOS 트랜지스터의 게이트 폭 대 게이트 길이 비가 서로 동일하고, 상기 제1 및 제2MOS 트랜지스터의 게이트에는 제1입력 신호가 인가되며, 상기 제1입력 신호의 진폭이 증폭될 상기 신호에 비례하는 제1차동쌍 및 증폭될 상기 신호를 수신하여 증폭될 상기 신호와 진폭이 상이한 제2입력 신호를 발생하는 분할 회로, 상기 제1차동쌍을 출력 전류에 의해 구동시키는 제곱기로서, 상기 제곱기는 제3 및 제4MOS 트랜지스터의 제2차동쌍과 제5 및 제6MOS 트랜지스터의 제3차동쌍으로 형성되고, 상기 제3 및 제4MOS 트랜지스터의 게이트 폭 대 게이트 길이 비가 서로 상이하고, 상기 제5 및 제6MOS 트랜지스터의 게이트 폭 대 게이트 비가 서로 상이하며, 상기 제3 및 제5MOS 트랜지스터의 게이트 및 상기 제4 및 제6MOS 트랜지스터의 게이트는 함께 결합되어 제2입력 신호가 인가되게 하고, 상기 제2입력 신호의 진폭이 증폭될 상기 신호에 비례하고, 상기 제3 및 제6MOS 트랜지스터의 드레인이 함께 결합되고, 상기 제4 및 제5MOS 트랜지스터의 드레인이 함께 결합되며, 상기 제곱기의 상기 출력 전류는 상기 제3 및 제6MOS 트랜지스터의 결합된 상기 드레인 및 상기 제4 및 제5MOS 트랜지스터의 결합된 상기 드레인 중 하나로부터 유도되는 제곱기를 포함하고, 상기 제1차동쌍의 상호 콘덕턴스가 상기 제곱기의 상기 출력 전류에 의해 비선형성으로 보상되는 것을 특징으로 하는 차동 증폭기 회로.
  17. 증폭될 신호가 인가되는 한쌍의 입력 단자, 제1 및 제2MOS 트랜지스터로 형성되는 제1차동쌍으로서, 상기 제1 및 제2MOS 트랜지스터의 게이트 폭 대 게이트 길이 비가 서로 동일하고, 상기 제1차동쌍의 상기 제1 및 제2MOS 트랜지스터의 게이트에는 제1입력 신호가 인가되며, 상기 제1입력 신호의 진폭이 증폭될 상기 신호에 비례하는 제1차동쌍, 증폭될 상기 신호를 수신하여 증폭될 상기 신호와 진폭이 다른 제2입력 신호를 발생하는 분할 회로, 및 상기 제1차동쌍을 출력 전류에 의해 구동시키는 제곱기로서, 상기 제곱기는 제3 및 제4MOS 트랜지스터의 제2차동쌍과 제5 및 제6MOS 트랜지스터의 제3차동쌍으로 형성되고, 상기 제3 및 제4MOS 트랜지스터의 게이트 폭 대 게이트 길이 비가 서로 동일하고, 상기 제5 및 제6MOS 트랜지스터의 게이트 폭 대 게이트 길이 비가 서로 동일하며, 상기 제3 및 제6MOS 트랜지시터의 게이트에는 상기 제2입력 신호가 인가되고, 상기 제2입력 신호의 진폭이 증폭될 상기 신호에 비례하고, 상기 제4MOS 트랜지스터의 게이트에는 상기 제2입력 신호가 제1오프셋 전압과 함께 인가되고, 상기 제5MOS 트랜지스터의 게이트에는 상기 제2입력 신호가 제2오프셋 전압과 함께 인가되며, 상기 제3 및 제6MOS 트랜지스터의 드레인이 함께 결합되고, 상기 제4 및 제5MOS 트랜지스터의 드레인이 함께 결합되며, 상기 제곱기의 상기 출력 전류는 상기 제3 및 제6MOS 트랜지스터의 결합된 상기 드레인 및 상기 제4 제5MOS 트랜지스터의 결합된 상기 드레인 중 하나로부터 유도되는 제곱기를 포함하고, 상기 제1차동쌍의 상호 콘덕턴스가 상기 제곱기의 상기 출력 전류에 의해 비선형성으로 보상되는 것을 특징으로 하는 차동 증폭기 회로.
  18. 증폭될 신호가 인가되는 한쌍의 입력 단자, 증폭될 상기 신호를 수신하여 증폭될 상기 신호와 진폭이 다른 제1입력 신호를 발생하는 분할 회로, 제1 및 제2MOS 트랜지스터로 형성되는 제1차동쌍으로서, 상기 제1 및 제2MOS 트랜지스터의 게이트 폭 대 게이트 길이 비가 서로 동일하고, 상기 제1차동쌍의 상기 제1 및 제2MOS 트랜지스터의 게이트에는 상기 제1입력 신호가 인가되며, 상기 제1입력 신호의 진폭이 증폭될 상기 신호에 비례하는 제1차동쌍 및 상기 제1차동쌍을 출력 전류에 의해 구동시키는 쿼드리테일 회로로서, 상기 쿼드리테일 회로는 제3 및 제4MOS 트랜지스터의 제2차동쌍과 제5 및 제6MOS 트랜지스터의 제3차동쌍으로 형성되고, 상기 제3 및 제4MOS 트랜지스터의 게이트 폭 대 게이트 길이 비가 서로 동일하고, 상기 제5 및 제6MOS 트랜지스터의 게이트 폭 대 게이트 길이 비가 서로 동일하며, 상기 제3 및 제4MOS 트랜지스터의 게이트에는 제2입력 신호가 인가되고, 상기 제2입력 신호의 진폭이 증폭될 상기 신호에 비례하고, 상기 제5 및 제6MOS 트랜지스터의 게이트에는 상기 제2입력 신호의 중간점 전압이 인가되며, 상기 제3 및 제4MOS 트랜지스터의 드레인이 함께 결합되고, 상기 제5 및 제6MOS 트랜지스터의 드레인이 함께 결합되며, 상기 쿼드리테일 회로의 상기 출력 전류는 상기 제3 및 제4MOS 트랜지스터의 결합된 상기 드레인 및 상기 제5 및 제6MOS 트랜지스터의 결합된 상기 드레인 중 하나로부터 유도되는 쿼드리테일 회로를 포함하고, 상기 제1차동쌍의 상호 콘덕턴스가 상기 쿼드리테일 회로의 상기 출력 전류에 의해 비선형성으로 보상되는 것을 특징으로 하는 차동 증폭기 회로.
  19. 증폭될 신호가 인가되는 한쌍의 입력 단자, 증폭될 상기 신호를 수신하여 증폭될 상기 신호와 진폭이 다른 제1입력 신호를 발생하는 분할 회로, 제1 및 제2MOS 트랜지스터로 형성되는 제1차동쌍으로서, 상기 제1 및 제2MOS 트랜지스터의 게이트 폭 대 게이트 길이 비가 서로 동일하고, 상기 제1차동쌍의 상기 제1 및 제2MOS 트랜지스터의 게이트에는 상기 제1입력 신호가 인가되며, 상기 제1입력 신호의 진폭이 증폭될 상기 신호에 비례하는 제1차동쌍 및 상기 제1차동쌍을 출력 전류에 의해 구동시키는 제곱기로서, 상기 제곱기는 제3 및 제4MOS 트랜지스터의 제2차동쌍과 제5 및 제6MOS 트랜지스터의 제3차동쌍으로 형성되고, 상기 제3 및 제4MOS 트랜지스터의 게이트 폭 대 게이트 길이 비가 서로 상이하고, 상기 제5 및 제6MOS 트랜지스터의 게이트 폭 대 게이트 길이 비가 서로 상이하며, 상기 제3 및 제5MOS 트랜지스터의 게이트 및 상기 제4 및 제6MOS 트랜지스터의 게이트가 함께 결합되어 제2입력 신호를 인가받고, 상기 제2입력 신호의 진폭이 증폭될 상기 신호에 비례하고, 상기 제3 및 제6MOS 트랜지스터의 드레인이 함께 결합되고, 상기 제4 및 제5MOS 트랜지스터의 드레인이 함께 결합되며, 상기 제곱기의 상기 출력 전류는 상기 제3 및 제6MOS 트랜지스터의 결합된 상기 드레인 및 상기 제4 및 제5MOS 트랜지스터의 결합된 상기 드레인 중 하나로부터 유도되는 제곱기를 포함하고, 상기 제1차동쌍의 상호 콘덕턴스가 상기 제곱기의 상기 출력 전류에 의해 비선형성으로 보상되는 것을 특징으로 하는 차동 증폭기 회로.
  20. 증폭될 신호가 인가되는 한쌍의 입력 단자, 증폭될 상기 신호를 수신하여 증폭될 상기 신호와 진폭이 다른 제1입력 신호를 발생하는 분할 회로, 제1 및 제2MOS 트랜지스터로 형성되는 제1차동쌍으로서, 상기 제1 및 제2MOS 트랜지스터의 게이트 폭 대 게이트 길이 비가 서로 동일하고, 상기 제1차동쌍의 상기 제1 및 제2MOS 트랜지스터의 게이트에는 상기 제1입력 신호가 인가되며, 상기 제1입력 신호의 진폭이 증폭될 상기 신호에 비례하는 제1차동쌍 및 상기 제1차동쌍을 출력 전류에 의해 구동시키는 제곱기로서, 상기 제곱기는 제3 및 제4MOS 트랜지스터의 제2차동쌍과 제5 및 제6MOS 트랜지스터의 제3차동쌍으로 형성되고, 상기 제3 및 제4MOS 트랜지스터의 게이트 폭 대 게이트 길이 비가 서로 동일하고, 상기 제5 및 제6MOS 트랜지스터의 게이트 폭 대 게이트 길이 비가 서로 동일하며, 상기 제3 및 제6MOS 트랜지스터의 게이트에는 제2입력 신호가 인가되며, 상기 제2입력 신호의 진폭이 증폭될 상기 신호에 비례하고, 상기 제4MOS 트랜지스터의 게이트에는 상기 제2입력 신호가 제1오프셋 전압과 함께 인가되고, 상기 제5MOS 트랜지스터의 게이트에는 상기 제2입력 신호가 제2오프셋 전압과 함께 인가되며, 상기 제3 및 제6MOS 트랜지스터의 드레인이 함께 결합되고, 상기 제4 및 제5MOS 트랜지스터의 드레인이 함께 결합되며, 상기 제곱기의 상기 출력 전류는 상기 제3 및 제6MOS 트랜지스터의 결합된 상기 드레인 및 상기 제4 및 제5MOS 트랜지스터의 결합된 상기 드레인 중 하나로부터 유도되는 제곱기를 포함하고, 상기 제1차동쌍의 상호 콘덕턴스가 상기 제곱기의 상기 출력 전류에 의해 비선형성으로 보상되는 것을 특징으로 하는 차동 증폭기 회로.
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