KR0160361B1 - 쿼드리테일 회로를 사용하는 승산기 - Google Patents

쿼드리테일 회로를 사용하는 승산기 Download PDF

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KR0160361B1 KR1019940000344A KR19940000344A KR0160361B1 KR 0160361 B1 KR0160361 B1 KR 0160361B1 KR 1019940000344 A KR1019940000344 A KR 1019940000344A KR 19940000344 A KR19940000344 A KR 19940000344A KR 0160361 B1 KR0160361 B1 KR 0160361B1
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가쯔지 기무라
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세끼모또 타다히로
닛본덴기 가부시끼가이샤
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Abstract

승산기는 제1 및 제2쿼드리테일 셀을 포함한다. 제1쿼드리테일 셀은 제1과 제2트랜지스터의 제1쌍, 제3과 제4트랜지스터의 제2쌍 및 제1쌍과 제2쌍을 구동시키기 위한 제1전류원을 갖는다. 제2쿼드리테일 셀은 제5와 제6트랜지스터의 제3쌍, 제7과 제8트랜지스터의 제4쌍 및 제3쌍과 제4쌍을 구동시키기 위한 제2전류원을 갖는다. 각각의 제1쌍 내지 제4쌍은 함께 결합된 출력 단부를 갖는다. 제1입력 전압은 제1 및 제4트랜지스터의 입력 단부 사이에 인가되고, 제5 및 제8트랜지스터의 입력 단부 사이에 인가된다. 제2입력 전압은 제2 및 제3트랜지스터의 함께 결합된 입력 단부와 제6 및 제7트랜지스터의 함께 결합된 입력 단부 사이에 인가된다. 제1쌍과 제4쌍의 출력 단부는 차동 출력 단부중의 하나를 형성하기 위해 함께 결합되고, 제2쌍과 제3쌍의 출력 단부는 차동 출력 단부중의 다른 단부를 형성하기 위해 함께 결합된다. 제1 및 제2입력 전압의 적어도 하나는 3 또는 3.3 V와 같은 낮은 전력원 전압에서 선형 범위로 확장될 수 있다.

Description

쿼드리테일 회로를 사용하는 승산기
제1도는 종래 승산기의 실시예 1을 도시한 회로도.
제2도는 제1도에 도시된 종래 승산기의 전달 특성을 도시한 도면.
제3도는 제1도에 도시된 종래 승산기의 출력 특성을 도시한 도면.
제4도는 종래 승산기의 실시예 2를 도시한 회로도.
제5도는 제4도에 도시된 종래 승산기의 전달 특성을 도시한 도면.
제6도는 제4도에 도시된 종래 승산기의 출력 특성을 도시한 도면.
제7도는 종래 승산기의 실시예 3을 도시한 회로도.
제8도는 제7도에 도시된 종래 승산기의 전달 특성을 도시한 도면.
제9도는 제7도에 도시된 종래 승산기의 출력 특성을 도시한 도면.
제10도는 종래 승산기기의 실시예 4를 도시한 회로도.
제11도는 제10도에 도시된 종래 승산기의 전달 특성을 도시한 도면.
제12도는 제10도에 도시된 종래 승산기의 출력 특성을 도시한 도면.
제13도는 본 발명의 실시예 1에 따른 승산기의 회로도.
제14도는 제13도에 도시된 실시예 1의 승산기의 전달 특성을 도시하는데, 여기서 차동 출력 전류(ΔIB) 및 제1입력 전압(Vx) 사이의 관계식이 제2입력 전압(Vy)를 파라미터로 하여 도시되어 있는 도면.
제15도는 제13도에 도시된 실시예 1의 승산기의 전달 특성을 도시하는데, 여기서 차동 출력 전류(ΔIB) 및 제2입력 전압(Vy) 사이의 관계식이 제1입력 전압(Vx)를 파라미터로 하여 도시되어 있는 도면.
제16도는 제13도에 도시된 실시예 1의 승산기의 트랜스콘덕턴스 특성을 도시하는데, 여기서 트랜스콘덕턴스(dΔIB/dVx)과 제1입력 전압(Vx) 사이의 관계식이 제2입력 전압(Vy)를 파라미터로 하여 도시된 도면.
제17도는 제13도에 도시된 실시예 1의 승산기의 트랜스콘덕턴스 특성을 도시하는데, 여기서 트랜스콘덕턴스(dΔIB/dVy)과 제2입력 전압(Vy) 사이의 관계식이 제1입력 전압(Vx)를 파라미터로 하여 도시된 도면.
제18도는 본 발명의 실시예 2에 따른 승산기의 회로도.
제19도는 제18도에 도시된 실시예 2의 승산기의 전달 특성을 도시하는데, 여기서 차동 출력 전류(ΔIM)과 제1입력 전압(Vx) 사이의 관계식이 제2입력 전압(Vy)를 파라미터로 하여 도시된 도면.
제20도는 제18도에 도시된 실시예 2의 승산기의 전달 특성을 도시하는데, 여기서 차동 출력 전류(ΔIM)과 제2입력 전압(Vy) 사이의 관계식이 제1입력 전압(Vx)를 파라미터로 하여 도시된 도면.
제21도는 제18도에 도시된 실시예 2의 승산기의 트랜스콘덕턴스 특성을 도시하는데, 여기서 트랜스콘덕턴스(dΔIB/dVx)과 제1입력 전압(Vx) 사이의 관계식이 제2입력 전압(Vy)를 파라미터로 하여 도시된 도면.
제22도는 제18도에 도시된 실시예 2의 승산기의 트랜스콘덕턴스 특성을 도시하는데, 여기서 트랜스콘덕턴스(dΔIB/dVy)과 제2입력 전압(Vy) 사이의 관계식이 제1입력 전압(VX)를 파라미터로 하여 도시된 도면.
제23도는 본 발명의 실시예 3에 따른 승산기의 회로도.
제24도는 본 발명의 실시예 4에 따른 승산기의 회로도.
* 도면의 주요부분에 대한 부호의 설명
D1 내지 D8 : 다이오드 M1 내지 8 : MOS 트랜지스터
Q1 내지 Q8 : 바이폴라 트랜지스터 Vx, Vy: 입력 전압
본 발명은 승산기에 관한 것으로, 특히 반도체 집적 회로상에 실현된 금속 산화물 반도체(MOS) 트랜지스터 또는 바이폴라 트랜지스터로 형성된 쿼드리테일(quadritail) 회로를 사용하는 2개의 아날로그 신호용 승산기에 관한 것이다.
아날로그 승산기는 아날로그 신호 응용에 필수적인 기능적인 회로 블럭을 구성한다 최근에, 반도체 집적 회로는 점점 더 소형화되고 있으며, 그 결과 이들의 전원 전압은 5V에서 3.3V 또는 3V로 감소되고 있다. 이러한 환경하에서, 3V와 같은 낮은 전압에서 동작될 수 있는 저전압 회로의 개발이 요망되고 있다. 이러한 경우에, 승산기의 입력 전압의 선형 범위는 가능한 한 넓게 할 필요가 있다.
길버트(Gilbert) 승산기 셀은 바이폴라 승산기로서 공지되어 있다. 그러나, 길버트 승산기 셀은 바이폴라 트랜지스터쌍이 2단 적층된 방식으로 제공되는 구조를 갖고 있으며, 그 결과 동작 전원 전압의 감소에 대응할 수 없게 된다.
그 외에, 상보형 MOS(CMOS) 기술은 대규모 집적화(LSI)를 위한 최적의 프로세스 기술로 인식되어, CMOS 기술을 사용하여 구현될 수 있는 승산기가 요망되고 있다.
발명자는 제1도, 제4도 및 제7도에 도시된 바와 같은 승산기를 개발하여 일본에 특허 출원하였다. 이러한 종래 기술의 승산기에서는, 2개의 스퀘어링(squaring) 회로가 적층 방식이 아닌 수평 방식으로 동일한 전원 전압에 의해 구동되는 라인식으로 배열된다. 회로 구성은 제1 및 제2입력 전압의 곱(product)이 그 합의 스퀘어로부터 제1 및 제2입력 전압의 차의 스퀘어를 감산함으로써 주어진다는 사실을 기초로 하여 개발되었다.
상기 발명자에 의해 개발된 상기 종래 기술의 승산기는 결과에 포함된 인볼루션(involution)의 정수(4)가 정수(1)로 변화되기 때문에 쿼터-스퀘어(quarter-square) 승산기로 명명되었다.
첫째로, 제1도에 도시된 종래 기술의 승산기는 심사되지 않은 일본국 특허 공보 제5-94552호(일본국 특허 출원 제4-72629호)에 기술되어 있다. 제1도에서, 승산기는 바이폴라 트랜지스터(Q1',Q2',Q3' 및 Q4')로 구성된 제1스퀘어링 회로 및 바이폴라 트랜지스터(Q5', Q6',Q7' 및 Q8')로 구성된 제2스퀘어링 회로를 포함하고 있다.
제1스퀘어링 회로에서, 트랜지스터(Q1' 및 Q2')는 제1정전류원(전류 : I0)에 의해 구동되는 비균형(unbalanced) 제1차동쌍을 형성하고, 트랜지스터(Q3' 및 Q4')는 제2정전류원(전류 : I0)에 의해 구동되는 비균형 제2차동쌍을 형성한다. 트랜지스터(Q1')는 트랜지스터(Q2')와 크기가 같은 영역이나 에미터 크기의 K배로 되고, 트랜지스터(Q4')는 트랜지스터(Q3')와 같은 에미터 크기의 K배로 된다.
트랜지스터(Q1' 및 Q2')의 에미터는 제1정전류원에 공통으로 접속되고, 트랜지스터(Q3' 및 Q4')의 에미터는 제2정전류원에 공통으로 접속된다.
제2스퀘어링 회로에서, 트랜지스터(Q5' 및 Q6')는 제3정전류원(전류 : I0)에 의해 구동되는 비균형 제3차동쌍을 형성하고, 트랜지스터(Q7' 및 Q8')는 제4정전류원(전류 : I0)에 의해 구동되는 비균형 제4차동쌍을 형성한다. 트랜지스터(Q5')는 트랜지스터(Q6')와 같은 에미터 크기의 K배로 되고, 트랜지스터(Q8')는 트랜지스터(Q7')와 같은 에미터 크기의 K배로 된다.
트랜지스터(Q5' 및 Q6')의 에미터는 제3정전류원에 공통으로 접속되고, 트랜지스터(Q7' 및 Q8')의 에미터는 제4정전류원에 공통으로 접속된다.
트랜지스터(Q1' 및 Q3')의 베이스는 제1입력 전압(Vx)이 인가되도록 함께 결합되고, 트랜지스터(Q2' 및 Q4')의 베이스는 제2입력 전압(Vy)이 인가되도록 함께 결합된다.
트랜지스터(Q5' 및 Q7')의 베이스는 제1입력 전압(Vx)이 인가되도록 함께 결합되고, 트랜지스터(Q6' 및 Q8')의 베이스는 제2입력 전압(Vy)에 반대 위상-Vy가 인가되도록 함께 결합된다.
승산기의 전달 특성 및 트랜스 콘덕턴스 특성은 각각 제2도 및 제3도에 도시되어 있고, 여기서 K는 e2(≒7.389)이다. 제2도에 도시된 차동 출력 전류(△I)는 제1도에 도시된 출력 전류(Ip및 Iq)의 차 또는 (Ip- Iq)로서 정의된다.
제2도는 제2 입력 전압(Vy)를 파라미터로 하여 차동 출력 전류(△I)와 제1입력 전압(Vx)의 관계를 도시한 것이다. 제3도는 제2입력 전압(Vy)를 파라미터로 하여 트랜스 콘덕턴스(d△I/dVI)와 제1입력 전압(Vx)의 관계를 도시한 것이다.
둘째로, 발명자에 의해 개발되고, 제4도에 도시된 종래 기술의 승산기는 심사되지 않은 일본국 특허 공보 제4-34673호(1992년)에 기술되어 있다. 제4도에서, 승산기는 MOS 트랜지스터(M1', M2', M3' 및 M4')로 구성된 제1스퀘어링 회로 및 MOS 트랜지스터(M5', M6', M7' 및 M8')로 구성된 제2스퀘어링 회로를 포함하고 있다.
제1스퀘어링 회로에서, 트랜지스터(M1' 및 M2')는 제1정전류원(전류 : I0)에 의해 구동되는 비균형 제1차동쌍을 형성하고, 트랜지스터(M3' 및 M4')는 제2정전류원(전류 : I0)에 의해 구동되는 비균형 제2차동쌍을 형성한다. 트랜지스터(M2')는 트랜지스터(M1')와 같은 게이트 길이(L)에 대한 게이트 폭(W)의 비율(W/L)의 K배로 되고, 트랜지스터(M3')는 트랜지스터(M4')와 같은 게이트 길이(L)에 대한 게이트 폭(W)의 비율(W/L)의 K배로 된다.
트랜지스터(M1' 및 M2')의 소스는 제1정전류원에 공통으로 접속되고, 트랜지스터(M3' 및 M4')의 소스는 제2정전류원에 공통으로 접속된다.
제2스퀘어링 회로에서, 트랜지스터(M5' 및 M6')는 제3정전류원(전류 : I0)에 의해 구동되는 비균형 제3차동쌍을 형성하고, 트랜지스터(M7' 및 M8')는 제4정전류원(전류 : I0)에 의해 구동되는 비균형 제4차동쌍을 형성한다. 트랜지스터(M6')는 트랜지스터(M5')와 같은 게이트 길이(L)에 대한 게이트 폭(W)의 비율(W/L)의 K배로 되고, 트랜지스터(M7')는 트랜지스터(M8')와 같은 게이트 길이(L)에 대한 게이트 폭(W)의 비율(W/L)의 K배로 된다.
트랜지스터(M5' 및 M6')의 소스는 제3정전류원에 공통으로 접속되고, 트랜지스터(M7' 및 M8')의 소스는 제4정전류원에 공통으로 접속된다.
트랜지스터(M1' 및 M3')의 게이트는 제1입력 전압(Vx)이 인가되도록 함께 결합되고, 트랜지스터(M2' 및 M4')의 게이트는 제2입력 전압(Vy)에 반대되는 위상-Vy가 인가되도록 함께 결합된다.
트랜지스터(M5' 및 M7')의 게이트는 제1입력 전압(Vx)로 인가되도록 함께 결합되고, 트랜지스터(M6' 및 M8')의 게이트는 제2입력 전압(Vy)이 인가되도록 함께 결합된다.
제4도에서, 트랜지스터(M1', M4' 및 M8')의 트랜스 콘덕턴스 파라미터는 동일하게 β로 되고, 트랜지스터(M2', M3', M6' 및 M7')의 트랜스 콘덕턴스 파라미터는 동일하게 Kβ로 된다.
승산기의 전달 특성 및 트랜스 콘덕턴스 특성은 각각 제5도 및 제6도에 도시되고, 여기에서 K는 5이다. 제5도에 도시된 차동 출력 전류(ΔI)는 제4도에 도시된 출력 전류I+및 I-의 차, 또는 (I+- I-)로 정의된다.
제5도는 제2입력 전압(Vy)를 파라미터로 하여 차동 출력 전류(ΔI)와 제1입력 전압(Vx) 사이의 관계를 도시한다. 제6도는 제2 입력 전압(Vy)를 파라미터로 하여 트랜스 콘덕턴스(dΔI/dVx)와 제1입력 전압(Vx) 사이의 관계를 도시한 것이다.
세째, 제7도에 도시된 발명자에 의해 개발된 종래 승산기는 1992년 12월 No.12. Vol. E75-A의 IEICE TRANSACTIONS ON FUNDAMENTALS에 기재되어 있다. 제7도에 있어서, 승산기는 MOS 트랜지스터(M1, M2, M3 및 M4)와 트랜지스터(M1, M2, M3 및 M4)을 구동시키기 위한 제1정전류원(전류 : I0)으로 구성된 제1스퀘어링 회로 및 MOS 트랜지스터(M5, M6, M7 및 M8)와 트랜지스터(M5, M6, M7 및 M8)을 구동시키기 위한 제2정전류원(전류 : I0)으로 구성된 제2스퀘어링 회로를 포함한다. 트랜지스터(M1, M2, M3, M4, M5, M6, M7 및 M8)은 용량 혹은 게이트 길이(L)에 대한 게이트 폭(W)의 비율(W/L)이 서로 동일하다.
제1 및 제2스퀘어링 회로는 각각 쿼드리테일 회로 또는 쿼드리테일 셀로 칭한다.
제1 쿼드리테일 회로에 있어서, 트랜지스터(M1, M2, M3 및 M4)의 소스는 제1정전류원에 공통으로 접속된다. 트랜지스터(M1 및 M2)의 드레인은 함께 결합되며 및 트랜지스터(M3 및 M4)의 드레인은 함께 결합된다. 트랜지스터(M1)의 게이트에 제1입력 전압(Vx)이 인가되고, 트랜지스터(M2)의 게이트에 제2입력 전압(Vy)에 반대위상-Vy가 인가된다. 트랜지스터(M3 및 M4)의 게이트는 트랜지스터(M1 및 M2)의 게이트들 사이에 인가된 전압의 중간점 전압, 즉 저항기(저항:R)을 통해 얻어진 (1/2)(Vx + Vy)가 인가되도록 함께 결합된다.
유사하게, 제2 쿼드리테일 회로에 있어서 트랜지스터(M5, M6, M7 및 M8)의 소스는 제2정전류원에 공통으로 접속된다. 트랜지스터(M5 및 M6)의 드레인은 함세 결합되고, 트랜지스터(M7 및 M8)의 드레인은 함께 결합된다. 트랜지스터(M5)의 게이트에 제1입력 전압(Vx)이 인가되고, 트랜지스터(M6)의 게이트에 제2입력 전압(Vy)이 인가된다. 트랜지스터(M7 및 M8)의 게이트는 트랜지스터(M5 및 M6)의 게이트들 사이에 인가된 전압의 중간점 전압, 즉 저항기(저항:R)을 통해 얻어진 (1/2)(Vx - Vy)가 인가되도록 함께 결합된다.
또, 제1 및 제2 쿼드리테일 회로 사이에, 트랜지스터(M1 및 M2)의 함께 결합된 드레인 및 트랜지스터(M7 및 M8)의 함께 결합된 드레인이 승산기의 차동출력 단부 중 하나를 형성하도록 더 함께 결합된다. 또, 트랜지스터(M3 및 M4)의 함께 결합된 드레인 및 트랜지스터(M5 및 M6)의 함께 결합된 드레인은 승산기의 다른 차동 출력 단부를 형성하도록 더 함께 결합된다.
승산기의 전달 특성 및 트랜스 콘덕턴스 특성은 각각 제8도 및 제9도에 도시된다. 제8도에 도시된 차동 출력 전류(ΔI)는 제7도에 도시된 출력 전류(Ip및 Iq)의 차, 즉 (Ip-Iq)로 정의된다.
제8도는 제2입력 전압(Vy)를 파라미터로 하여 차동 출력 전류(41)와 제1입력 전압(Vx) 사이의 관계를 도시한다. 제9도는 제2입력 전압(Vy)를 파라미터로 하여 트랜스 콘덕턴스(dΔI/dVx)와 제1입력 전압(Vx) 사이의 관계를 도시한다.
네째, 제10도에 도시된 종래의 승산기는 1991년 9월 No. 9, vol. 26 IEEE Journal of Solid-State Circuits에 개재된 왕(Wang)에 의해 개발되었다. 제10도의 회로는 특성을 명확하게 하기 위하여 발명자에 의해 수정되었다.
제10도에 있어서, 승산기는 MOS 트랜지스터(M1, M2, M3 및 M4)와 트랜지스터(M1, M2, M3 및 M4)를 구동시키기 위한 정전류원(전류 : I0)으로 구성된 하나의 쿼드리테일 회로를 포함한다. 트랜지스터(M1, M2, M3 및 M4)는 서로 용량(WA)이 동일하다.
트랜지스터(M1, M2, M3 및 M4)의 소스는 정전류원에 공통으로 접속된다. 트랜지스터(M1 및 MB)의 드레인은 승산기의 차동 출력 단부의 하나를 형성하기 위하여 함께 결합되고, 트랜지스터(M2 및 M3)의 드레인은 승산기의 다른 차동 출력 단부를 형성하기 위하여 함께 결합된다.
트랜지스터(M1)의 게이트에는 기준점을 기초하여 제1입력 전압(1/2)Vx이 인가되고, 트랜지스터(M2)의 게이트에는 기준점에 기초하여 제1입력 전압(1/2)Vx에 반대인 위상-(1/2)Vx이 인가된다. 트랜지스터(M3)의 게이트에는 제1입력 전압과 제2입력 전압의 차의 (1/2)의 전압, 즉 (1/2)(Vx - Vy)이 인가된다. 트랜지스터(M4)의 게이트에는 전압(1/2)(Vx - Vy) 또는 반대 위상의 전압 (-l/2)(Vx -Vy)이 인가된다.
발명자에 의한 분석을 통해 얻어진 승산기의 전달 특성 및 트랜스 콘덕턴스 특성은 각각 제11도 및 제12도에 도시된다. 제11도에 도시된 차동 출력 전류(ΔI)는 제10도에 도시된 출력 전류(IL및 IR)의 차, 또는 (IL- IR)로 정의된다.
제11도는 제2 입력 전압(Vy)를 파라미터로 하여 차동 출력 전류(ΔI)와 제1입력 전압(Vx) 사이의 관계를 도시한다. 제12도는 제2 입력 전압(Vy)를 파라미터로 하여 트랜스 콘덕턴스(dΔI/dVx)와 제1입력 전압(Vx) 사이의 관계를 도시한다.
제11도에 도시된 바이폴라 트랜지스터로 형성된 종래의 승산기는 길버트 승산기 셀의 것과 거의 동일한 우수한 선형성의 입력 전압 범위를 갖는다. 제4도, 제7도 및 제10도에 도시된 각각 MOS 트랜지스터로 된 종래의 승산기는 길버트 승산기 셀보다 비교적 넓은 우수한 선형성의 입력 전압 범위를 갖는다. 그러나, 3 또는 3.3V와 같은 저 전원 전압에서 동작할 때, 우수한 선형성의 입력 전압 범위는 모든 종래 승산기에서는 확장될 수 없다.
따라서, 본 발명의 목적은 아날로그 승산기에 있어서, 승산될 수 있는 2개의 입력 전압 중 최소한 하나가 3 또는 3.3 V와 같은 저 전원 전압에서 동작해도, 종래의 승산기와 비교하여 상위의 선형 범위로 확장될 수 있는 아날로그 승산기를 제공하기 위한 것이다.
본 발명에 따른 승산기는 제1 및 제2쿼드리테일 회로를 갖는다.
제1쿼드리테일 셀은 용량이 동일하고 출력 단부가 함께 결합된 제1 및 제2트랜지스터의 제1쌍, 및 용량이 동일하고 출력 단부가 함께 결합된 제3 및 제4트랜지스터의 제2쌍, 및 상기 제1 및 제2차동쌍을 구동하기 위한 제1정전류원을 포함한다.
제2쿼드리테일 셀은 서로 용량이 동일하고 출력 단부가 함께 결합된 제5 및 제6트랜지스터의 제3쌍, 서로 용량이 동일하고 출력 단부가 함께 결합된 제7 및 제8트랜지스터의 제4쌍, 및 상기 제3 및 제4차동쌍을 구동하기 위한 제2정전류원을 포함한다.
제1쿼드리테일 셀에 있어서, 제1입력 전압은 제1 및 제4트랜지스터의 입력 단부들 사이에 인가되고, 제2 및 제3트랜지스터의 입력 단부들은 함께 결합된다.
제2쿼드리테일 셀에 있어서, 제1입력 전압은 제5 및 제8트랜지스터의 입력 단부들 사이에 인가되고, 제6 및 제7트랜지스터의 입력 단부들은 함께 결합된다.
제2입력 전압은 제2 및 제3트랜지스터에 결합된 입력 단부들과 제6 및 제7트랜지스터의 결합된 입력 단부들 사이에 인가된다.
제1차동쌍의 함께 결합된 출력 단부와 제4차동쌍의 함께 결합된 출력 단부는 승산기의 출력 단부 중 하나를 형성하기 위하여 함께 결합된다. 제2차동쌍의 함께 결합된 출력 단부와 제3차동쌍의 함께 결합된 출력 단부는 승산기의 다른 출력 단부를 형성하기 위하여 함께 결합된다.
제1 내지 제8트랜지스터는 바이폴라 트랜지스터 또는 MOS 트랜지스터일 수 있다.
여기에서, 트랜지스터의 용량은 바이폴라 트랜지스터에서의 에미터 영역의 에미터 크기를 의미하고, 이것은 MOS 트랜지스터에서의 게이트 폭 및 게이트 길이의 비율(WA)을 의미한다.
본 발명에 따른 승산기에서는, 제1 및 제2쿼드리테일 회로가 제공되고, 양 쿼드리테일 회로를 형성하는 제1 내지 제4차동쌍은 적층 방식이 아닌 수평으로 동일 전원 전압에 의해 구동되는 라인식으로 배열된다. 결과적으로, 본 발명의 승산기는 3 또는 3.3 V와 같은 저 전력 전압에서 동작될 수 있다.
또한, 제1쌍의 제1트랜지스터 및 제2쌍의 제4트랜지스터는 제1차동쌍을 구성하고, 제1쌍의 제2트랜지스터 및 제2쌍의 제3트랜지스터는 또한 제2차동 쌍을 구성한다. 유사하게, 제3쌍의 제5트랜지스터 및 제4쌍의 제8트랜지스터는 제3차동 쌍을 구성하고, 제3쌍의 제6트랜지스터 및 제4쌍의 제7트랜지스터는 제4차동 쌍을 구성한다. 더우기, 제1쿼드리테일 셀의 함께 결합된 출력 단부와 제2쿼드리테일 셀의 함께 결합된 출력 단부는 반대 위상으로 함께 결합된다.
즉, 교차 결합된다.
결과로서, 제1 및 제2입력 전압의 적어도 하나가 3 또는 3.3V와 같은 저 전원 전압에서 우수하게 선형 범위로 확장될 수 있다.
양호한 실시예에서, 제1 내지 제8트랜지스터는 바이폴라 트랜지스터이고, 각각의 트랜지스터는 대응하는 에미터에 접속된 저항기를 갖고 있다.
다른 양호한 실시예에서, 제1 내지 제8트랜지스터를 바이폴라 트랜지스터이고, 각각의 트랜지스터는 대응하는 에미터에 접속된 1개 이상의 다이오드를 갖고 있다.
이러한 양호한 실시예들에서는, 1개 이상의 입력 전압이 선형 영역에서 우수하게 더 확장될 수 또는 부수적인 장점이 있다.
본 발명의 양호한 실시예가 제13도 내지 제24도를 참조하여 아래에 기술될 것이다.
[실시예 1]
제13도 내지 제17도는 바이폴라 트랜지스터로 구성된 본 발명의 실시예 1에 따른 승산기를 도시한 것이다.
제13도에서, 4개의 바이폴라 트랜지스터(Q1, Q2, Q3 및 Q4) 및 트랜지스터(Q1, Q2, Q3 및 Q4)를 구동시키기 위한 제1정전류원(1)(전류;I0)는 제1쿼프리테일 셀을 구성한다. 4개의 바이폴라 트랜지스터(Q5, Q6, Q7 및 Q8) 및 트랜지스터(Q5, Q6, Q7 및 Q8)을 구동시키기 위한 제2정전류원(2)(전류:I0)는 제2쿼드리테일 셀을 구성한다. 이들 8개의 트랜지스터(Q1, Q2, Q3, Q4, Q5, Q6, Q7 및 Q8)은 동일한 에미터 영역을 갖는다.
제1쿼드리테일 셀에서, 트랜지스터(Q1 및 Q3)는 그 출력 단부들 또는 콜렉터들이 함께 결합된 제1쌍을 구성하고, 트랜지스터(Q2 및 Q4)는 그 출력 단부 또는 콜렉터들이 함께 결합된 제2쌍을 구성한다. 트랜지스터(Q1, Q2, Q3 및 Q4)의 에미터는 제1정전류원(1)에 공통으로 접속된다. 트랜지스터(Q3 및 Q4)의 베이스는 함께 결합된다.
승산될 제1입력 전압(Vx)는 트랜지스터(Q1 및 Q2)의 베이스 양단에 인가된다. 승산될 제2입력 전압(Vy)는 트랜지스터(Q3 및 Q4)가 함께 결합된 베이스에 부위상으로 인가된다.
제2쿼드리테일 셀에서, 트랜지스터(Q5 및 Q7)은 그 출력 단부들 또는 콜렉터들이 함께 결합된 제3쌍을 구성하고, 트랜지스터(Q6 및 Q8)는 그 출력 단부 또는 클렉터들이 함께 결합된 제4쌍을 구성한다. 트랜지스터(Q5, Q6, Q7 및 Q8)의 에미터는 제2정전류원(2)에 공통으로 접속된다. 트랜지스터(Q7 및 Q8)의 베이스는 함께 결합된다.
제1입력 전압(Vx)는 트랜지스터(Q5 및 Q6)의 베이스 양단에 인가된다. 제2입력 전압(Vy)는 트랜지스터(Q7 및 Q8)가 함께 결합된 베이스에 정위상으로 인가된다.
제1과 제2쿼드리테일 회로 사이에 트랜지스터(Q1 및 Q3)가 함께 결합된 콜렉터 및 트랜지스터(Q6 및 Q8)가 함께 결합된 콜렉터가 승산기의 차동 출력 단부들의 하나를 형성하기 위해 더 함께 결합된다. 트랜지스터(Q2및 Q4)가 함께 결합된 콜렉터 및 트랜지스터(Q5 및 Q7)가 함께 결합된 콜렉터는 승산기의 차동 출력 단부들의 다른 하나를 형성하기 위해 더 함께 결합된다.
즉, 서로 반대 위상인 트랜지스터(Q1 및 Q3)의 제1쌍의 출력 단부 및 트랜지스터(Q6 및 Q8)의 제4쌍의 출력 단부는 함께 결합된다. 유사하게, 서로 반대 위상인 트랜지스터(Q2 및 Q4)의 제2쌍의 출력 단부 및 트랜지스터(Q5 및 Q7)의 제3쌍의 출력 단부는 함께 결합된다. 이것은 제1 및 제4쌍의 출력 단부가 교차 결합되고, 제2 및 제3쌍의 출력 단부가 또한 교차 결합된 것을 의미한다.
부하 저항기(저항:RL)(3 및 4)는 각각 승산기의 차동 출력 단부에 접속된다.
전원 전압(VCC)는 부하 저항기(3)을 통하여 제1 및 제4쌍에 인가되고 그것은 부하 저항기(4)를 통하여 제2 및 제3쌍에 인가된다.
제2입력 전압(Vy)는 트랜지스터(Q7 및 Q8)가 함께 결합된 베이스 및 트랜지스터(Q3 및 Q4)가 함께 결합된 베이스 양단에 인가된다.
상술한 구성을 갖는 승산기에서, 트랜지스터(Q1,Q2,Q3,Q4,Q5,Q6,Q7 및 Q8)이 특성 정합되어 베이스 폭 변조가 무시될 수 있는 것으로 가정한다. 다음에, 각 트랜지스터(Q1,Q2,Q3 및 Q4)의 콜렉터 전류(IC1, IC2, IC3및 IC4)는 각각 다음의 식 1, 2 및 3으로 표현될 수 있다.
식 1,2 및 3에서, VT는 VT= KT/q로 정의된 트랜지스터(Q1 내지 Q4)의 열전압이다. 여기서 K는 볼쯔만 상수, T는 켈빈(kelvin) 절대 온도, q는 전자의 전하이다. 또한 Is는 포화 전류이고, VR은 제1입력 전압의 직류(dc) 성분이고, VA는 제1쿼드리테일 셀의 트랜지스터(Q1,Q2,Q3 및 Q4)의 공통 에미터 전압이다.
제1쿼드리테일 셀의 테일 전류(tail current)는 다음의 식을 만족한다.
여기서 αF는 트랜지스터의 dc 공통-베이스 전류 이득 팩터이다.
식 1, 2 및 3내에 포함된 공통항 IS· exp[(VR- VA)/VT]는 식 1내지 4를 풀음으로써 다음 식 5로 주어진다.
유사하게, 동일 식은 트랜지스터(Q5 내지 Q8)의 제2쿼드리테일 셀에 대해 얻어지므로, 차동 출력 전류(ΔIB)는 다음식 6으로서 주어진다.
여기서, IC5, IC6, IC7, 및 IC8은 각 트랜지스터 Q5, Q6, 및 Q8의 콜렉터 전류이다.
식 6으로부터 승산기는 제2입력 전압(Vy)에 관한 제한 특성을 갖지만, 제1입력 전압(Vx)에 관한 제한 특성을 갖지 않음을 알 수 있다.
제1 및 제2입력 전압(Vx및 Vy)에 관한 실시예 1의 승산기의 전달 특성이 각각 제14도 및 제15도에 도시된다. 제14도는 제2입력 전압(Vy)를 파라미터로 하여 차동 출력 전류(ΔIB)와 제1입력 전압(Vx)와의 관계를 도시한다. 제15도는 제1입력 전압Vx를 파라미터로 하여 차동 출력 전류(ΔIB)와 제2입력 전압(Vy)와의 관계를 도시한다.
제14도 및 제15도로부터 알 수 있는 바와 같이, 제2입력 전압(Vy)는 우수한 선형 범위에 있고, 제1압력 전압(Vx)는 제2도의 것과 우수한 선형인 범위가 실질적으로 동일하다. 이것은 실시예 1의 승산기가 제2입력 전압(Vy)의 우수한 선형 범위가 개선되었음을 의미한다.
승산기의 트랜스콘덕턴스 특성은 각각 다음식 7 및 8에서 표시된 것과 같이 식 6에서의 제1 또는 제2입력 전압(Vx및 Vy)로 차동 출력 전류(ΔIB)를 미분함로써 주어질 수 있다.
식7 및 8로부터 얻어진 트렌스콘덕턴스 특성들이 제16도 및 제17도에 도시된다. 제2입력 전압(Vy)를 파라미터로 하여 트랜스콘덕턴스와 제1입력 전압(Vx) 사이의 관계를 도시한다. 제17도는 제1입력 전압(Vx)를 파라미터로 하여 트랜스콘덕턴스와 제2입력 전압(Vy) 사이의 관계를 도시한다.
[실시예 2]
제18도는 바이폴라 트랜지스터(Q1, Q2, Q3, Q4, Q5, Q6, Q7 및 Q8)을 각각 MOS 트랜지스터(M1, M2, M3, M4, M5, M6, M7 및 M8)로 대체한 회로와 등가인 본 발명의 실시예 2에 따르는 승산기를 도시한다.
제18도에서, MOS 트랜지스터(M1, M2, M3 및 M4) 및 MOS 트랜지스터(M1, M2, M3 및 M4)를 구동하기 위한 제1정전류원(5)(전류 : I0)는 제1쿼드리테일 셀을 구성하고, 4개의 MOS 트랜지스터(M5, M6, M7, M8) 및 트랜지스터(M5, M6, M7 및 M8)을 구동하기 위한 제2정전류원(6)(전류 : I0)는 제2쿼드리테일 셀을 구성한다. 이들 8개의 트랜지스터(M1, M2, M3, M4, M5, M6, M7 및 M8)은 동일한 용량 또는 게이트 폭(W) 및 게이트-길이(L)의 비율(W/L)을 갖는다.
제1 쿼드리테일 셀에서, 트랜지스터 M1 및 M3는 출력 단부들 또는 드레인들이 함께 접속된 제1쌍을 구성하고, 트랜지스터(M2 및 M4)는 출력 단부들 또는 드레인들이 함께 접속된 제2쌍을 구성한다. 트랜지스터(M1, M2, M3 및 M4)의 소스는 제1정전류원(5)에 공통으로 연결된다. 트랜지스터(M3 및 M4)의 게이트들도 함께 접속된다.
승산되는 제1입력 전압(Vx)가 트랜지스터(M1 및 M2)의 게이트 양단에 인가된다. 승산되는 제2입력 전압(Vy)는 부위상으로 트랜지스터(M3 및 M4)가 함께 접속된 게이트에 인가된다.
제2쿼드리테일 셀에서, 트랜지스터(M5 및 M7)은 출력 단부들 또는 드레인들이 함께 접속되는 제3쌍을 구성하고, 트랜지스터(M6 및 M8)은 출력 단부들 또는 드레인들이 함께 접속된 제4쌍을 구성한다. 트랜지스터(M5, M6, M7 및 M8)의 소스는 제2정전류원(6)에 공통으로 연결된다. 트랜지스터(M7 및 M8)의 게이트들도 함께 접속된다.
제1전압(Vx)가 트랜지스터(M5 및 M6)의 게이트 양단에 인가된다. 제2전압 Vy는 정위상으로 트랜지스터(M7 및 M8)가 함께 접속된 게이트에 인가된다.
제1쿼드리테일과 제2쿼드리테일 회로-사이에 트랜지스터(M1 및 M3)가 함께 접속된 드레인들과 트랜지스터(M6 및 M8)가 함께 접속된 드레인이 승산기의 1개의 파동 출력 단부를 형성하기 위해 함께 더 접속된다. 트랜지스터(M2 및 M4)가 함께 접속된 드레인들과 트랜지스터(M5 및 M7)의 드레인들도 다른 차동 출력 단부를 형성하기 위해 함께 접속된다.
즉, 서로 반대 위상인 트랜지스터(M1 및 M3)의 제1쌍의 출력 단부와 트랜지스터(M6 및 M8)의 제4쌍의 출력 단부가 함께 접속된다. 유사하게, 서로 반대위상인 트랜지스터(M2 및 M4)의 제2쌍의 출력 단부와 트랜지스터(M5 및 M7)의 제3쌍의 출력 단부가 함께 접속된다. 이는 제1쌍 및 제4쌍의 출력 단부들이 교차 접속되고, 제2쌍 및 제3쌍의 출력 단부들이 또한 교차 접속됨을 의미한다.
부하 저항기(저항 : RL)(7 및 8)들은 각각 승산기의 차동 출력 단부에 연결된다. 전원 전압(Vcc)는 부하 저항기(7)을 통하여 제1 및 제4쌍들에 인가되고, 부하 저항기(8)을 통하여 제2 및 제3쌍들에 인가된다.
제2입력 전압(Vy)는 트랜지스터(M7 및 M8)가 함께 접속된 게이트들과 트랜지스터(M3 및 M4)가 함께 접속된 게이트들 양단에 인가된다.
실시예 2의 승산기에서, 트랜지스터(M1, M2, M3, M4, M5, M6, M7 및 M8)은 특성 정합되어 포화 영역에서 동작하므로, 채널-길이 변조는 무시될 수 있다고 가정한다. 또한, 이들 트랜지스터의 드레인 전류 및 게이트-소스 전압은 각각 제곱(square-law) 특성을 가진다고 가정한다.
제1쿼드리테일 셀의 트랜지스터(M1, M2, M3 및 M4)의 드레인 전류(ID1, ID2,ID3및 In4)는 각각 식 9, 10 및 11로서 표현될 수 있다.
식 9, 10 및 11에서, β는 이들 MOS 트랜지스터의 트랜스콘덕턴스 파라미터이다. 여기에서, β는 μ(Cox/2)(W/L)로 표현되고 μ는 유효 전하 이동도, Cox는 단위 면적당 게이트 산화 캐패시턴스이고, W 및 L은 각각 이들 트랜지스터의 게이트-폭 및 게이트-길이이다. 또한, VTH는 임계 전압이고 VR은 제1입력 전압 Vx의 dc 성분이며 VA는 제1쿼드리테일 셀 트렌지스터의 공통 전원이다. 제1쿼드리테일 셀의 테일 전류는 다음 식(12)로 표현된다.
유사하게, 동일한 식들이 제2쿼드리테일 셀의 트랜지스터들(M5, M6, M7 및 M8)에 대해 얻어질 수 있으므로, 차동 출력 전류(ΔIM)는 다음의 식 13, 14, 15, 16, 17 및 18로서 주어지고 여기에서 ID1, ID2, ID3및 ID4는 트랜지스터(M5, M6, M7 및 M8)의 드레인 전류들이다.
식 13 내지 18로부터, 각각의 MOS 트랜지스터들이 제곱 특성을 가질때, 실시예 2의 승산기는 모든 MOS 트렌지스터들(M1 내지 M8)이 차단되지 않는 입력 전압 범위내에서 이상적인 승산 특성을 가짐을 알 수 있다. 또한, 승산기의 승산 특성이 트렌지스터의 차단에 따른 입력 전압의 증가에 따라 이상적인 것에서 벗어나는 것을 알 수 있다.
제1 및 제2입력 전압(Vx및 Vy)에 관련한 실시예 2의 승산기 전달 특성이 각각 제19도 및 제20도에 도시되고, 식 13 내지 방정식 18이 얻어진다. 제19도는 제2입력 전압(Vy)를 파라미터로 하여 차동 출력 전류(ΔIM)과 제1출력 전압(Vx) 사이의 관계를 도시한다. 제20도는 제1입력 전압(Vx)를 파라미터로 하여 차동 출력 전류(ΔIM)과 제2입력 전압(Vy) 사이의 관계를 도시한다. 제19도 및 제20도에서, 입력 전압(Vx및 Vy)는 (I0/β)1/2로 정규화된다.
제19도 및 제20도로부터 알 수 있듯이, 제1 및 제2입력 전압(Vx및 Vy) 모두는 우수한 선형 범위가 현저하게 넓어진다. 제2 입력 전압(Vy)의 우수한 선형 범위는 정규화된 값중 일(1), 즉 특히 개선된 (I0/β)1/2를 초과한다. 이는 제1 및 제2입력 전압 범위들이 실시예 2의 승산기에서 크게 향상될 수 있음을 의미한다.
승산기의 트랜스콘덕턴스 특성은 식 13 내지 식 18내에서 제1 또는 제2입력 전압(Vx또는 Vy)로 차동 출력 전류(ΔIM)를 미분한 다음의 식 19 내지 식 24로 주어진다.
[실시예 3]
제23도는 바이폴라 트랜지스터(Q1, Q2, Q3, Q4, Q5, Q6, Q7 및 Q8)의 각각이 에미터에 부궤환용 저항기을 갖는 것을 제외하고는 실시예 1의 승산기의 구성과 동일한 본 발명의 실시예 3에 따른 승산기를 도시한다.트랜지스터(Q1, Q2, Q3 및 Q4)의 에미터들은 저항이 각각 RE로 동일한 저항들을 통하여 제1정전류원(1)에 공통으로 연결된다. 트랜지스터(Q5,Q6,Q7 및 Q8)의 에미터들은 저항이 각각 RE로 동일한 저항들을 통하여 제2정전류원(2)에 공통으로 접속된다.
실시예 3의 승산기에서는, 제1 및 제2입력 전압(Vx및 Vy)이 부궤환 값(degeneration value)이 대략 결정될 때 실시예 1보다 우수한 선형 범위가 현저하게 넓어질 수 있는 추가의 장점이 있다. 여기에서, 부궤환값은 각각의 저항기들의 저항값(RE)와 각각의 정전류원(1 및 2)의 전류값(I0)의 곱 RE· I0로서 정의된다.
[실시예 4]
제24도는 바이폴라 트랜지스터(Q1, Q2, Q3, Q4, Q5, Q6, Q7 및 Q8)의 각각이 그 에미터에 입력 전압-분할용 다이오드를 갖는 것을 제외하고는 실시예 1의 승산기의 구성과 동일한 본 발명의 실시예 4에 따른 승산기를 도시한다. 트랜지스터(Q1, Q2, Q3 및 Q4)의 에미터들은 각각 다이오드(D1, D2, D3및 D4)를 통하여 제1정전류원(1)에 공통으로 접속된다. 트랜지스터(Q5, Q6, Q7 및 Q8)의 에미터들은 각각 다이오드(D5, D6, D7및 D8)을 통하여 제2정전류원(2)에 공통으로 연결된다.
실시예 3과 유사한 실시예 4의 승산기에서는, 제1 및 제2입력 전압(Vx및 Vy)가 작동 전원 전압을 약간 높이는 것이 요구되는 반면 실시예 1의 우수한 선형 범위의 2배로 될 수 있다.
바이폴라 트랜지스터가 일반적으로 각 다이오드로서 사용되므로, 작동 전원 전압은 바이폴라 트랜지스터의 베이스-에미터 전압 VBE만큼, 즉 약 0.7 V 만큼 높아져야 한다. 그러나, 실시예 4의 작동 전원 전압은 제1 및 제2입력 전압(Vx및 Vy)의 작동 범위가 길버트 승산기 셀처럼 개별적으로 결정될 필요가 없기 때문에 길버트 승산기 셀에서 보다 낮게 될 수 있다. 그러므로, 실시예 4에서도 입력 전압 범위들은 저 전원 전압으로 확대될 수 있다.
여기에서, 하나의 다이오드가 각 트랜지스터에 삽입되지만, 직렬로 연결된 n개의 다이오드들도 그곳에 삽입될 수 있다. 여기에서 n은 자연수이다. 이러한 경우, 작동 전원 전압이(m x VBE)의 전압 만큼 높아져야 하지만 작동 입력 전압 범위들은 실시예 1(제14도 및 제15도)에서 보다 (N+1)배 넓이로 증가될 수 있는 추가의 장점이 있다.
상기한 바와 같이, 실시예 1 내지 4의 승산기에서는, 적어도 승산될 제1 및 제2입력 전압(Vx및 Vy)중의 하나는 비록 3 또는 3.3 V와 같은 저 전원 전압에서 동작하더라도 종래 기술의 승산기들과 비교하여 우수한 선형 범위로 확대될 수 있다.

Claims (10)

  1. 승산기에 있어서, 용량이 동일한 제1트랜지스터와 제2트랜지스터의 제1쌍, 용량이 동일한 제3트랜지스터와 제4트랜지스터의 제2쌍, 및 상기 제1쌍 및 제2쌍의 트랜지스터를 구동하기 위한 제1정전류원을 포함하며, 상기 제1, 제2, 제3, 및 제4트랜지스터 각각의 에미터들이 상기 제1정전류원에 매개 소자(intervening element)없이 직접 접속되어 있는 제1쿼드리테일 회로(first quadritail circuit), ; 및 용량이 동일한 제5트랜지스터와 제6트랜지스터의 제3쌍, 용량이 동일한 제7트랜지스터와 제8트랜지스터의 제4쌍, 및 상기 제3쌍 및 제4쌍의 트랜지스터를 구동하기 위한 제2정전류원을 포함하며, 상기 제5, 제6, 제7, 제8트랜지스터 각각의 에미터들이 상기 제2정전류원에 매개 소자없이 직접 접속되어 있는 제2쿼드리테일 회로(second quadritail circuit)를 구비하고, 상기 제1트랜지스터와 상기 제2트랜지스터의 입력 단부들 사이에 제1입력 전압이 동작 가능하게(operably)인가되며, 상기 제3트랜지스터 및 상기 제4트랜지스터의 입력 단부들이 함께 결합되고, 상기 제5트랜지스터와 상기 제6트랜지스터의 입력 단부들 사이에 상기 제1입력 전압이 동작가능하게 인가되고, 상기 제7 트랜지스터 및 상기 제8트랜지스터의 입력 단부들이 결합되고, 상기 제3트랜지스터 및 상기 제4트랜지스터의 상기 함께 결합된 상기 입력 단부들 사이에 제2입력 전압이 동작가능하게 인가되고, 상기 제7트랜지스터 및 상기 제8트랜지스터의 상기 함께 결합된 입력 단부들 사이에 상기 제2입력 전압이 동작가능하게 인가되고, 상기 제6트랜지스터의 출력 단부에 매개 소자없이 접속된 상기 제1트랜지스터의 출력 단부, 및 상기 제5트랜지스터의 출력 단부에 매개 소자없이 접속된 상기 제2트랜지스터의 출력 단부가 상기 승산기의 차동 출력 단부(differential output end)들의 쌍을 형성하며, 상기 승산기의 차동 출력 전압 또는 출력 전류는 상기 승산기의 상기 출력 단부조로부터 얻어지는 것을 특징으로 하는 승산기.
  2. 제1항에 있어서, 상기 제1 내지 제8트랜지스터는 바이폴라 트랜지스터이고, 상기 제1, 제2, 제3 및 제4트랜지스터 각각은 대응하는 에미터에 접속된 저항기를 가지고, 상기 제1, 제2, 제3 및 제4트랜지스터의 상기 에미터들은 각각의 상기 저항기를 통해 상기 제1정전류원에 공통으로 접속되며, 및 상기 제5, 제6, 제7 및 제8트랜지스터 각각은 대응하는 에미터에 접속된 저항기를 가지고, 상기 제5, 제6, 제7 및 제8트랜지스터의 상기 에미터들은 각각의 상기 저항기를 통해 상기 제2정전류원에 공통으로 접속되는 것을 특징으로 하는 승산기.
  3. 제1항에 있어서, 상기 제1 내지 제8트랜지스터는 바이폴라 트랜지스터이고, 상기 제1, 제2, 제3 및 제4트랜지스터 각각은 대응하는 에미터에 접속된 다이오드를 가지고, 상기 제1, 제2, 제3 및 제4트랜지스터의 상기 에미터들은 각각의 상기 다이오드를 통해 상기 제1정전류원에 공통으로 접속되며, 상기 제5, 제6, 제7 및 제8트랜지스터 각각은 대응하는 에미터에 접속된 다이오드를 가지고, 상기 제5, 제6, 제7 및 제8트랜지스터의 상기 에미터들은 각각의 상기 다이오드를 통해 상기 제2정전류원에 공통으로 접속되는 것을 특징으로 하는 승산기.
  4. 제1항에 있어서, 상기 승산기의 상기 차동 출력 단부들에 부하 저항기들이 각각 접속되고, 상기 승산기의 상기 차동 출력 단부들로부터 출력 전압이 추출되는 것을 특징으로 하는 승산기.
  5. 승산기에 있어서, 용량이 동일하고 콜렉터들이 함께 결합된 제1바이폴라 트랜지스터와 제6바이폴라 트랜지스터의 제1쌍, 용량이 동일하고 콜렉터들이 함께 결합된 제3바이폴라 트랜지스터와 제4바이폴라 트랜지스터의 제2쌍, 및 상기 제1쌍 및 제2쌍의 트랜지스터를 구동하기 위한 제1정전류원을 포함하는 제1쿼드리테일 회로, 및 용량이 동일하고 콜렉터들이 함께 결합된 제5바이폴라 트랜지스터와 제6바이폴라 트랜지스터의 제3쌍, 용량이 동일하고 콜렉터들이 함께 결합된 제7바이폴라 트랜지스터와 제8바이폴라 트랜지스터의 제4쌍, 및 상기 제3쌍 및 제4쌍의 트랜지스터를 구동하기 위한 제2정전류원을 포함하는 제2쿼드리테일 회로를 구비하고, 상기 제1, 제2, 제3, 및 제4트랜지스터의 에미터들이 상기 제1정전류원에 공통으로 접속되어 있고, 상기 제1, 제2, 제3, 및 제4트랜지스터의 에미터들 사이에는 매개 소자없이 서로 직접 접속되어 있으며, 상기 제5, 제6, 제7, 및 제8트랜지스터의 에미터들이 상기 제2정전류원에 공통으로 접속되어 있고, 상기 제5, 제6, 제7, 및 제8트랜지스터의 에미터들 사이에는 매개 소자없이 서로 직접 접속되어 있으며, 상기 제1 및 제4트랜지스터의 베이스들 사이에 제1입력 전압이 동작가능하게 인가되고, 상기 제2 및 제3트랜지스터의 베이스들이 함께 결합되고, 상기 제5 및 제8트랜지스터의 베이스들 사이에 상기 제1입력 전압이 동작 가능하게 인가되고, 상기 제6 및 제7트랜지스터의 베이스들이 함께 결합되고, 상기 제2 및 제3트랜지스터의 상기 함께 결합된 베이스들 사이에 상기 제2입력 전압이 동작가능하게 인가되고, 상기 제6 및 제7트랜지스터의 상기 함께 결합된 베이스들 사이에 상기 제2입력 전압이 동작 가능하게 인가되고, 상기 제7 및 제8트랜지스터의 상기 콜렉터들에 매개 소자없이 접속된 상기 제1 및 제2트랜지스터의 상기콜렉터들, 및 상기 제5 및 제6트랜지스터의 상기 콜렉터들에 매개 소자없이 접속된 상기 제3 및 제4트랜지스터의 상기 콜렉터들이 상기 승산기의 차동 출력 단부들의 쌍을 형성하며, 상기 승산기의 차동 출력 전압 또는 출력 전류는 상기 승산기의 상기 출력 단부들로부터 얻어지는 것을 특징으로 하는 승산기.
  6. 제5항에 있어서, 상기 제1, 제2, 제3 및 제4트랜지스터 각각은 대응하는 에미터에 접속된 저항기를 갖고, 상기 제1, 제2, 제3 및 제4트랜지스터의 상기 에미터들은 각각의 상기 저항기를 통해 공통으로 상기 제1정전류원에 접속되며, 상기 제5, 제6, 제7 및 제8트랜지스터 각각은 대응하는 에미터에 접속된 저항기를 갖고, 상기 제5, 제6, 제7 및 제8트랜지스터의 상기 에미터들은 각각의 상기 저항기들을 통해 공통으로 상기 제2정전류원에 접속되는 것을 특징으로 하는 승산기.
  7. 제5항에 있어서, 상기 제1, 제2, 제3 및 제4트랜지스터 각각은 대응하는 에미터에 접속된 다이오드를 갖고, 상기 제1, 제2, 제3 및 제4트랜지스터의 상기 에미터들은 각각의 상기 다이오드를 통해 공통으로 상기 제1정전류원에 접속되며, 상기 제5, 제6, 제7 및 제8트랜지스터 각각은 대응하는 에미터에 접속된 다이오드를 갖고, 상기 제5, 제6, 제7 및 제8트랜지스터의 상기 에미터들은 각각의 상기 다이오드를 통해 공통으로 상기 제2정전류원에 접속되는 것을 특징으로 하는 승산기.
  8. 제5항에 있어서, 상기 차동 출력 단부들에 부하 저항기들이 각각 접속되고 상기 차동 출력 단부들로부터 출력 전압이 추출되는 것을 특징으로 하는 승산기.
  9. 승산기에 있어서, 용량이 동일하고 드레인들이 함께 결합된 제1MOS 트랜지스터와 제2MOS 트랜지스터의 제1쌍, 용량이 동일하고 드레인들이 함께 결합되는 제3MOS 트랜지스터와 제4MOS 트랜지스터의 제2쌍, 및 상기 제1쌍과 제2쌍의 트랜지스터를 구동하기 위한 제1정전류원을 포함하는 제1쿼드리테일 회로, 및 용량이 동일하고 드레인들이 함께 결합된 제5MOS 트랜지스터와 제6MOS 트랜지스터의 제3쌍, 용량이 동일하고 드레인들이 함께 결합된 제7MOS 트랜지스터와 제8MOS 트랜지스터의 제4쌍, 및 상기 제3쌍과 제4쌍의 트랜지스터를 구동하기 위한 제2정전류원을 포함하는 제2쿼드리테일 회로를 구비하고, 상기 제1, 제2, 제3, 및 제4트랜지스터의 소스들이 상기 제1정전류원에 공통으로 접속되어 있고, 상기 제1, 제2, 제3 및 제4트랜지스터의 소스들 사이에 매개 소자없이 서로 직접 접속되어 있으며, 상기 제1 및 제4트랜지스터의 게이트들 사이에 제1입력 전압이 동작가능하게 인가되고, 상기 제2 및 제3트랜지스터의 게이트들이 한께 결합되고, 상기 제5 및 제8트랜지스터의 게이트들 사이에 상기 제1입력 전압이 동작 가능하게 인가되고, 상기 제6 및 제7트랜지스터의 게이트들이 함께 결합되고, 상기 제2 및 제3트랜지스터의 상기 함께 결합된 게이트들 사이에 제2입력 전압이 동작가능하게 인가되고, 상기 제6 및 제7트랜지스터의 상기 함께 결합된 게이트들 사이에 상기 제2입력 전압이 동작가능하게 인가되고, 상기 제7 및 제8트랜지스터의 상기 드레인들에 매개 소자없이 접속된 상기 제1 및 제2트랜지스터의 상기 드레인들, 및 상기 제5 및 제6트랜지스터의 상기 드레인들에 매개 소자없이 접속된 상기 제3 및 제4트랜지스터의 상기 드레인들이 상기 승산기의 차동출력 단부들의 쌍을 형성하며, 상기 승산기의 차동 출력 전압 또는 출력 전류는 상기 승산기의 상기 출력 단부들로부터 얻어지는 것을 특징으로 하는 승산기.
  10. 제9항에 있어서, 상기 차동 출력 단부들에 부하 저항기들이 각각 접속되고, 상기 차동 출력 단부들로부터 출력 전압이 추출되는 것을 특징으로 하는 승산기.
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