JPS60130855A - 半導体集積回路 - Google Patents

半導体集積回路

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JPS60130855A
JPS60130855A JP23881083A JP23881083A JPS60130855A JP S60130855 A JPS60130855 A JP S60130855A JP 23881083 A JP23881083 A JP 23881083A JP 23881083 A JP23881083 A JP 23881083A JP S60130855 A JPS60130855 A JP S60130855A
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JP
Japan
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circuit
fet
monitor
fundamental
fets
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JP23881083A
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English (en)
Inventor
Kazuo Sato
和雄 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体集積回路に係り、特に回路用。
素子とモニタ用素子とのサイズ関係に関する。
〔発明の技術的背景〕
従来のMOS − LSI (絶縁デート型大規模集積
回路)においては、 LSI回路を構成するために必要
な各種のサイズのMOS − FET (絶縁ダート型
電界効果トランジスタ)のほかに、製造工程管理上必要
とされるモニタ用FETが形成されている。このモニタ
用FETは、LSIの開発段階および量産段階でそれぞ
れ特性がし111定され、この特性から回路用FETの
特性が予測されている。
即ち、開発段階では回路用FETのパターン寸法ヲノ譬
ターンレイアウト上に如何に正確に実現するかが重要な
課題であシ、量産段階では回路用FETの特性を設計通
シ如何に正確に再現するかが重要であり、上記モニタ用
FETの特性に基いて回路用FETの特1シトを予測し
ている。この場合、モニタ用FETは一般にLSIチッ
プサイズ等による制約のため回路用FET0サイズとは
異なった極めて小さいサイズにより形成されているので
、モニタ用FETとのゲート幅比などのサイズの補正語
豹による換算を行なっている。この場合、FETのノに
ターン形状、ショートチャネル効果、ナローチャネル効
果分をどれだけ補正し切れるかが回路用FETの特性の
i突算f17度を決める重要なポイントになる。
ところで、従来のLSIにおいて、回路用FETのパタ
ーン±イズが大きい場合にはたとえば第1図VC示すよ
うにダートチャネルがじぐざぐ状のノuターンとして形
成されるのが通常である。
ココで、I)は半心体基板表面のドレイン領域、Sは同
じくソース領域、CDはドI/イン配線コンタクト部、
LL、はドレイン用配線、CBはソース配線コンタク)
 ff1(、LBはソース用配線、LGはゲート電極用
配線である。
〔背景技術の問題点〕
しかし、従来のLSIにおいてはモニタ用FETの特性
から換算処理により回路用FETの特性を正確にめるこ
とが難しい。即ち、第1EflK示した回路用FETの
ようにデートチャネルに直角に折れ曲った部分が倫1れ
ると、特性・\の影響が複雑になり、単純にモニタ用F
ETと回路用FETとのデート幅比を考慮したザイX補
正語算を行なうだけでは換算精度が悪い◎ したがって、実際にLSIの/Pターン設81を行なう
場合、たとえば用カパッファ回路用のFETについては
特性のマーノンを大きくとる目的でそのノeターンサイ
ズを大き目に設定する必要が生じるので、チップサイズ
が増加する欠点がある。
1だ、差動増幅回路用の一対のFETについてはそれぞ
れの特性を揃えて実現する必四があるが、前述したよう
VC換′n1′I!#反が悪いと特性が不揃いになり、
所望の差動増幅特性が得られなくなる。
丑だ、たとえば腕時計用LSIK用いられる第2図に示
すような定電流駆動型の水晶発振回路においては、電池
電源Eの消費ηjiA1.を抑制するために発振動作用
のCMOSインバータ■の貫通電流全抑制してCMOS
インバータ■を定71i流駆動するため[Pチャンネル
エンハンスメント型トランジスタT!’fr用いている
。そして、Pチャンネルエンハンスメント型トランジス
タT2およびNチャンネルエンハンスメント型トランジ
スタT3は定電圧生成回路を形成し、その定電圧出力V
。を前記トランジスタTl のゲートに供給している0
これVCよシ、トランジスタTIにはゲートr(g、圧
v。と臓1値電圧V、8 との差(vG −vTH)(
比例した電流が流れるものである。しかし、1川ノホし
たように換算精度が悪いと、前記トランジスタl111
 の′[b:流を所定の低い値に正確に設定することが
困難になり、発振動作に最低限必要な′電流より大きな
値に設定[、でしまうと消費′電流が増加する。
なお、上述したような定電流駆動を行なわない場合には
、発振信号(たとえば32 kHzの正弦波信号)によ
りCMOSインバータIK数μ八秤度へこれは、発掘動
作に最低限必要な数百nA程度の雷、流に比べて1桁大
きい)の無駄な貫通電流が流れてしまう。
〔発明の目的〕
本発明は上記の事情に鑑みてなされ1ともので、内部回
路用の素子の特性をモニタ用素子の特性に基いて簡単に
かつ高いl# Uで予測でき、製造工程管理の精度を向
上し得る半導体集積゛回路を提供するものである。
〔発明の概要〕
即ち、本発明の半導体集積回路は、モニタ用素子と同じ
サイズの基本素子と複数個接続することによって1個分
として形成される回路用素子を廿むことを特徴とするも
のである。
〔発明の実施例〕
以下、図面を参照して本発明の一実施例全詳細に説明す
る。
第3図(a) 、 (b)は、それぞれMOS LS 
I内に形成されたテスト用FET30のパターンおよび
回路用FF:T 3 Jの74ターンの一例を示してお
シ、Dは半導体基板表面に形成されたドレイン領域、S
は回じ〈ソース領域、CDはドレイン配線コンタクト部
、LDはドレイン用配線、Csはソース配線コンタクト
部、L、Uソース用配線、Loはゲート電極配線である
。なお、テスト用FIT 30はLSIチップの周辺に
形成されている。
上記回路用FET J 1は、テスト用FET 30と
同じサイズを有するFF;T (基本FET )が複数
個並列接続されることによって所要の駆動力を有する1
個分となるように構成されている・この場合、v;本F
ETはテスト用FET 30と同様にデートチャネルの
ノIターンに直角に折れ曲った部分を含んでいないので
、回路用F、F、T 31の特性は基本FETの使用個
数に応じて比較的単純に定寸る。即ち、回路用FET 
31として基本FETをたとえば411+”il使用し
ている場合、回路用FET31の駆動力は基本FETの
駆動力′t−4倍に換算したものにはぼ等しい。換言す
れば、基本FETと同じサイズのテスト用FET 30
の特性が判明すると、回路用FET 、? 1の特性が
比較的簡単に精度良くめる。しかも、上記LSIのプロ
セス管理に際しても、LSIの特性上必要としている回
路用FET 31に実際VC使用されている基本FET
と同じサイズのモニタ用FET 30の特性に基いて回
路用FET J 1の特性が予測されるq)で、プロセ
ス管理の精度が向上し、LSI生産の歩留りが向上する
なお、上述したようにモニタ用FET 、? 0とそれ
ぞれ同じサイズを持つ複数−の基本FETの組合せによ
91個分の回路用FETとする技術をLSI回路内の全
ての回路用FETに適用してもよいが、たとえば歩留シ
上重要な一部の回路用FETにノミ適用してもよい。こ
のように一部の適用部分について特性の予測精l!tを
1%くした場合でも、この適用部分が歩留り上重要な部
分であるので従来に比べて歩留りを向上させることがで
きる。
なお、本発明は上記実施例に限定さtlるものではなく
、MOS−FFT以外の回路用素子(抵抗、キャパシタ
など)であってもモニタ用素子と同じサイズの基本素子
を複数個接続することによって回路用素子全形成するよ
うにすれば、上記実施例と同様の効果が得られる。たと
えば、J? IJシリコン抵抗の場合、第4図(a)に
示すようにモ= タ用tJ−t 抗4θのパターン全形
成する場合には、第4図(b)K、示すように回路用抵
抗41として上記モニタ用抵抗4Oと同じサイズおよび
ノソ〃−ンをそれぞれ廟するたとえば5飼の基本抵抗4
0′ヲたとえばアルミニウム配線42により直列接ワ゛
シすると2とによって、回路用抵抗41の抵抗値はモニ
タ用抵抗40の抵抗値を5倍した値にほぼ等しいものと
予測できる。なお、CRは配線コンタクト部である。
〔発明の効果〕
上述したように本発明の半1H体集槓回路によitば、
内部回路用の素子の特性をモニタ用素子の特性に基いて
簡単にかつ高い精度で予測できるので、1iJi路用素
子の特性のマージン設定およびパターンサイズの適正化
、たとえば差動増幅用トランジスタ対のような複数の回
路用素子の特性のバランス設定が容易となり、回路用素
子で必要以上の電流消費が生じることを抑制でき、所望
の回路特性を実現でき、チップサイズを適正化できる。
しかも、製造工程管理の精度を高めることができるので
、l1181造歩留りを向上させることができる。
また、 LSI製品が界なる毎にLSI+7)特性を決
めている回路および回路用素子のサイズが異なるのは一
般的であるが、本発明に係るLSI製品とその他のLS
I製品とでモニタ用素子全標準化しておけば、各LSI
製品のモニタ用素子の特fトを當に同じ塞塾にしたがっ
て管理できるようになる0このことは、従来は各LSI
製品毎に固有のモニタ用素子の特性をそれぞれ固有の基
準にしたがって管理しなければならないという煩雑さに
比べると、工程管理を著しく単純化することができる。
【図面の簡単な説明】
第1図は従来の*os−Lsxにおける回路用FETの
・母ターンの一例を示す図、第2図は時計用LSIにお
ける定電流駆動型水晶発振回路の一例を示す図、第3図
は本発明の一実施例に係るMOS−LSIにおけるモニ
タ用FETのパターンおよび回路用FE’l”のパター
ンの一例を示す図、第4図は本発明の他の実施例におけ
るモニタ用抵抗のパターンおよび回路用抵抗のノfター
ンの一例を示す図である・ 30・・・モニタ用FET、31・・・回路用Fl・、
T。 LD・・・ドレイン用配線、Ls・・・ソース用配M%
Lo・・・デート電極配線、40・・・モニタ用抵抗、
41・・・回路用抵抗、42・・・アルミニウム配線。 出に1人代理人 弁理士 鈴 江 武 彦?31 図 第 21′y!J ↓ ↓

Claims (4)

    【特許請求の範囲】
  1. (1) 製造工程管理に利用されるモニタ用素子と、こ
    のモニタ素子と同じサイズの基本素子が複数個接続され
    ることによって1個分が形成される回路用素子とを具備
    することを特徴とする半導体集積回路。
  2. (2) 内部回路用素子群のうち歩留り上重要な一部の
    内部回路用素子が前記複数個の基本素子の接続により形
    成されてなることを特徴とする特許 路。
  3. (3) 前記モニタ用素子および内部回路用素子は絶縁
    デート型電界効果トランジスタであることを特徴とする
    前記特許請求の範囲第1項記載の半導体集積回路。
  4. (4) 前記内部回路用の絶縁ブート型電界効果トラン
    ジスタの全てがそれぞれ前記複数個の基本素子の接続に
    より形B9されてなることを特徴とする前記特許請求の
    範囲第3項記載の半導体集積回路。゛
JP23881083A 1983-12-20 1983-12-20 半導体集積回路 Pending JPS60130855A (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5175604A (en) * 1985-11-15 1992-12-29 Kabushiki Kaisha Toshiba Field-effect transistor device
US5498882A (en) * 1994-03-16 1996-03-12 Texas Instruments Incorporated Efficient control of the body voltage of a field effect transistor
US5663587A (en) * 1987-06-01 1997-09-02 Mitsubishi Denki Kabushiki Kaisha Field effect transistor of high breakdown voltage type having stable electrical characteristics
JP2003060040A (ja) * 2001-08-08 2003-02-28 Mitsubishi Electric Corp 半導体装置およびそのテスト方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5175604A (en) * 1985-11-15 1992-12-29 Kabushiki Kaisha Toshiba Field-effect transistor device
US5663587A (en) * 1987-06-01 1997-09-02 Mitsubishi Denki Kabushiki Kaisha Field effect transistor of high breakdown voltage type having stable electrical characteristics
US5498882A (en) * 1994-03-16 1996-03-12 Texas Instruments Incorporated Efficient control of the body voltage of a field effect transistor
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