JPS60130855A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS60130855A JPS60130855A JP23881083A JP23881083A JPS60130855A JP S60130855 A JPS60130855 A JP S60130855A JP 23881083 A JP23881083 A JP 23881083A JP 23881083 A JP23881083 A JP 23881083A JP S60130855 A JPS60130855 A JP S60130855A
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- 238000004519 manufacturing process Methods 0.000 claims abstract description 9
- 238000012544 monitoring process Methods 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 5
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体集積回路に係り、特に回路用。
素子とモニタ用素子とのサイズ関係に関する。
従来のＭＯＳ − ＬＳＩ （絶縁デート型大規模集積
回路）においては、 ＬＳＩ回路を構成するために必要
な各種のサイズのＭＯＳ − ＦＥＴ （絶縁ダート型
電界効果トランジスタ）のほかに、製造工程管理上必要
とされるモニタ用ＦＥＴが形成されている。このモニタ
用ＦＥＴは、ＬＳＩの開発段階および量産段階でそれぞ
れ特性がし１１１定され、この特性から回路用ＦＥＴの
特性が予測されている。
回路）においては、 ＬＳＩ回路を構成するために必要
な各種のサイズのＭＯＳ − ＦＥＴ （絶縁ダート型
電界効果トランジスタ）のほかに、製造工程管理上必要
とされるモニタ用ＦＥＴが形成されている。このモニタ
用ＦＥＴは、ＬＳＩの開発段階および量産段階でそれぞ
れ特性がし１１１定され、この特性から回路用ＦＥＴの
特性が予測されている。
即ち、開発段階では回路用ＦＥＴのパターン寸法ヲノ譬
ターンレイアウト上に如何に正確に実現するかが重要な
課題であシ、量産段階では回路用ＦＥＴの特性を設計通
シ如何に正確に再現するかが重要であり、上記モニタ用
ＦＥＴの特性に基いて回路用ＦＥＴの特１シトを予測し
ている。この場合、モニタ用ＦＥＴは一般にＬＳＩチッ
プサイズ等による制約のため回路用ＦＥＴ０サイズとは
異なった極めて小さいサイズにより形成されているので
、モニタ用ＦＥＴとのゲート幅比などのサイズの補正語
豹による換算を行なっている。この場合、ＦＥＴのノに
ターン形状、ショートチャネル効果、ナローチャネル効
果分をどれだけ補正し切れるかが回路用ＦＥＴの特性の
ｉ突算ｆ１７度を決める重要なポイントになる。
ターンレイアウト上に如何に正確に実現するかが重要な
課題であシ、量産段階では回路用ＦＥＴの特性を設計通
シ如何に正確に再現するかが重要であり、上記モニタ用
ＦＥＴの特性に基いて回路用ＦＥＴの特１シトを予測し
ている。この場合、モニタ用ＦＥＴは一般にＬＳＩチッ
プサイズ等による制約のため回路用ＦＥＴ０サイズとは
異なった極めて小さいサイズにより形成されているので
、モニタ用ＦＥＴとのゲート幅比などのサイズの補正語
豹による換算を行なっている。この場合、ＦＥＴのノに
ターン形状、ショートチャネル効果、ナローチャネル効
果分をどれだけ補正し切れるかが回路用ＦＥＴの特性の
ｉ突算ｆ１７度を決める重要なポイントになる。
ところで、従来のＬＳＩにおいて、回路用ＦＥＴのパタ
ーン±イズが大きい場合にはたとえば第１図ＶＣ示すよ
うにダートチャネルがじぐざぐ状のノｕターンとして形
成されるのが通常である。
ーン±イズが大きい場合にはたとえば第１図ＶＣ示すよ
うにダートチャネルがじぐざぐ状のノｕターンとして形
成されるのが通常である。
ココで、Ｉ）は半心体基板表面のドレイン領域、Ｓは同
じくソース領域、ＣＤはドＩ／イン配線コンタクト部、
ＬＬ、はドレイン用配線、ＣＢはソース配線コンタク）
ｆｆ１（、ＬＢはソース用配線、ＬＧはゲート電極用
配線である。
じくソース領域、ＣＤはドＩ／イン配線コンタクト部、
ＬＬ、はドレイン用配線、ＣＢはソース配線コンタク）
ｆｆ１（、ＬＢはソース用配線、ＬＧはゲート電極用
配線である。
しかし、従来のＬＳＩにおいてはモニタ用ＦＥＴの特性
から換算処理により回路用ＦＥＴの特性を正確にめるこ
とが難しい。即ち、第１ＥｆｌＫ示した回路用ＦＥＴの
ようにデートチャネルに直角に折れ曲った部分が倫１れ
ると、特性・＼の影響が複雑になり、単純にモニタ用Ｆ
ＥＴと回路用ＦＥＴとのデート幅比を考慮したザイＸ補
正語算を行なうだけでは換算精度が悪い◎ したがって、実際にＬＳＩの／Ｐターン設８１を行なう
場合、たとえば用カパッファ回路用のＦＥＴについては
特性のマーノンを大きくとる目的でそのノｅターンサイ
ズを大き目に設定する必要が生じるので、チップサイズ
が増加する欠点がある。
から換算処理により回路用ＦＥＴの特性を正確にめるこ
とが難しい。即ち、第１ＥｆｌＫ示した回路用ＦＥＴの
ようにデートチャネルに直角に折れ曲った部分が倫１れ
ると、特性・＼の影響が複雑になり、単純にモニタ用Ｆ
ＥＴと回路用ＦＥＴとのデート幅比を考慮したザイＸ補
正語算を行なうだけでは換算精度が悪い◎ したがって、実際にＬＳＩの／Ｐターン設８１を行なう
場合、たとえば用カパッファ回路用のＦＥＴについては
特性のマーノンを大きくとる目的でそのノｅターンサイ
ズを大き目に設定する必要が生じるので、チップサイズ
が増加する欠点がある。
１だ、差動増幅回路用の一対のＦＥＴについてはそれぞ
れの特性を揃えて実現する必四があるが、前述したよう
ＶＣ換′ｎ１′Ｉ！＃反が悪いと特性が不揃いになり、
所望の差動増幅特性が得られなくなる。
れの特性を揃えて実現する必四があるが、前述したよう
ＶＣ換′ｎ１′Ｉ！＃反が悪いと特性が不揃いになり、
所望の差動増幅特性が得られなくなる。
丑だ、たとえば腕時計用ＬＳＩＫ用いられる第２図に示
すような定電流駆動型の水晶発振回路においては、電池
電源Ｅの消費ηｊｉＡ１．を抑制するために発振動作用
のＣＭＯＳインバータ■の貫通電流全抑制してＣＭＯＳ
インバータ■を定７１ｉ流駆動するため［Ｐチャンネル
エンハンスメント型トランジスタＴ！’ｆｒ用いている
。そして、Ｐチャンネルエンハンスメント型トランジス
タＴ２およびＮチャンネルエンハンスメント型トランジ
スタＴ３は定電圧生成回路を形成し、その定電圧出力Ｖ
。を前記トランジスタＴｌ のゲートに供給している０
これＶＣよシ、トランジスタＴＩにはゲートｒ（ｇ、圧
ｖ。と臓１値電圧Ｖ、８ との差（ｖＧ −ｖＴＨ）（
比例した電流が流れるものである。しかし、１川ノホし
たように換算精度が悪いと、前記トランジスタｌ１１１
の′［ｂ：流を所定の低い値に正確に設定することが
困難になり、発振動作に最低限必要な′電流より大きな
値に設定［、でしまうと消費′電流が増加する。
すような定電流駆動型の水晶発振回路においては、電池
電源Ｅの消費ηｊｉＡ１．を抑制するために発振動作用
のＣＭＯＳインバータ■の貫通電流全抑制してＣＭＯＳ
インバータ■を定７１ｉ流駆動するため［Ｐチャンネル
エンハンスメント型トランジスタＴ！’ｆｒ用いている
。そして、Ｐチャンネルエンハンスメント型トランジス
タＴ２およびＮチャンネルエンハンスメント型トランジ
スタＴ３は定電圧生成回路を形成し、その定電圧出力Ｖ
。を前記トランジスタＴｌ のゲートに供給している０
これＶＣよシ、トランジスタＴＩにはゲートｒ（ｇ、圧
ｖ。と臓１値電圧Ｖ、８ との差（ｖＧ −ｖＴＨ）（
比例した電流が流れるものである。しかし、１川ノホし
たように換算精度が悪いと、前記トランジスタｌ１１１
の′［ｂ：流を所定の低い値に正確に設定することが
困難になり、発振動作に最低限必要な′電流より大きな
値に設定［、でしまうと消費′電流が増加する。
なお、上述したような定電流駆動を行なわない場合には
、発振信号（たとえば３２ ｋＨｚの正弦波信号）によ
りＣＭＯＳインバータＩＫ数μ八秤度へこれは、発掘動
作に最低限必要な数百ｎＡ程度の雷、流に比べて１桁大
きい）の無駄な貫通電流が流れてしまう。
、発振信号（たとえば３２ ｋＨｚの正弦波信号）によ
りＣＭＯＳインバータＩＫ数μ八秤度へこれは、発掘動
作に最低限必要な数百ｎＡ程度の雷、流に比べて１桁大
きい）の無駄な貫通電流が流れてしまう。
本発明は上記の事情に鑑みてなされ１ともので、内部回
路用の素子の特性をモニタ用素子の特性に基いて簡単に
かつ高いｌ＃ Ｕで予測でき、製造工程管理の精度を向
上し得る半導体集積゛回路を提供するものである。
路用の素子の特性をモニタ用素子の特性に基いて簡単に
かつ高いｌ＃ Ｕで予測でき、製造工程管理の精度を向
上し得る半導体集積゛回路を提供するものである。
即ち、本発明の半導体集積回路は、モニタ用素子と同じ
サイズの基本素子と複数個接続することによって１個分
として形成される回路用素子を廿むことを特徴とするも
のである。
サイズの基本素子と複数個接続することによって１個分
として形成される回路用素子を廿むことを特徴とするも
のである。
以下、図面を参照して本発明の一実施例全詳細に説明す
る。
る。
第３図（ａ） 、 （ｂ）は、それぞれＭＯＳ ＬＳ
Ｉ内に形成されたテスト用ＦＥＴ３０のパターンおよび
回路用ＦＦ：Ｔ ３ Ｊの７４ターンの一例を示してお
シ、Ｄは半導体基板表面に形成されたドレイン領域、Ｓ
は回じ〈ソース領域、ＣＤはドレイン配線コンタクト部
、ＬＤはドレイン用配線、Ｃｓはソース配線コンタクト
部、Ｌ、Ｕソース用配線、Ｌｏはゲート電極配線である
。なお、テスト用ＦＩＴ ３０はＬＳＩチップの周辺に
形成されている。
Ｉ内に形成されたテスト用ＦＥＴ３０のパターンおよび
回路用ＦＦ：Ｔ ３ Ｊの７４ターンの一例を示してお
シ、Ｄは半導体基板表面に形成されたドレイン領域、Ｓ
は回じ〈ソース領域、ＣＤはドレイン配線コンタクト部
、ＬＤはドレイン用配線、Ｃｓはソース配線コンタクト
部、Ｌ、Ｕソース用配線、Ｌｏはゲート電極配線である
。なお、テスト用ＦＩＴ ３０はＬＳＩチップの周辺に
形成されている。
上記回路用ＦＥＴ Ｊ １は、テスト用ＦＥＴ ３０と
同じサイズを有するＦＦ；Ｔ （基本ＦＥＴ ）が複数
個並列接続されることによって所要の駆動力を有する１
個分となるように構成されている・この場合、ｖ；本Ｆ
ＥＴはテスト用ＦＥＴ ３０と同様にデートチャネルの
ノＩターンに直角に折れ曲った部分を含んでいないので
、回路用Ｆ、Ｆ、Ｔ ３１の特性は基本ＦＥＴの使用個
数に応じて比較的単純に定寸る。即ち、回路用ＦＥＴ
３１として基本ＦＥＴをたとえば４１１＋”ｉｌ使用し
ている場合、回路用ＦＥＴ３１の駆動力は基本ＦＥＴの
駆動力′ｔ−４倍に換算したものにはぼ等しい。換言す
れば、基本ＦＥＴと同じサイズのテスト用ＦＥＴ ３０
の特性が判明すると、回路用ＦＥＴ 、？ １の特性が
比較的簡単に精度良くめる。しかも、上記ＬＳＩのプロ
セス管理に際しても、ＬＳＩの特性上必要としている回
路用ＦＥＴ ３１に実際ＶＣ使用されている基本ＦＥＴ
と同じサイズのモニタ用ＦＥＴ ３０の特性に基いて回
路用ＦＥＴ Ｊ １の特性が予測されるｑ）で、プロセ
ス管理の精度が向上し、ＬＳＩ生産の歩留りが向上する
。
同じサイズを有するＦＦ；Ｔ （基本ＦＥＴ ）が複数
個並列接続されることによって所要の駆動力を有する１
個分となるように構成されている・この場合、ｖ；本Ｆ
ＥＴはテスト用ＦＥＴ ３０と同様にデートチャネルの
ノＩターンに直角に折れ曲った部分を含んでいないので
、回路用Ｆ、Ｆ、Ｔ ３１の特性は基本ＦＥＴの使用個
数に応じて比較的単純に定寸る。即ち、回路用ＦＥＴ
３１として基本ＦＥＴをたとえば４１１＋”ｉｌ使用し
ている場合、回路用ＦＥＴ３１の駆動力は基本ＦＥＴの
駆動力′ｔ−４倍に換算したものにはぼ等しい。換言す
れば、基本ＦＥＴと同じサイズのテスト用ＦＥＴ ３０
の特性が判明すると、回路用ＦＥＴ 、？ １の特性が
比較的簡単に精度良くめる。しかも、上記ＬＳＩのプロ
セス管理に際しても、ＬＳＩの特性上必要としている回
路用ＦＥＴ ３１に実際ＶＣ使用されている基本ＦＥＴ
と同じサイズのモニタ用ＦＥＴ ３０の特性に基いて回
路用ＦＥＴ Ｊ １の特性が予測されるｑ）で、プロセ
ス管理の精度が向上し、ＬＳＩ生産の歩留りが向上する
。
なお、上述したようにモニタ用ＦＥＴ 、？ ０とそれ
ぞれ同じサイズを持つ複数−の基本ＦＥＴの組合せによ
９１個分の回路用ＦＥＴとする技術をＬＳＩ回路内の全
ての回路用ＦＥＴに適用してもよいが、たとえば歩留シ
上重要な一部の回路用ＦＥＴにノミ適用してもよい。こ
のように一部の適用部分について特性の予測精ｌ！ｔを
１％くした場合でも、この適用部分が歩留り上重要な部
分であるので従来に比べて歩留りを向上させることがで
きる。
ぞれ同じサイズを持つ複数−の基本ＦＥＴの組合せによ
９１個分の回路用ＦＥＴとする技術をＬＳＩ回路内の全
ての回路用ＦＥＴに適用してもよいが、たとえば歩留シ
上重要な一部の回路用ＦＥＴにノミ適用してもよい。こ
のように一部の適用部分について特性の予測精ｌ！ｔを
１％くした場合でも、この適用部分が歩留り上重要な部
分であるので従来に比べて歩留りを向上させることがで
きる。
なお、本発明は上記実施例に限定さｔｌるものではなく
、ＭＯＳ−ＦＦＴ以外の回路用素子（抵抗、キャパシタ
など）であってもモニタ用素子と同じサイズの基本素子
を複数個接続することによって回路用素子全形成するよ
うにすれば、上記実施例と同様の効果が得られる。たと
えば、Ｊ？ ＩＪシリコン抵抗の場合、第４図（ａ）に
示すようにモ＝ タ用ｔＪ−ｔ 抗４θのパターン全形
成する場合には、第４図（ｂ）Ｋ、示すように回路用抵
抗４１として上記モニタ用抵抗４Ｏと同じサイズおよび
ノソ〃−ンをそれぞれ廟するたとえば５飼の基本抵抗４
０′ヲたとえばアルミニウム配線４２により直列接ワ゛
シすると２とによって、回路用抵抗４１の抵抗値はモニ
タ用抵抗４０の抵抗値を５倍した値にほぼ等しいものと
予測できる。なお、ＣＲは配線コンタクト部である。
、ＭＯＳ−ＦＦＴ以外の回路用素子（抵抗、キャパシタ
など）であってもモニタ用素子と同じサイズの基本素子
を複数個接続することによって回路用素子全形成するよ
うにすれば、上記実施例と同様の効果が得られる。たと
えば、Ｊ？ ＩＪシリコン抵抗の場合、第４図（ａ）に
示すようにモ＝ タ用ｔＪ−ｔ 抗４θのパターン全形
成する場合には、第４図（ｂ）Ｋ、示すように回路用抵
抗４１として上記モニタ用抵抗４Ｏと同じサイズおよび
ノソ〃−ンをそれぞれ廟するたとえば５飼の基本抵抗４
０′ヲたとえばアルミニウム配線４２により直列接ワ゛
シすると２とによって、回路用抵抗４１の抵抗値はモニ
タ用抵抗４０の抵抗値を５倍した値にほぼ等しいものと
予測できる。なお、ＣＲは配線コンタクト部である。
上述したように本発明の半１Ｈ体集槓回路によｉｔば、
内部回路用の素子の特性をモニタ用素子の特性に基いて
簡単にかつ高い精度で予測できるので、１ｉＪｉ路用素
子の特性のマージン設定およびパターンサイズの適正化
、たとえば差動増幅用トランジスタ対のような複数の回
路用素子の特性のバランス設定が容易となり、回路用素
子で必要以上の電流消費が生じることを抑制でき、所望
の回路特性を実現でき、チップサイズを適正化できる。
内部回路用の素子の特性をモニタ用素子の特性に基いて
簡単にかつ高い精度で予測できるので、１ｉＪｉ路用素
子の特性のマージン設定およびパターンサイズの適正化
、たとえば差動増幅用トランジスタ対のような複数の回
路用素子の特性のバランス設定が容易となり、回路用素
子で必要以上の電流消費が生じることを抑制でき、所望
の回路特性を実現でき、チップサイズを適正化できる。
しかも、製造工程管理の精度を高めることができるので
、ｌ１１８１造歩留りを向上させることができる。
、ｌ１１８１造歩留りを向上させることができる。
また、 ＬＳＩ製品が界なる毎にＬＳＩ＋７）特性を決
めている回路および回路用素子のサイズが異なるのは一
般的であるが、本発明に係るＬＳＩ製品とその他のＬＳ
Ｉ製品とでモニタ用素子全標準化しておけば、各ＬＳＩ
製品のモニタ用素子の特ｆトを當に同じ塞塾にしたがっ
て管理できるようになる０このことは、従来は各ＬＳＩ
製品毎に固有のモニタ用素子の特性をそれぞれ固有の基
準にしたがって管理しなければならないという煩雑さに
比べると、工程管理を著しく単純化することができる。
めている回路および回路用素子のサイズが異なるのは一
般的であるが、本発明に係るＬＳＩ製品とその他のＬＳ
Ｉ製品とでモニタ用素子全標準化しておけば、各ＬＳＩ
製品のモニタ用素子の特ｆトを當に同じ塞塾にしたがっ
て管理できるようになる０このことは、従来は各ＬＳＩ
製品毎に固有のモニタ用素子の特性をそれぞれ固有の基
準にしたがって管理しなければならないという煩雑さに
比べると、工程管理を著しく単純化することができる。
第１図は従来の＊ｏｓ−Ｌｓｘにおける回路用ＦＥＴの
・母ターンの一例を示す図、第２図は時計用ＬＳＩにお
ける定電流駆動型水晶発振回路の一例を示す図、第３図
は本発明の一実施例に係るＭＯＳ−ＬＳＩにおけるモニ
タ用ＦＥＴのパターンおよび回路用ＦＥ’ｌ”のパター
ンの一例を示す図、第４図は本発明の他の実施例におけ
るモニタ用抵抗のパターンおよび回路用抵抗のノｆター
ンの一例を示す図である・ ３０・・・モニタ用ＦＥＴ、３１・・・回路用Ｆｌ・、
Ｔ。 ＬＤ・・・ドレイン用配線、Ｌｓ・・・ソース用配Ｍ％
Ｌｏ・・・デート電極配線、４０・・・モニタ用抵抗、
４１・・・回路用抵抗、４２・・・アルミニウム配線。 出に１人代理人 弁理士 鈴 江 武 彦？３１ 図 第 ２１′ｙ！Ｊ ↓ ↓
・母ターンの一例を示す図、第２図は時計用ＬＳＩにお
ける定電流駆動型水晶発振回路の一例を示す図、第３図
は本発明の一実施例に係るＭＯＳ−ＬＳＩにおけるモニ
タ用ＦＥＴのパターンおよび回路用ＦＥ’ｌ”のパター
ンの一例を示す図、第４図は本発明の他の実施例におけ
るモニタ用抵抗のパターンおよび回路用抵抗のノｆター
ンの一例を示す図である・ ３０・・・モニタ用ＦＥＴ、３１・・・回路用Ｆｌ・、
Ｔ。 ＬＤ・・・ドレイン用配線、Ｌｓ・・・ソース用配Ｍ％
Ｌｏ・・・デート電極配線、４０・・・モニタ用抵抗、
４１・・・回路用抵抗、４２・・・アルミニウム配線。 出に１人代理人 弁理士 鈴 江 武 彦？３１ 図 第 ２１′ｙ！Ｊ ↓ ↓
Claims (4)
- （１） 製造工程管理に利用されるモニタ用素子と、こ
のモニタ素子と同じサイズの基本素子が複数個接続され
ることによって１個分が形成される回路用素子とを具備
することを特徴とする半導体集積回路。 - （２） 内部回路用素子群のうち歩留り上重要な一部の
内部回路用素子が前記複数個の基本素子の接続により形
成されてなることを特徴とする特許 路。 - （３） 前記モニタ用素子および内部回路用素子は絶縁
デート型電界効果トランジスタであることを特徴とする
前記特許請求の範囲第１項記載の半導体集積回路。 - （４） 前記内部回路用の絶縁ブート型電界効果トラン
ジスタの全てがそれぞれ前記複数個の基本素子の接続に
より形Ｂ９されてなることを特徴とする前記特許請求の
範囲第３項記載の半導体集積回路。゛
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23881083A JPS60130855A (ja) | 1983-12-20 | 1983-12-20 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23881083A JPS60130855A (ja) | 1983-12-20 | 1983-12-20 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60130855A true JPS60130855A (ja) | 1985-07-12 |
Family
ID=17035619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23881083A Pending JPS60130855A (ja) | 1983-12-20 | 1983-12-20 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60130855A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5175604A (en) * | 1985-11-15 | 1992-12-29 | Kabushiki Kaisha Toshiba | Field-effect transistor device |
| US5498882A (en) * | 1994-03-16 | 1996-03-12 | Texas Instruments Incorporated | Efficient control of the body voltage of a field effect transistor |
| US5663587A (en) * | 1987-06-01 | 1997-09-02 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor of high breakdown voltage type having stable electrical characteristics |
| JP2003060040A (ja) * | 2001-08-08 | 2003-02-28 | Mitsubishi Electric Corp | 半導体装置およびそのテスト方法 |
-
1983
- 1983-12-20 JP JP23881083A patent/JPS60130855A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5175604A (en) * | 1985-11-15 | 1992-12-29 | Kabushiki Kaisha Toshiba | Field-effect transistor device |
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