JPH10135810A - 電源切り換え回路 - Google Patents
電源切り換え回路Info
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- JPH10135810A JPH10135810A JP8288627A JP28862796A JPH10135810A JP H10135810 A JPH10135810 A JP H10135810A JP 8288627 A JP8288627 A JP 8288627A JP 28862796 A JP28862796 A JP 28862796A JP H10135810 A JPH10135810 A JP H10135810A
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Abstract
(57)【要約】
【課題】 必要な電力を供給するためにパターン面積を
最小限に抑えた電源切り換え回路を提供する。 【解決手段】 第１の電源と出力ノードとの間に接続さ
れた第１のＰチャネルＮＯＳトランジスタと、第２の電
源と前記出力ノードとの間に接続され前記第１の電源に
よりオン／オフ制御される第２のＰチャネルＮＯＳトラ
ンジスタと、前記第１の電源の反転電位を前記第１のＰ
チャネルＮＯＳトランジスタのゲートに供給するインバ
ータ回路とを備えた。
最小限に抑えた電源切り換え回路を提供する。 【解決手段】 第１の電源と出力ノードとの間に接続さ
れた第１のＰチャネルＮＯＳトランジスタと、第２の電
源と前記出力ノードとの間に接続され前記第１の電源に
よりオン／オフ制御される第２のＰチャネルＮＯＳトラ
ンジスタと、前記第１の電源の反転電位を前記第１のＰ
チャネルＮＯＳトランジスタのゲートに供給するインバ
ータ回路とを備えた。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路等に用い
られ、主電源と補助電源とを切り換える電源切り換え回
路に関する。
られ、主電源と補助電源とを切り換える電源切り換え回
路に関する。
【０００２】
【従来の技術】電源切り換え回路は、ある回路に供給さ
れている主電源の電圧が所定レベルまで低下した場合
に、主電源とは別に設けられた補助電源をその回路に供
給するように電源を切り換る目的で用いられる回路であ
る。
れている主電源の電圧が所定レベルまで低下した場合
に、主電源とは別に設けられた補助電源をその回路に供
給するように電源を切り換る目的で用いられる回路であ
る。
【０００３】従来の電源切り換え回路は、図４に示すよ
うに、主電源ＶＤＤを内部回路に供給または遮断するた
めのＰ−ＭＯＳトランジスタ１０１と、主電源ＶＤＤの
電圧レベルに応じて内部回路に補助電源ＶＳＴＢＹを供
給または遮断するために設けられたＰ−ＭＯＳトランジ
スタ１０２，１０３と、前記Ｐ−ＭＯＳトランジスタ１
０２と共働して前記Ｐ−ＭＯＳトランジスタ１０１を制
御するためのゲート電位を発生させるためのＮ−ＭＯＳ
トランジスタ１０４とで構成されている。
うに、主電源ＶＤＤを内部回路に供給または遮断するた
めのＰ−ＭＯＳトランジスタ１０１と、主電源ＶＤＤの
電圧レベルに応じて内部回路に補助電源ＶＳＴＢＹを供
給または遮断するために設けられたＰ−ＭＯＳトランジ
スタ１０２，１０３と、前記Ｐ−ＭＯＳトランジスタ１
０２と共働して前記Ｐ−ＭＯＳトランジスタ１０１を制
御するためのゲート電位を発生させるためのＮ−ＭＯＳ
トランジスタ１０４とで構成されている。
【０００４】この電源切り換え回路によれば、主電源Ｖ
ＤＤと補助電源ＶＳＴＢＹが共に５Ｖである場合、Ｐ−
ＭＯＳトランジスタ１０２，１０３はカットオフしてお
り、補助電源ＶＳＴＢＹは内部回路には供給されない。
また、Ｎ−ＭＯＳトランジスタ１０４はオンし、Ｐ−Ｍ
ＯＳトランジスタ１０１のゲートにはＧＮＤレベルが供
給され、Ｐ−ＭＯＳトランジスタ１０１はオンし、内部
回路にＶＤＤレベルを供給する。
ＤＤと補助電源ＶＳＴＢＹが共に５Ｖである場合、Ｐ−
ＭＯＳトランジスタ１０２，１０３はカットオフしてお
り、補助電源ＶＳＴＢＹは内部回路には供給されない。
また、Ｎ−ＭＯＳトランジスタ１０４はオンし、Ｐ−Ｍ
ＯＳトランジスタ１０１のゲートにはＧＮＤレベルが供
給され、Ｐ−ＭＯＳトランジスタ１０１はオンし、内部
回路にＶＤＤレベルを供給する。
【０００５】これより、主電源ＶＤＤの電位が徐々に低
下していき、Ｐ−ＭＯＳトランジスタ１０２、１０３の
しきい値以下になると、Ｐ−ＭＯＳトランジスタ１０
２、１０３はオンする。その結果、Ｐ−ＭＯＳトランジ
スタ１０２とＮ−ＭＯＳトランジスタ１０４とのバラン
スによりＰ−ＭＯＳトランジスタ１０１のゲートに加わ
る電位はしきい値を割り、Ｐ−ＭＯＳトランジスタ１０
１はカットオフする。そして、内部回路にはＰ−ＭＯＳ
トランジスタ１０２、１０３を介して補助電源ＶＳＴＢ
Ｙのレベルが供給されるようになる。
下していき、Ｐ−ＭＯＳトランジスタ１０２、１０３の
しきい値以下になると、Ｐ−ＭＯＳトランジスタ１０
２、１０３はオンする。その結果、Ｐ−ＭＯＳトランジ
スタ１０２とＮ−ＭＯＳトランジスタ１０４とのバラン
スによりＰ−ＭＯＳトランジスタ１０１のゲートに加わ
る電位はしきい値を割り、Ｐ−ＭＯＳトランジスタ１０
１はカットオフする。そして、内部回路にはＰ−ＭＯＳ
トランジスタ１０２、１０３を介して補助電源ＶＳＴＢ
Ｙのレベルが供給されるようになる。
【０００６】以上の様な動作をＳＰＩＣＥにてシミュレ
ーションした結果を図５に示す。図５に示す波形は、図
４における電源ＶＤＤのレベルの低下の様子と、それに
伴って変化するノードＮ１１（Ｐ−ＭＯＳトランジスタ
１０２とＮ−ＭＯＳトランジスタ１０４の接続点）の電
位と、内部回路に供給される電位ＶＩＮとを示す。
ーションした結果を図５に示す。図５に示す波形は、図
４における電源ＶＤＤのレベルの低下の様子と、それに
伴って変化するノードＮ１１（Ｐ−ＭＯＳトランジスタ
１０２とＮ−ＭＯＳトランジスタ１０４の接続点）の電
位と、内部回路に供給される電位ＶＩＮとを示す。
【０００７】図５に示すように、主電源ＶＤＤと補助電
源ＶＳＴＢＹ共に５Ｖが供給されているときは（図５の
時刻ｔ１１）、内部回路へ供給される電位ＶＩＮとして
主電源ＶＤＤのレベルが供給されている。その後、主電
源ＶＤＤの電位が徐々に低下していき、Ｐ−ＭＯＳトラ
ンジスタ１０２、１０３のしきい値以下になると、内部
回路へ供給される電位ＶＩＮは主電源ＶＤＤから補助電
源ＶＳＴＢＹのレベルに切り換る（図５の時刻ｔ１
２）。
源ＶＳＴＢＹ共に５Ｖが供給されているときは（図５の
時刻ｔ１１）、内部回路へ供給される電位ＶＩＮとして
主電源ＶＤＤのレベルが供給されている。その後、主電
源ＶＤＤの電位が徐々に低下していき、Ｐ−ＭＯＳトラ
ンジスタ１０２、１０３のしきい値以下になると、内部
回路へ供給される電位ＶＩＮは主電源ＶＤＤから補助電
源ＶＳＴＢＹのレベルに切り換る（図５の時刻ｔ１
２）。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来の電源切り換え回路では、図４に示すようにＰ−ＭＯ
Ｓトランジスタ１０２、１０３が直列に接続されてお
り、この２つのＰ−ＭＯＳトランジスタ１０２、１０３
を経由して補助電源ＶＳＴＢＹを内部回路に供給するの
で、必要な電力を供給するためにはＰ−ＭＯＳトランジ
スタ１つで供給する場合に比べてパターン面積が増大す
る。さらに、貫通電流経路にあるＰ−ＭＯＳトランジス
タ１０２，１０３の寸法が大きいため、電源の切り換わ
り目において貫通電流が増加する。
来の電源切り換え回路では、図４に示すようにＰ−ＭＯ
Ｓトランジスタ１０２、１０３が直列に接続されてお
り、この２つのＰ−ＭＯＳトランジスタ１０２、１０３
を経由して補助電源ＶＳＴＢＹを内部回路に供給するの
で、必要な電力を供給するためにはＰ−ＭＯＳトランジ
スタ１つで供給する場合に比べてパターン面積が増大す
る。さらに、貫通電流経路にあるＰ−ＭＯＳトランジス
タ１０２，１０３の寸法が大きいため、電源の切り換わ
り目において貫通電流が増加する。
【０００９】本発明は、上述の如き従来の問題点を解決
するためになされたもので、その目的は、必要な電力を
供給するためにパターン面積を最小限に抑えた電源切り
換え回路を提供することにある。さらにその他の目的
は、貫通電流を減少させて低消費電力化を可能にした電
源切り換え回路を提供することにある。
するためになされたもので、その目的は、必要な電力を
供給するためにパターン面積を最小限に抑えた電源切り
換え回路を提供することにある。さらにその他の目的
は、貫通電流を減少させて低消費電力化を可能にした電
源切り換え回路を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明の特徴は、第１の電源と出力ノードとの
間に接続された第１のＰチャネルＮＯＳトランジスタ
と、第２の電源と前記出力ノードとの間に接続され前記
第１の電源によりオン／オフ制御される第２のＰチャネ
ルＮＯＳトランジスタと、前記第１の電源の反転電位を
前記第１のＰチャネルＮＯＳトランジスタのゲートに供
給するインバータ回路とを備えたことにある。
に、第１の発明の特徴は、第１の電源と出力ノードとの
間に接続された第１のＰチャネルＮＯＳトランジスタ
と、第２の電源と前記出力ノードとの間に接続され前記
第１の電源によりオン／オフ制御される第２のＰチャネ
ルＮＯＳトランジスタと、前記第１の電源の反転電位を
前記第１のＰチャネルＮＯＳトランジスタのゲートに供
給するインバータ回路とを備えたことにある。
【００１１】この第１の発明によれば、外部の回路に第
２の電源を供給する場合に、従来回路がデイメンジョン
の大きなＰチャネルＭＯＳトランジスタを２個経由して
供給するのに対し、第２の電源を外部の回路に十分供給
するのに従来回路と同程度のディメンジョンのＰチャネ
ルＭＯＳトランジスタ（第２のＰチャネルＮＯＳトラン
ジスタ）１個経由すれば済む。さらに、貫通電流経路に
あるＰチャネルＭＯＳトランジスタの寸法を最小限に抑
えることができるので、電源の切り換わり目の貫通電流
が減少する。
２の電源を供給する場合に、従来回路がデイメンジョン
の大きなＰチャネルＭＯＳトランジスタを２個経由して
供給するのに対し、第２の電源を外部の回路に十分供給
するのに従来回路と同程度のディメンジョンのＰチャネ
ルＭＯＳトランジスタ（第２のＰチャネルＮＯＳトラン
ジスタ）１個経由すれば済む。さらに、貫通電流経路に
あるＰチャネルＭＯＳトランジスタの寸法を最小限に抑
えることができるので、電源の切り換わり目の貫通電流
が減少する。
【００１２】第２の発明の特徴は、第１のＰチャネルＭ
ＯＳトランジスタのソースに第１の電源を接続し、第２
のＰチャネルＭＯＳトランジスタのソースに第２の電源
を接続し、前記第１のＰチャネルＭＯＳトランジスタの
サブストレートとドレインを接続すると共に、前記第２
のＰチャネルＭＯＳトランジスタのサブストレートとソ
ースを接続し、前記第２のＰチャネルＭＯＳトランジス
タのゲートに前記第１の電源を供給し、この第１及び第
２のＰチャネルＭＯＳトランジスタのドレインを互いに
接続してそのドレインから外部の回路に電位を供給する
電位供給部と、第３のＰチャネルＭＯＳトランジスタと
第１のＮチャネルＭＯＳトランジスタの各ドレイン及び
各ゲート同士をそれぞれ接続すると共に、前記第３のＰ
チャネルＭＯＳトランジスタと前記第１のＮチャネルＭ
ＯＳトランジスタのソースには各々所定の電源を接続
し、その各サブストレートにそれぞれ所定のバイアス電
圧を与えて相補型インバータ回路を構成し、この相補型
インバータ回路の入力端に前記第１の電源を供給し、そ
の出力端を前記第２のＰチャネルＭＯＳトランジスタの
ゲートに接続した切り換え制御部とを備えたことにあ
る。
ＯＳトランジスタのソースに第１の電源を接続し、第２
のＰチャネルＭＯＳトランジスタのソースに第２の電源
を接続し、前記第１のＰチャネルＭＯＳトランジスタの
サブストレートとドレインを接続すると共に、前記第２
のＰチャネルＭＯＳトランジスタのサブストレートとソ
ースを接続し、前記第２のＰチャネルＭＯＳトランジス
タのゲートに前記第１の電源を供給し、この第１及び第
２のＰチャネルＭＯＳトランジスタのドレインを互いに
接続してそのドレインから外部の回路に電位を供給する
電位供給部と、第３のＰチャネルＭＯＳトランジスタと
第１のＮチャネルＭＯＳトランジスタの各ドレイン及び
各ゲート同士をそれぞれ接続すると共に、前記第３のＰ
チャネルＭＯＳトランジスタと前記第１のＮチャネルＭ
ＯＳトランジスタのソースには各々所定の電源を接続
し、その各サブストレートにそれぞれ所定のバイアス電
圧を与えて相補型インバータ回路を構成し、この相補型
インバータ回路の入力端に前記第１の電源を供給し、そ
の出力端を前記第２のＰチャネルＭＯＳトランジスタの
ゲートに接続した切り換え制御部とを備えたことにあ
る。
【００１３】この第２の発明によれば、上記第１の発明
と同様の作用が、簡易な構成で実現される。
と同様の作用が、簡易な構成で実現される。
【００１４】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１は、本発明の第１実施形態に係
る電源切り換え回路の回路図である。
基づいて説明する。図１は、本発明の第１実施形態に係
る電源切り換え回路の回路図である。
【００１５】この電源切り換え回路は、例えば、ＬＳＩ
の内部回路１０へ供給される電源を切換えるものとして
機能する。図１のＰ−ＭＯＳトランジスタ１のソースに
は、所望の内部回路１０を動作させるための主電源ＶＤ
Ｄが接続されている。さらに、Ｐ−ＭＯＳトランジスタ
２のソースには、主電源ＶＤＤの電圧レベルが低下した
時や、主電源ＶＤＤの供給をストップした場合などに所
望の内部回路１０の動作を維持させるための補助電源Ｖ
ＳＴＢＹが接続されている。
の内部回路１０へ供給される電源を切換えるものとして
機能する。図１のＰ−ＭＯＳトランジスタ１のソースに
は、所望の内部回路１０を動作させるための主電源ＶＤ
Ｄが接続されている。さらに、Ｐ−ＭＯＳトランジスタ
２のソースには、主電源ＶＤＤの電圧レベルが低下した
時や、主電源ＶＤＤの供給をストップした場合などに所
望の内部回路１０の動作を維持させるための補助電源Ｖ
ＳＴＢＹが接続されている。
【００１６】そして、この２つのＰ−ＭＯＳトランジス
タ１，２の各ドレインはＶＩＮラインで共通接続され、
そのＶＩＮラインから所望の内部回路１０を動作させる
ための電源を供給するようになっている。
タ１，２の各ドレインはＶＩＮラインで共通接続され、
そのＶＩＮラインから所望の内部回路１０を動作させる
ための電源を供給するようになっている。
【００１７】一方、Ｐ−ＭＯＳトランジスタ３とＮ−Ｍ
ＯＳトランジスタ４の各ドレインと各ゲートを接続した
インバータ５が構成され、そのインバータ５のＰ−ＭＯ
Ｓトランジスタ３のソースには前記補助電源ＶＳＴＢＹ
が接続され、Ｎ−ＭＯＳトランジスタ４のソースにはグ
ランドＧＮＤが接続されている。そして、このインバー
タ５の出力であるＰ−ＭＯＳトランジスタ３とＮ−ＭＯ
Ｓトランジスタ４の各ドレインの接続点であるノードＮ
１は、前記Ｐ−ＭＯＳトランジスタ１のゲートに接続さ
れている。さらに、前記Ｐ−ＭＯＳトランジスタ２のゲ
ートには、主電源ＶＤＤが接続されている。
ＯＳトランジスタ４の各ドレインと各ゲートを接続した
インバータ５が構成され、そのインバータ５のＰ−ＭＯ
Ｓトランジスタ３のソースには前記補助電源ＶＳＴＢＹ
が接続され、Ｎ−ＭＯＳトランジスタ４のソースにはグ
ランドＧＮＤが接続されている。そして、このインバー
タ５の出力であるＰ−ＭＯＳトランジスタ３とＮ−ＭＯ
Ｓトランジスタ４の各ドレインの接続点であるノードＮ
１は、前記Ｐ−ＭＯＳトランジスタ１のゲートに接続さ
れている。さらに、前記Ｐ−ＭＯＳトランジスタ２のゲ
ートには、主電源ＶＤＤが接続されている。
【００１８】次に、本実施形態の動作を図２を参照しつ
つ説明する。なお、図２は、本実施形態のシミュレーシ
ョン波形図であり、主電源ＶＤＤの電位の低下と、それ
に伴って変化するインバータ５の出力ノードＮ１と、内
部に供給されるＶＩＮラインの電位とを示している。。
つ説明する。なお、図２は、本実施形態のシミュレーシ
ョン波形図であり、主電源ＶＤＤの電位の低下と、それ
に伴って変化するインバータ５の出力ノードＮ１と、内
部に供給されるＶＩＮラインの電位とを示している。。
【００１９】今、主電源ＶＤＤと補助電源ＶＳＴＢＹ共
に５Ｖが供給されているとする（図２の時刻ｔ１）。こ
の時は、Ｐ−ＭＯＳトランジスタ２はオフし、また、イ
ンバ一タの出力は“Ｌ”レベルであるので、Ｐ−ＭＯＳ
トランジスタ１はオンし、内部回路１０に供給されるＶ
ＩＮラインの電位として主電源ＶＤＤが供給されてい
る。
に５Ｖが供給されているとする（図２の時刻ｔ１）。こ
の時は、Ｐ−ＭＯＳトランジスタ２はオフし、また、イ
ンバ一タの出力は“Ｌ”レベルであるので、Ｐ−ＭＯＳ
トランジスタ１はオンし、内部回路１０に供給されるＶ
ＩＮラインの電位として主電源ＶＤＤが供給されてい
る。
【００２０】ここで、主電源ＶＤＤの電位が徐々に下が
ってＰ−ＭＯＳトランジスタ２のしきい値を超えると
（図２の時刻ｔ２）、Ｐ−ＭＯＳトランジスタ２がオン
し始める。そして、主電源ＶＤＤの電位は、インバータ
５の回路しきい値を超え、インバータ５の出力（ノード
Ｎ１）は、Ｌ”レベルから“Ｈ”レベルに変わり、Ｐ−
ＭＯＳトランジスタ１はオフする。これにより、所望の
内部回路１０へ供給されるＶＩＮラインの電源は、主電
源ＶＤＤから補助電源ＶＳＴＢＹに切り換わる（図２の
時刻ｔ２以降）。
ってＰ−ＭＯＳトランジスタ２のしきい値を超えると
（図２の時刻ｔ２）、Ｐ−ＭＯＳトランジスタ２がオン
し始める。そして、主電源ＶＤＤの電位は、インバータ
５の回路しきい値を超え、インバータ５の出力（ノード
Ｎ１）は、Ｌ”レベルから“Ｈ”レベルに変わり、Ｐ−
ＭＯＳトランジスタ１はオフする。これにより、所望の
内部回路１０へ供給されるＶＩＮラインの電源は、主電
源ＶＤＤから補助電源ＶＳＴＢＹに切り換わる（図２の
時刻ｔ２以降）。
【００２１】次に、本実施形態の利点を従来回路と比較
して説明する。
して説明する。
【００２２】前述した従来の電源切り換え回路では、内
部回路に補助電源ＶＳＴＢＹを供給する場合、デイメン
ジョンの大きなＰ−ＭＯＳトランジスタを２個経由する
必要がある（Ｐ−ＭＯＳトランジスタ１０２，１０
３）。すなわち、内部回路に必要な電力を供給するため
にＰ−ＭＯＳトランジスタを１個経由させる場合と比較
して２つのＰ−ＭＯＳトランジスタ１０２，１０３のデ
ィメンジョン（Ｗ／Ｌ，Ｗ：ゲート幅、Ｌ：ゲート長）
をそれぞれ２倍にする必要がある。
部回路に補助電源ＶＳＴＢＹを供給する場合、デイメン
ジョンの大きなＰ−ＭＯＳトランジスタを２個経由する
必要がある（Ｐ−ＭＯＳトランジスタ１０２，１０
３）。すなわち、内部回路に必要な電力を供給するため
にＰ−ＭＯＳトランジスタを１個経由させる場合と比較
して２つのＰ−ＭＯＳトランジスタ１０２，１０３のデ
ィメンジョン（Ｗ／Ｌ，Ｗ：ゲート幅、Ｌ：ゲート長）
をそれぞれ２倍にする必要がある。
【００２３】これに対して、本実施形態では、補助電源
ＶＳＴＢＹを内部回路に十分供給するのに従来回路と同
程度のディメンジョンのＰ−ＭＯＳトランジスタ１個経
由すれば済む（Ｐ−ＭＯＳトランジスタ２）。これによ
り、従来回路よりもパターン面積を小さくすることがで
きる。
ＶＳＴＢＹを内部回路に十分供給するのに従来回路と同
程度のディメンジョンのＰ−ＭＯＳトランジスタ１個経
由すれば済む（Ｐ−ＭＯＳトランジスタ２）。これによ
り、従来回路よりもパターン面積を小さくすることがで
きる。
【００２４】この点を図３（ａ），（ｂ）のパターン平
面図によって明らかにする。なお、図３（ａ），（ｂ）
は、図１に示す本実施形態の電源切り換え回路と図４に
示す従来回路とを比較したパターン平面図であり、同図
（ａ）は従来回路のパターン平面図、同図（ｂ）は本実
施形態のパターン平面図である。なお、同図（ａ）と同
図（ｂ）に示す回路は、電源幅と電源供給能力を同一し
て比較しているものとする。
面図によって明らかにする。なお、図３（ａ），（ｂ）
は、図１に示す本実施形態の電源切り換え回路と図４に
示す従来回路とを比較したパターン平面図であり、同図
（ａ）は従来回路のパターン平面図、同図（ｂ）は本実
施形態のパターン平面図である。なお、同図（ａ）と同
図（ｂ）に示す回路は、電源幅と電源供給能力を同一し
て比較しているものとする。
【００２５】従来回路のパターンは、図３（ａ）に示す
ように、主電源ＶＤＤ用の配線パターン２０１と、補助
電源ＶＳＴＢＹ用の配線パターン２０２と、内部回路接
続用のＶＩＮ用配線パターン２０３と、グランドＧＮＤ
用の配線パターン２０４とが形成されている。そして、
ＶＤＤ用配線パターン２０１は、３つのコンタクト１０
１Ｓを介してＰ−ＭＯＳトランジスタ１０１のソース領
域に接続されると共に、コンタクト１０４Ｇを介してＮ
−ＭＯＳトランジスタ１０４のゲートに接続されてい
る。
ように、主電源ＶＤＤ用の配線パターン２０１と、補助
電源ＶＳＴＢＹ用の配線パターン２０２と、内部回路接
続用のＶＩＮ用配線パターン２０３と、グランドＧＮＤ
用の配線パターン２０４とが形成されている。そして、
ＶＤＤ用配線パターン２０１は、３つのコンタクト１０
１Ｓを介してＰ−ＭＯＳトランジスタ１０１のソース領
域に接続されると共に、コンタクト１０４Ｇを介してＮ
−ＭＯＳトランジスタ１０４のゲートに接続されてい
る。
【００２６】ここで、Ｐ−ＭＯＳトランジスタ１０１
は、ゲート電極が５本のゲートフィンガー１０１Ｇで構
成され、そのドレイン領域は３つコンタクト１０１Ｄを
介してＶＩＮ用配線パターン２０３に接続されている。
また、Ｎ−ＭＯＳトランジスタ１０４は、ソース領域が
コンタクト１０４Ｓを介してＧＮＤ用配線パターン２０
４に接続され、さらにドレイン領域がコンタクト１０４
Ｄを介してコンタクトＮ１１（前記ノードＮ１１）に接
続されている。
は、ゲート電極が５本のゲートフィンガー１０１Ｇで構
成され、そのドレイン領域は３つコンタクト１０１Ｄを
介してＶＩＮ用配線パターン２０３に接続されている。
また、Ｎ−ＭＯＳトランジスタ１０４は、ソース領域が
コンタクト１０４Ｓを介してＧＮＤ用配線パターン２０
４に接続され、さらにドレイン領域がコンタクト１０４
Ｄを介してコンタクトＮ１１（前記ノードＮ１１）に接
続されている。
【００２７】さらに、ＶＤＤ用配線パターン２０１は、
コンタクト３０２を介してＰ−ＭＯＳトランジスタ１０
２と１０３の共通ゲート電極３０１に接続されている。
この共通ゲート電極３０１は、１０本のゲートフィンガ
ー３０１Ｇで構成されている。Ｐ−ＭＯＳトランジスタ
１０２のドレイン領域は、コンタクト１０２Ｄと１０３
Ｓによって配線パターン３０２を介して、Ｐ−ＭＯＳト
ランジスタ１０３のソース領域と接続され、そのＰ−Ｍ
ＯＳトランジスタ１０３のソース領域が前記コンタクト
Ｎ１１に接続されている。また、Ｐ−ＭＯＳトランジス
タ１０３のドレイン領域は、６つのコンタクト１０３Ｄ
を介してＶＩＮ用配線パターン２０３に接続され、Ｐ−
ＭＯＳトランジスタ１０２のソース領域は、５つのコン
タクト１０２Ｓを介してＶＳＴＢＹ用配線パターン２０
２に接続されている。
コンタクト３０２を介してＰ−ＭＯＳトランジスタ１０
２と１０３の共通ゲート電極３０１に接続されている。
この共通ゲート電極３０１は、１０本のゲートフィンガ
ー３０１Ｇで構成されている。Ｐ−ＭＯＳトランジスタ
１０２のドレイン領域は、コンタクト１０２Ｄと１０３
Ｓによって配線パターン３０２を介して、Ｐ−ＭＯＳト
ランジスタ１０３のソース領域と接続され、そのＰ−Ｍ
ＯＳトランジスタ１０３のソース領域が前記コンタクト
Ｎ１１に接続されている。また、Ｐ−ＭＯＳトランジス
タ１０３のドレイン領域は、６つのコンタクト１０３Ｄ
を介してＶＩＮ用配線パターン２０３に接続され、Ｐ−
ＭＯＳトランジスタ１０２のソース領域は、５つのコン
タクト１０２Ｓを介してＶＳＴＢＹ用配線パターン２０
２に接続されている。
【００２８】これに対して、本実施形態の回路パターン
は、図３（ｂ）に示すように、主電源ＶＤＤ用の配線パ
ターン１１と、補助電源ＶＳＴＢＹ用の配線パターン１
２と、内部回路接続用のＶＩＮ用配線パターン１３と、
グランドＧＮＤ用の配線パターン１４と、補助電源ＶＳ
ＴＢＹ用の配線パターン１５とが形成されている。
は、図３（ｂ）に示すように、主電源ＶＤＤ用の配線パ
ターン１１と、補助電源ＶＳＴＢＹ用の配線パターン１
２と、内部回路接続用のＶＩＮ用配線パターン１３と、
グランドＧＮＤ用の配線パターン１４と、補助電源ＶＳ
ＴＢＹ用の配線パターン１５とが形成されている。
【００２９】ＶＳＴＢＹ用配線パターン１２は、Ｐ−Ｍ
ＯＳトランジスタ２のソース領域とコンタクト２Ｓを介
して接続され、そのドレイン領域が３つのコンタクト２
Ｄを介してＶＩＮ用配線パターン１３に接続されてい
る。さらに、Ｐ−ＭＯＳトランジスタ２のゲート電極２
０は、５つのゲートフィンガー２Ｇで構成され、コンタ
クト２１を介してＶＤＤ用配線パターン１１に接続され
ている。
ＯＳトランジスタ２のソース領域とコンタクト２Ｓを介
して接続され、そのドレイン領域が３つのコンタクト２
Ｄを介してＶＩＮ用配線パターン１３に接続されてい
る。さらに、Ｐ−ＭＯＳトランジスタ２のゲート電極２
０は、５つのゲートフィンガー２Ｇで構成され、コンタ
クト２１を介してＶＤＤ用配線パターン１１に接続され
ている。
【００３０】また、ＶＤＤ用配線パターン１１は、Ｐ−
ＭＯＳトランジスタ１のソース領域に３つのコンタクト
１Ｓを介して接続され、そのドレイン領域が３つのコン
タクト１Ｄを介してＶＩＮ用配線パターン１３に接続さ
れている。また、Ｐ−ＭＯＳトランジスタ１のゲート電
極２２は、５つのゲートフィンガー２２Ｇで構成され、
コンタクト２３を介してコンタクトＮ１（前記ノードＮ
１）に接続されている。
ＭＯＳトランジスタ１のソース領域に３つのコンタクト
１Ｓを介して接続され、そのドレイン領域が３つのコン
タクト１Ｄを介してＶＩＮ用配線パターン１３に接続さ
れている。また、Ｐ−ＭＯＳトランジスタ１のゲート電
極２２は、５つのゲートフィンガー２２Ｇで構成され、
コンタクト２３を介してコンタクトＮ１（前記ノードＮ
１）に接続されている。
【００３１】さらに、このコンタクトＮ１には、Ｎ−Ｍ
ＯＳトランジスタ４のドレイン領域が直接接続されると
共に、Ｐ−ＭＯＳトランジスタ３のドレイン領域がコン
タクト３Ｄによって接続されている。また、Ｐ−ＭＯＳ
トランジスタ３のソース領域は、コンタクト３Ｓを介し
てＶＳＴＢＹ用配線パターン１５に接続され、Ｎ−ＭＯ
Ｓトランジスタ４のソース領域はコンタクト４Ｓを介し
てＧＮＤ用配線パターン１４に接続されている。Ｐ−Ｍ
ＯＳトランジスタ３とＮ−ＭＯＳトランジスタ４のゲー
ト電極は、配線パターン２４によってＶＤＤ用配線パタ
ーン１１に接続されている。
ＯＳトランジスタ４のドレイン領域が直接接続されると
共に、Ｐ−ＭＯＳトランジスタ３のドレイン領域がコン
タクト３Ｄによって接続されている。また、Ｐ−ＭＯＳ
トランジスタ３のソース領域は、コンタクト３Ｓを介し
てＶＳＴＢＹ用配線パターン１５に接続され、Ｎ−ＭＯ
Ｓトランジスタ４のソース領域はコンタクト４Ｓを介し
てＧＮＤ用配線パターン１４に接続されている。Ｐ−Ｍ
ＯＳトランジスタ３とＮ−ＭＯＳトランジスタ４のゲー
ト電極は、配線パターン２４によってＶＤＤ用配線パタ
ーン１１に接続されている。
【００３２】以上の如くパターン表示された従来回路と
本実施形態の回路は、図３（ａ）と図３（ｂ）から明ら
かなようにその面積比が約１８対８となり、本実施形態
の回路は従来回路の約６割程度の面積で実現できること
が分かる。
本実施形態の回路は、図３（ａ）と図３（ｂ）から明ら
かなようにその面積比が約１８対８となり、本実施形態
の回路は従来回路の約６割程度の面積で実現できること
が分かる。
【００３３】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、従来回路に比べて電源を供給する際に経由す
るトランジスタの数が１つ少ないので、その分、パター
ン面積を小さくすることができる。さらに、従来回路に
比べて、貫通電流経路にあるＰチャネルＭＯＳトランジ
スタの寸法を最小限に抑えることができるので、電源の
切り換わり目の貫通電流を減少させることができる。
によれば、従来回路に比べて電源を供給する際に経由す
るトランジスタの数が１つ少ないので、その分、パター
ン面積を小さくすることができる。さらに、従来回路に
比べて、貫通電流経路にあるＰチャネルＭＯＳトランジ
スタの寸法を最小限に抑えることができるので、電源の
切り換わり目の貫通電流を減少させることができる。
【００３４】この第２の発明によれば、上記第１の発明
と同様の効果を、簡易な構成で的確に実現することがで
きる。
と同様の効果を、簡易な構成で的確に実現することがで
きる。
【図１】本発明の第１実施形態に係る電源切り換え回路
の回路図である。
の回路図である。
【図２】図１に示した回路のシミュレーション波形図で
ある。
ある。
【図３】図１に示す本実施形態の電源切り換え回路と図
４に示す従来回路とを比較したパターン平面図である。
４に示す従来回路とを比較したパターン平面図である。
【図４】従来の電源切り換え回路の回路図である。
【図５】図４に示した回路のシミュレーション波形図で
ある。
ある。
１ Ｐ−ＭＯＳトランジスタ（第１のＰチャネルＭＯＳ
トランジスタ） ２ Ｐ−ＭＯＳトランジスタ（第２のＰチャネルＭＯＳ
トランジスタ） ３ Ｐ−ＭＯＳトランジスタ（第３のＰチャネルＭＯＳ
トランジスタ） ４ Ｎ−ＭＯＳトランジスタ（第１のＮチャネルＭＯＳ
トランジスタ） ５ インバータ １０ 内部回路 Ｎ１ ノード ＶＩＮ 内部回路への電源供給ライン ＶＤＤ 主電源 ＶＳＴＢＹ 補助電源
トランジスタ） ２ Ｐ−ＭＯＳトランジスタ（第２のＰチャネルＭＯＳ
トランジスタ） ３ Ｐ−ＭＯＳトランジスタ（第３のＰチャネルＭＯＳ
トランジスタ） ４ Ｎ−ＭＯＳトランジスタ（第１のＮチャネルＭＯＳ
トランジスタ） ５ インバータ １０ 内部回路 Ｎ１ ノード ＶＩＮ 内部回路への電源供給ライン ＶＤＤ 主電源 ＶＳＴＢＹ 補助電源
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年１２月１７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明の特徴は、第１の電源と出力ノードとの
間に接続された第１のＰチャネルＭＯＳトランジスタ
と、第２の電源と前記出力ノードとの間に接続され前記
第１の電源によりオン／オフ制御される第２のＰチャネ
ルＭＯＳトランジスタと、前記第１の電源の反転電位を
前記第１のＰチャネルＭＯＳトランジスタのゲートに供
給するインバータ回路とを備えたことにある。
に、第１の発明の特徴は、第１の電源と出力ノードとの
間に接続された第１のＰチャネルＭＯＳトランジスタ
と、第２の電源と前記出力ノードとの間に接続され前記
第１の電源によりオン／オフ制御される第２のＰチャネ
ルＭＯＳトランジスタと、前記第１の電源の反転電位を
前記第１のＰチャネルＭＯＳトランジスタのゲートに供
給するインバータ回路とを備えたことにある。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】この第１の発明によれば、内部の回路に第
２の電源を供給する場合に、従来回路がデイメンジョン
の大きなＰチャネルＭＯＳトランジスタを２個経由して
供給するのに対し、第２の電源を内部の回路に十分供給
するのに従来回路と同程度のディメンジョンのＰチャネ
ルＭＯＳトランジスタ（第２のＰチャネルＭＯＳトラン
ジスタ）１個経由すれば済む。さらに、貫通電流経路に
あるＰチャネルＭＯＳトランジスタの寸法を最小限に抑
えることができるので、電源の切り換わり目の貫通電流
が減少する。
２の電源を供給する場合に、従来回路がデイメンジョン
の大きなＰチャネルＭＯＳトランジスタを２個経由して
供給するのに対し、第２の電源を内部の回路に十分供給
するのに従来回路と同程度のディメンジョンのＰチャネ
ルＭＯＳトランジスタ（第２のＰチャネルＭＯＳトラン
ジスタ）１個経由すれば済む。さらに、貫通電流経路に
あるＰチャネルＭＯＳトランジスタの寸法を最小限に抑
えることができるので、電源の切り換わり目の貫通電流
が減少する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】第２の発明の特徴は、第１のＰチャネルＭ
ＯＳトランジスタのソースに第１の電源を接続し、第２
のＰチャネルＭＯＳトランジスタのソースに第２の電源
を接続し、前記第１のＰチャネルＭＯＳトランジスタの
サブストレートとドレインを接続すると共に、前記第２
のＰチャネルＭＯＳトランジスタのサブストレートとソ
ースを接続し、前記第２のＰチャネルＭＯＳトランジス
タのゲートに前記第１の電源を供給し、この第１及び第
２のＰチャネルＭＯＳトランジスタのドレインを互いに
接続してそのドレインから内部の回路に電位を供給する
電位供給部と、第３のＰチャネルＭＯＳトランジスタと
第１のＮチャネルＭＯＳトランジスタの各ドレイン及び
各ゲート同士をそれぞれ接続すると共に、前記第３のＰ
チャネルＭＯＳトランジスタと前記第１のＮチャネルＭ
ＯＳトランジスタのソースには各々所定の電源を接続
し、その各サブストレートにそれぞれ所定のバイアス電
圧を与えて相補型インバータ回路を構成し、この相補型
インバータ回路の入力端に前記第１の電源を供給し、そ
の出力端を前記第２のＰチャネルＭＯＳトランジスタの
ゲートに接続した切り換え制御部とを備えたことにあ
る。
ＯＳトランジスタのソースに第１の電源を接続し、第２
のＰチャネルＭＯＳトランジスタのソースに第２の電源
を接続し、前記第１のＰチャネルＭＯＳトランジスタの
サブストレートとドレインを接続すると共に、前記第２
のＰチャネルＭＯＳトランジスタのサブストレートとソ
ースを接続し、前記第２のＰチャネルＭＯＳトランジス
タのゲートに前記第１の電源を供給し、この第１及び第
２のＰチャネルＭＯＳトランジスタのドレインを互いに
接続してそのドレインから内部の回路に電位を供給する
電位供給部と、第３のＰチャネルＭＯＳトランジスタと
第１のＮチャネルＭＯＳトランジスタの各ドレイン及び
各ゲート同士をそれぞれ接続すると共に、前記第３のＰ
チャネルＭＯＳトランジスタと前記第１のＮチャネルＭ
ＯＳトランジスタのソースには各々所定の電源を接続
し、その各サブストレートにそれぞれ所定のバイアス電
圧を与えて相補型インバータ回路を構成し、この相補型
インバータ回路の入力端に前記第１の電源を供給し、そ
の出力端を前記第２のＰチャネルＭＯＳトランジスタの
ゲートに接続した切り換え制御部とを備えたことにあ
る。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】次に、本実施形態の動作を図２を参照しつ
つ説明する。なお、図２は、本実施形態のシミュレーシ
ョン波形図であり、主電源ＶＤＤの電位の低下と、それ
に伴って変化するインバータ５の出力ノードＮ１と、内
部に供給されるＶＩＮラインの電位とを示している。
つ説明する。なお、図２は、本実施形態のシミュレーシ
ョン波形図であり、主電源ＶＤＤの電位の低下と、それ
に伴って変化するインバータ５の出力ノードＮ１と、内
部に供給されるＶＩＮラインの電位とを示している。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】さらに、ＶＤＤ用配線パターン２０１は、
コンタクト３０２Ｇを介してＰ−ＭＯＳトランジスタ１
０２と１０３の共通ゲート電極３０１に接続されてい
る。この共通ゲート電極３０１は、１０本のゲートフィ
ンガー３０１Ｇで構成されている。Ｐ−ＭＯＳトランジ
スタ１０２のドレイン領域は、５つのコンタクト１０２
Ｄと５つのコンタクト１０３Ｓによって配線パターン３
０２を介して、Ｐ−ＭＯＳトランジスタ１０３のソース
領域と接続され、そのＰ−ＭＯＳトランジスタ１０３の
ソース領域が前記コンタクトＮ１１に接続されている。
また、Ｐ−ＭＯＳトランジスタ１０３のドレイン領域
は、６つのコンタクト１０３Ｄを介してＶＩＮ用配線パ
ターン２０３に接続され、Ｐ−ＭＯＳトランジスタ１０
２のソース領域は、５つのコンタクト１０２Ｓを介して
ＶＳＴＢＹ用配線パターン２０２に接続されている。
コンタクト３０２Ｇを介してＰ−ＭＯＳトランジスタ１
０２と１０３の共通ゲート電極３０１に接続されてい
る。この共通ゲート電極３０１は、１０本のゲートフィ
ンガー３０１Ｇで構成されている。Ｐ−ＭＯＳトランジ
スタ１０２のドレイン領域は、５つのコンタクト１０２
Ｄと５つのコンタクト１０３Ｓによって配線パターン３
０２を介して、Ｐ−ＭＯＳトランジスタ１０３のソース
領域と接続され、そのＰ−ＭＯＳトランジスタ１０３の
ソース領域が前記コンタクトＮ１１に接続されている。
また、Ｐ−ＭＯＳトランジスタ１０３のドレイン領域
は、６つのコンタクト１０３Ｄを介してＶＩＮ用配線パ
ターン２０３に接続され、Ｐ−ＭＯＳトランジスタ１０
２のソース領域は、５つのコンタクト１０２Ｓを介して
ＶＳＴＢＹ用配線パターン２０２に接続されている。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正内容】
【００３１】さらに、このコンタクトＮ１には、Ｎ−Ｍ
ＯＳトランジスタ４のドレイン領域が直接接続されると
共に、Ｐ−ＭＯＳトランジスタ３のドレイン領域がコン
タクト３Ｄによって接続されている。また、Ｐ−ＭＯＳ
トランジスタ３のソース領域は、コンタクト３Ｓを介し
てＶＳＴＢＹ用配線パターン１５に接続され、Ｎ−ＭＯ
Ｓトランジスタ４のソース領域はコンタクト４Ｓを介し
てＧＮＤ用配線パターン１４に接続されている。Ｐ−Ｍ
ＯＳトランジスタ３とＮ−ＭＯＳトランジスタ４のゲー
ト電極２４は、コンタクト２５を介してＶＤＤ用配線パ
ターン１１に接続されている。
ＯＳトランジスタ４のドレイン領域が直接接続されると
共に、Ｐ−ＭＯＳトランジスタ３のドレイン領域がコン
タクト３Ｄによって接続されている。また、Ｐ−ＭＯＳ
トランジスタ３のソース領域は、コンタクト３Ｓを介し
てＶＳＴＢＹ用配線パターン１５に接続され、Ｎ−ＭＯ
Ｓトランジスタ４のソース領域はコンタクト４Ｓを介し
てＧＮＤ用配線パターン１４に接続されている。Ｐ−Ｍ
ＯＳトランジスタ３とＮ−ＭＯＳトランジスタ４のゲー
ト電極２４は、コンタクト２５を介してＶＤＤ用配線パ
ターン１１に接続されている。
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
Claims (2)
- 【請求項１】 第１の電源と出力ノードとの間に接続さ
れた第１のＰチャネルＮＯＳトランジスタと、 第２の電源と前記出力ノードとの間に接続され前記第１
の電源によりオン／オフ制御される第２のＰチャネルＮ
ＯＳトランジスタと、 前記第１の電源の反転電位を前記第１のＰチャネルＮＯ
Ｓトランジスタのゲートに供給するインバータ回路とを
備えたことを特徴とする電源切り換え回路。 - 【請求項２】 第１のＰチャネルＭＯＳトランジスタの
ソースに第１の電源を接続し、第２のＰチャネルＭＯＳ
トランジスタのソースに第２の電源を接続し、前記第１
のＰチャネルＭＯＳトランジスタのサブストレートとド
レインを接続すると共に、前記第２のＰチャネルＭＯＳ
トランジスタのサブストレートとソースを接続し、前記
第２のＰチャネルＭＯＳトランジスタのゲートに前記第
１の電源を供給し、この第１及び第２のＰチャネルＭＯ
Ｓトランジスタのドレインを互いに接続してそのドレイ
ンから外部の回路に電位を供給する電位供給部と、 第３のＰチャネルＭＯＳトランジスタと第１のＮチャネ
ルＭＯＳトランジスタの各ドレイン及び各ゲート同士を
それぞれ接続すると共に、前記第３のＰチャネルＭＯＳ
トランジスタと前記第１のＮチャネルＭＯＳトランジス
タのソースには各々所定の電源を接続し、その各サブス
トレートにそれぞれ所定のバイアス電圧を与えて相補型
インバータ回路を構成し、この相補型インバータ回路の
入力端に前記第１の電源を供給し、その出力端を前記第
２のＰチャネルＭＯＳトランジスタのゲートに接続した
切り換え制御部とを備えたことを特徴とする電源切り換
え回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8288627A JPH10135810A (ja) | 1996-10-30 | 1996-10-30 | 電源切り換え回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8288627A JPH10135810A (ja) | 1996-10-30 | 1996-10-30 | 電源切り換え回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10135810A true JPH10135810A (ja) | 1998-05-22 |
Family
ID=17732635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8288627A Withdrawn JPH10135810A (ja) | 1996-10-30 | 1996-10-30 | 電源切り換え回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10135810A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7053691B2 (en) * | 2003-05-06 | 2006-05-30 | Hewlett-Packard Development Company, L.P. | Electrical circuit for selecting a desired power source |
-
1996
- 1996-10-30 JP JP8288627A patent/JPH10135810A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7053691B2 (en) * | 2003-05-06 | 2006-05-30 | Hewlett-Packard Development Company, L.P. | Electrical circuit for selecting a desired power source |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040106 |