JP2003060040A - 半導体装置およびそのテスト方法 - Google Patents

Abstract

(57)【要約】 【課題】 低電流によるプローブテストにより高精度の
大電流特性を得ることのできる半導体装置を提供する。 【解決手段】 同一チップに２種類の半導体素子、即ち
メインパターン１とサブパターン２が存在する。サブパ
ターン２はメインパターン１と同一構造を有し、且つメ
インパターン１よりもサイズが小さい。両者は共に同一
チップに形成されているので、相似の電気的特性を有し
ている。従って、サブパターン２おける微小電流による
プローブテストで得られた特性から、メインパターン１
の大電流特性を高い精度で得ることが可能である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置、特に大
電流用途の半導体装置に関するものでる。

【０００２】

【従来の技術】例えば、モータ制御などに使用されるス
イッチング素子等の大電流用途の半導体装置のウェーハ
テスト及びベアチップテスト等のチップテストにおける
電気的試験において、大電流特性を得ることは有意義で
ある。

【０００３】図４は従来の半導体装置における半導体素
子パターン１０を示す図である。この図のように、従来
の半導体素子パターン１０は単一の素子から成ってお
り、その周囲は例えばトレンチ分離等の素子分離領域１
１により他の素子と分離されている。上記ウェーハテス
トやべアチップテストにおける電気的試験は、ウェーハ
チップのボンディングパッド上にプローブ針を接触させ
て試験電流を流すことにより行われる。このような試験
をプローブテストという。

【０００４】

【発明が解決しようとする課題】しかし、このプローブ
テストにおいて試験電流を大きくすると、測定に用いる
プローブ針とボンディングパッドとの接触状態による影
響が大きくなり、その接触状態によっては試験対象であ
る半導体素子内において電流集中が発生しやすくなる。
電流集中が起こると、試験電流が試験対象である半導体
素子の定格電流以下である場合でも、半導体素子内の電
流集中が生じた部分において定格電流以上の電流が流れ
る恐れがある。そして最悪の場合、電流集中が発生した
部分の発熱による素子の熱破壊に至ってしまう。

【０００５】よって、従来のプローブテストにおいて
は、定格電流に比べて余裕をもった低い試験電流による
特性試験を行わざるを得なく、充分な精度の大電流特性
を得ることは困難であった。その結果、例えば大電流用
の半導体装置を複数並列接続して用いようとする場合
に、大電流特性の揃った半導体装置を複数個選択して準
備することが困難であり、並列接続された各半導体装置
ごとに流れる電流がアンバランスになる恐れがある。そ
して、そのために装置における発熱が不均一になった
り、並列接続された各半導体装置の定格電流に対して、
必要以上のマージンをもって動作させる必要が生じる。
言い換えれば、必要以上に大きな定格電流を有する半導
体装置を準備する必要が生じ、コストの増大を招くこと
になる。

【０００６】本発明は以上のような課題を解決するため
になされたものであり、低電流によるプローブテストに
より高精度な大電流特性を得ることのできる半導体装置
を提供することを目的とする。

【０００７】

【課題を解決するための手段】請求項１に記載の半導体
装置は、第１の半導体素子と、前記第１の半導体素子と
同一構造かつ前記第１の半導体素子よりもサイズが小さ
い第２の半導体素子とを備え、前記第１の半導体素子
と、前記第２の半導体素子が共に同一チップ内に形成さ
れることを特徴とする。

【０００８】請求項２に記載の半導体装置は、請求項１
に記載の半導体装置であって、前記第２の半導体素子
が、前記第１の半導体素子の外部に形成されることを特
徴とする。

【０００９】請求項３に記載の半導体装置は、同一チッ
プ内に形成された互いに同一構造を有する複数の要素半
導体素子を並列接続することにより形成される半導体素
子を備えることを特徴とする。

【００１０】請求項４に記載の半導体装置は、請求項３
に記載の半導体装置であって、前記複数の要素半導体素
子が、互いに同一サイズであることを特徴とする。

【００１１】請求項５に記載の半導体装置のテスト方法
は、請求項１または請求項２に記載の半導体装置のテス
ト方法であって、前記第１の半導体素子のテストの際
に、前記第１の半導体素子のテストに代えて前記第２の
半導体素子のテストを行うことを特徴とする。

【００１２】請求項６に記載の半導体装置のテスト方法
は、請求項３または請求項４に記載の半導体装置のテス
ト方法であって、前記半導体素子のテストの際に、前記
半導体素子のテストに代えて１個以上の前記要素半導体
素子のテストを行うことを特徴とする。

【００１３】

【発明の実施の形態】＜実施の形態１＞図１は本発明の
実施の形態１に係る半導体装置における半導体素子パタ
ーンを示す図である。この図に示すように、本実施の形
態に係る半導体装置の半導体素子パターンは、共に同一
チップ内に形成された２種類の半導体素子、即ちメイン
パターン１と、サブパターン２とから構成される。ここ
で、サブパターン２は、メインパターン１と同一構造を
有し、且つメインパターン１よりもサイズが小さい素子
である。つまり、サブパターン２の定格電圧はメインパ
ターン１の定格電圧と同じであり、定格電流はメインパ
ターン１の定格電流よりも小さい。また、メインパター
ン１の周囲は、例えばトレンチ分離等の素子分離領域５
によって他の素子と分離されている。さらに、サブパタ
ーン２の周囲は、例えばガードリング等の分離帯６によ
ってメインパターン１と分離されている。

【００１４】ここで、メインパターン１とサブパターン
２は共に同一チップ内に形成されているので、両者は相
似の電気特性を有しており、サブパターン２の電流特性
からメインパターン１の電流特性を得ることができる。
例えば、サブパターン２の試験電流をサブパターン２の
定格電流としたときの測定値から、メインパターン１に
おける定格電流に対する電流特性が得られる。

【００１５】よって、メインパターン１における定格電
流もしくはそれ以上の大電流による特性試験を、サイズ
の小さいパターン２において比較的小さい試験電流によ
って等価的に行うことができる。つまり、サブパターン
２における微小電流による特性試験で、メインパターン
１における大電流試験相当の特性を得ることができる。
従って、メインパターン１の大電流によるプローブテス
トの代わりに、サブパターン２の比較的小さい試験電流
によるプローブテストを行えばよい。

【００１６】つまり、サブパターン２における小さい試
験電流によるプローブテストのみを行えばよいので、プ
ローブテストの試験電流が大電流のときに生じる電流集
中による半導体素子の熱破壊の問題を回避できる。ま
た、メインパターン１とサブパターン２とは同一チップ
内に形成されているので、サブパターン２の小さい試験
電流によるプローブテストの結果から、メインパターン
１の大電流特性を高い精度で得ることができる。

【００１７】その結果、大電流特性の揃った半導体装置
を複数個選択するようなことが容易になり、例えば大電
流用の半導体装置を複数並列接続して用いる場合に、各
半導体装置ごとに流れる電流を均一にできるので、不均
一な発熱を抑えると共に、定格電流に対して必要以上の
マージンをもって動作させる必要が生じるという問題を
解決できる。それにより、半導体装置として必要以上に
大きな定格電流のものを選択する必要は無く、コストの
増大を抑えることができる。

【００１８】また、半導体装置の大電流特性を得るため
に当該半導体装置に実際に過剰な試験電流を流して試験
する必要は無いので、試験電流による半導体装置の酸化
膜の劣化を抑える効果も得られる。

【００１９】さらに、特性試験において大電流を流す必
要がなくなるため、試験装置において大電流を生成する
ための電源は不要になる。従って、試験装置の低コスト
化、小型化に寄与できる。

【００２０】ところで、サブパターン２の定格電流は、
サブパターン２のサイズによって決まる。つまり、形成
するサブパターン２のサイズによって、メインパターン
１の大電流特性を得るために行うサブパターン２のプロ
ーブテストにおける試験電流が決定する。言い換えれ
ば、サブパターン２のサイズを調整することで、メイン
パターン１の大電流特性を得るためにサブパターン２に
対して実際に行われるプローブテストの試験電流を調整
することができる。よって、サブパターン２のプローブ
テストの試験電流を、プローブテストを行う装置におい
て高い測定精度が得られる試験電流の値にすることが可
能である。つまり、サブパターン２のサイズを選択する
ことでサブパターン２の高い精度でのプローブテストが
可能になり、その結果として、メインパターン１の高電
圧特性を高い精度で得ることができる。

【００２１】なおサブパターン２は、半導体装置全体の
効率を考慮すると、通常の使用状態においてメインパタ
ーン１に並列接続されて使用されることが望ましいが、
メインパターン１の高電圧特性を得るためのプローブテ
スト専用のものであるとしても良い。

【００２２】＜実施の形態２＞図１に示した半導体装置
の半導体素子パターンにおいて、サブパターン２はメイ
ンパターン１の内側に形成された構成となっていた。上
記したように、メインパターン１とサブパターン２とは
ガードリング等の分離帯６によって分離されているが、
その分離帯６は、例えばメインパターン１の周囲に形成
されるトレンチ分離等の素子分離領域ほど高い耐電圧性
能を有するものではない。

【００２３】例えば、半導体装置の通常使用時にメイン
パターン１とサブパターン２とを並列接続して使用する
場合、メインパターン１とサブパターン２には常に同じ
電圧が加わるため、その分離帯６は高い耐電圧性能を有
するもので無くても充分である。また、サブパターン２
をメインパターン１の高電圧特性を得るためのプローブ
テスト専用のものとした場合、半導体装置の通常使用時
にメインパターン１とサブパターン２との間に電位差が
生じる可能性があるが、仮に分離帯６がその電位差を保
持できなかったとしても、メインパターン１の動作には
大きな影響は無く、製品としての性能を損なうことには
ならない。このように、通常使用時においてはメインパ
ターン１とサブパターン２との間の分離帯６は高い耐電
圧性能を有する必要は無い。

【００２４】しかし、図１に示した半導体装置のチップ
テストにおいて、例えばゲート耐量や飽和電流の測定
等、製品にダメージを残す可能性がある試験をサブパタ
ーン２に対して行う場合、メインパターン１とサブパタ
ーン２との間には大きな電位差が生じることになる。こ
のときメインパターン１とサブパターン２の分離帯６の
耐電圧性能が低いと、該分離帯６はその試験電圧を保持
しきれず、メインパターン１に対しても試験によるダメ
ージが加わり、最悪の場合そのために半導体装置が製品
として成り立たなくなる。

【００２５】その問題を解決するために、メインパター
ン１とサブパターン２との間の分離帯に高い耐電圧性能
を持つトレンチ分離等による分離帯を形成することも可
能である。しかし、上記したように、分離帯６の高い耐
電圧性能は通常使用時においては必要無いものであるの
で、そのために半導体装置の製造工程が複雑になること
は無駄なことである。

【００２６】そこで、本実施の形態においては図２に示
すように、サブパターン２をメインパターン１の外側に
形成する。それ以外の構成は図１に示したものと同じで
ある。つまり、サブパターン２は、メインパターン１と
同一チップかつメインパターン１の外側に形成され、メ
インパターン１と同一構造を有し、メインパターン１よ
りもサイズが小さい素子である。

【００２７】図２に示すように、サブパターン２はメイ
ンパターン１の外部に形成される。上記したようにメイ
ンパターン１の外周には、高い耐電圧性能を有する例え
ばトレンチ分離等の素子分離領域５が形成されるので、
メインパターン１とサブパターン２との間は必然的に高
い耐電圧性能を有する分離帯によって分離されることと
なる。

【００２８】よって、半導体装置のチップテストにおい
て、例えばゲート耐量や飽和電流の測定等、製品にダメ
ージを残す可能性がある試験をサブパターン２に対して
行った場合の、当該試験によるメインパターン１への影
響を抑えることができる。

【００２９】なお、上記した実施の形態１に係る半導体
装置と同様の作用効果を奏することは明らかであり、こ
こでの詳細な説明は省略する。

【００３０】また、図１に示した半導体素子パターンに
おける、メインパターン１の外周およびサブパターン２
の外周の両方に、トレンチ分離等の高い耐電圧性能を有
する素子分離領域を形成することと比較して、図２に示
した半導体素子パターンは容易に形成でき、その製造工
程が複雑でないことは明らかである。

【００３１】＜実施の形態３＞図３は、実施の形態３に
係る半導体装置における半導体素子パターンを示す図で
ある。この図に示すように、本実施の形態の半導体素子
パターンは、同一チップ内に形成された互いに同一構造
を有する複数の半導体素子３により構成され、当該半導
体装置の通常使用時においては、それら同一チップ内の
半導体素子３を全て並列接続することで大容量化して使
用する。また、この図においても、５はトレンチ分離等
の素子分離領域、６はガードリング等による分離帯を示
している。なお、以下の説明においては、半導体素子３
を全て並列接続してたものを便宜上、大容量素子と称
し、さらに、その要素となる個々の半導体素子３を要素
半導体素子と定義する。

【００３２】要素半導体素子３は全て同一チップ内に形
成され、互いに同一の構造を有するものであるので、そ
れらは全て類似した電気的特性を有するものである。従
って、それらを複数個並列接続して形成される大容量素
子は個々の要素半導体素子３の特性に相似の電気特性を
有するものとなる。よって、個々の要素半導体素子３の
うちの任意のものの電流特性から、それらを複数個並列
接続して形成した大容量素子の電流特性を得ることがで
きる。例えば、任意の要素半導体素子３において試験電
流を要素半導体素子３の定格電流としたときの測定値か
ら、大容量素子における定格電流に対する電流特性が得
られる。その関係は、実施の形態１および実施の形態２
に示した、サブパターンとメインパターンとの関係と同
一である。言い換えれば、本実施の形態においては、同
一チップ内に形成された複数のサブパターン（要素半導
体素子３）を複数個並列接続することによって、１つの
メインパターン（大容量素子）が形成されると言うこと
もできる。

【００３３】つまり、大容量素子の定格電流もしくはそ
れ以上の大電流による特性試験を、サイズの小さい個々
の要素半導体素子３において比較的小さい試験電流によ
って等価的に行うことができる。よって、要素半導体素
子３における微小電流による特性試験で、大容量素子に
おける大電流試験相当の特性を得ることができる。従っ
て、大容量素子の大電流によるプローブテストの代わり
に、要素半導体素子３における比較的小さい試験電流に
よるプローブテストを行えばよい。

【００３４】つまり、要素半導体素子３における小さい
試験電流によるプローブテストのみを行えばよいので、
プローブテストの試験電流が大電流のときに生じる電流
集中による半導体素子の熱破壊の問題を回避できる。ま
た、全ての要素半導体素子３は同一チップ内に形成され
ているので、要素半導体素子３の小さい試験電流による
プローブテストの結果から、大容量素子の大電流特性を
高い精度で得ることができる。

【００３５】その結果、大電流特性の揃った半導体装置
を複数個選択するようなことが容易になり、例えば大電
流用の半導体装置を複数並列接続して用いる場合に、不
均一な発熱を抑えると共に、定格電流に対して必要以上
のマージンをもって動作させる必要が生じるという問題
を解決できる。それにより、半導体装置として必要以上
に大きな定格電流のものを選択する必要は無く、コスト
の増大を抑えることができる。

【００３６】また、半導体装置の大電流特性を得るため
に当該半導体装置に実際に過剰な試験電流を流して試験
する必要は無いので、試験電流による半導体装置の酸化
膜の劣化を抑える効果も得られる。

【００３７】さらに、特性試験において大電流を流す必
要がなくなるため、試験装置において大電流を生成する
ための電源は不要になる。従って、試験装置の低コスト
化、小型化に寄与できる。

【００３８】また、大容量素子を形成する個々の要素半
導体素子３のサイズを調整することで、大容量素子の大
電流特性を得るために要素半導体素子３に対して実際に
行われるプローブテストの試験電流を調整することがで
きる。よって、要素半導体素子３のプローブテストの試
験電流を、プローブテストを行う装置において高い測定
精度が得られる試験電流の値にすることが可能である。
つまり、要素半導体素子３のサイズを選択することで、
大容量素子の高電圧特性を高い精度で得ることが可能で
ある。

【００３９】またここで、全ての要素半導体素子３のサ
イズを同じにしておけば、大容量素子を形成する半導体
素子パターン上の任意の要素半導体素子３に対して同一
の特性試験ができるため、プローブテストを行う要素半
導体素子３を選択する必要が無くなる。さらに、そのよ
うな同一の特性試験を複数個の要素半導体素子３に行う
ことで、大容量素子の特性をより高い確度で得ることが
できる。

【００４０】

【発明の効果】請求項１に記載の半導体装置によれば、
第１の半導体素子と、第１の半導体素子と同一構造かつ
第１の半導体素子よりもサイズが小さい第２の半導体素
子とを備え、第１の半導体素子と、第２の半導体素子が
共に同一チップ内に形成されるので、第２の半導体素子
は第１の半導体素子と相似の電気的特性を有し、第２の
半導体素子における微小電流によるプローブストで、第
１の半導体素子の大電流特性を高い精度で得ることがで
きる。

【００４１】その結果、大電流特性の揃った半導体装置
を複数個選択するようなことが容易になり、例えば大電
流用の半導体装置を複数並列接続して用いる場合に、不
均一な発熱を抑えると共に、定格電流に対して必要以上
のマージンをもって動作させる必要が生じるという問題
を解決できる。それにより、半導体装置として必要以上
に大きな定格電流のものを選択する必要は無くなり、コ
ストの増大を抑えることができる。

【００４２】また、大電流によるプローブテストを行わ
ないので、プローブテストにおける電流集中による半導
体素子の熱破壊の問題や、大電流試験による半導体装置
の酸化膜の劣化を回避できる。さらに、試験装置が大電
流を発生する電源を有する必要が無いため、試験装置の
小型化、低コスト化に寄与できる。

【００４３】さらに、第２の半導体装置のサイズを選択
することで、第２の半導体装置に対して実際に行うプロ
ーブテストの試験電流を調整でき、試験装置において高
い測定精度が得られる試験電流レンジに調整することで
高精度の試験を行うことができる。

【００４４】請求項２に記載の半導体装置によれば、請
求項１に記載の半導体装置において、第２の半導体素子
が、第１の半導体素子の外部に形成されるので、第１の
半導体素子と第２の半導体素子との間は、高い耐電圧性
能を有する分離領域によって分離される行われることと
なる。

【００４５】よって、半導体装置のチップテストにおい
て、例えばゲート耐量や飽和電流の測定等、製品にダメ
ージを残す可能性がある試験を第２の半導体素子に対し
て行った場合の、その試験による第１の半導体素子への
影響を抑えることができる。

【００４６】請求項３に記載の半導体装置によれば、同
一チップ内に形成された互いに同一構造を有する複数の
要素半導体素子を並列接続することにより形成される半
導体素子を備えるので、半導体素子は要素半導体素子と
相似の電気的特性を有し、半導体素子における微小電流
によるプローブストで、要素半導体素子の大電流特性を
高い精度で得ることができる。

【００４７】その結果、大電流特性の揃った半導体装置
を複数個選択するようなことが容易になり、例えば大電
流用の半導体装置を複数並列接続して用いる場合に、不
均一な発熱を抑えると共に、定格電流に対して必要以上
のマージンをもって動作させる必要が生じるという問題
を解決できる。それにより、半導体装置として必要以上
に大きな定格電流のものを選択する必要は無くなり、コ
ストの増大を抑えることができる。

【００４８】また、大電流によるプローブテストを行わ
ないので、プローブテストにおける電流集中による半導
体素子の熱破壊の問題や、大電流試験による半導体装置
の酸化膜の劣化を回避できる。さらに、試験装置が大電
流を発生する電源を有する必要が無いため、試験装置の
小型化、低コスト化に寄与できる。

【００４９】さらに、半導体装置のサイズを選択するこ
とで、半導体装置に対して実際に行うプローブテストの
試験電流を調整でき、試験装置において高い測定精度が
得られる試験電流レンジに調整することで高精度の試験
を行うことができる。

【００５０】請求項４に記載の半導体装置によれば、請
求項３に記載の半導体装置において、複数の要素半導体
素子が、互いに同一サイズであるので、半導体素子を形
成する要素半導体素子に対して同一の特性試験を行うこ
とができるため、プローブテストを行う要素半導体素子
を選択する必要は無い。さらに、同一の特性試験を複数
個の要素半導体素子に行うことで、半導体素子の特性を
より高い確度で得ることができる。

【００５１】請求項５に記載の半導体装置のテスト方法
によれば、請求項１または請求項２に記載の半導体装置
のテストにおいて、第１の半導体素子のテストの際に、
第１の半導体素子のテストに代えて第２の半導体素子の
テストを行うので、例えば、第１の半導体素子の大電流
によるプローブテストにおける電流集中による第１の半
導体素子の熱破壊の問題や、大電流試験による第１の半
導体装置の酸化膜の劣化を回避できる。また、第２の半
導体装置のテストは小さい電流で行えばよいので、試験
装置が大電流を発生する電源を有する必要は無く、試験
装置の小型化、低コスト化に寄与できる。

【００５２】請求項６に記載の半導体装置のテスト方法
によれば、請求項３または請求項４に記載の半導体装置
のテストにおいて、半導体素子のテストの際に、半導体
素子のテストに代えて１個以上の要素半導体素子のテス
トを行うので、例えば、半導体素子の大電流によるプロ
ーブテストにおける電流集中による半導体素子の熱破壊
の問題や、大電流試験による半導体装置の酸化膜の劣化
を回避できる。また、要素半導体装置のテストは小さい
電流で行えばよいので、試験装置が大電流を発生する電
源を有する必要は無く、試験装置の小型化、低コスト化
に寄与できる。

【００５３】また、複数個の要素半導体素子に対してテ
ストを行うことで、要素半導体素子により形成される半
導体素子の特性をより高い確度で得ることができる。

【図面の簡単な説明】

【図１】 実施の形態１に係る半導体装置における半導
体素子パターンを示す図である。

【図２】 実施の形態２に係る半導体装置における半導
体素子パターンを示す図である。

【図３】 実施の形態３に係る半導体装置における半導
体素子パターンを示す図である。

【図４】 従来の半導体装置における半導体素子パター
ンを示す図である。

【符号の説明】

１ メインパターン、２ サブパターン、３ 要素半導
体素子、５ 素子分離領域、６ 分離帯。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 第１の半導体素子と、 前記第１の半導体素子と同一構造かつ前記第１の半導体
   素子よりもサイズが小さい第２の半導体素子とを備え、 前記第１の半導体素子と、前記第２の半導体素子が共に
   同一チップ内に形成される、ことを特徴とする半導体装
   置。
2. 【請求項２】 請求項１に記載の半導体装置であって、 前記第２の半導体素子が、前記第１の半導体素子の外部
   に形成される、ことを特徴とする半導体装置。
3. 【請求項３】 同一チップ内に形成された互いに同一構
   造を有する複数の要素半導体素子を並列接続することに
   より形成される半導体素子を備える、ことを特徴とする
   半導体装置。
4. 【請求項４】 請求項３に記載の半導体装置であって、 前記複数の要素半導体素子が、互いに同一サイズであ
   る、ことを特徴とする半導体装置。
5. 【請求項５】 請求項１または請求項２に記載の半導体
   装置のテスト方法であって、 前記第１の半導体素子のテストの際に、前記第１の半導
   体素子のテストに代えて前記第２の半導体素子のテスト
   を行う、ことを特徴とする半導体装置のテスト方法。
6. 【請求項６】 請求項３または請求項４に記載の半導体
   装置のテスト方法であって、 前記半導体素子のテストの際に、前記半導体素子のテス
   トに代えて１個以上の前記要素半導体素子のテストを行
   う、ことを特徴とする半導体装置のテスト方法。