JPH0241110B2 - - Google Patents
Info
- Publication number
- JPH0241110B2 JPH0241110B2 JP56047421A JP4742181A JPH0241110B2 JP H0241110 B2 JPH0241110 B2 JP H0241110B2 JP 56047421 A JP56047421 A JP 56047421A JP 4742181 A JP4742181 A JP 4742181A JP H0241110 B2 JPH0241110 B2 JP H0241110B2
- Authority
- JP
- Japan
- Prior art keywords
- current
- transistor
- power supply
- memory cell
- pair
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 4
- 230000006870 function Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 8
- 230000003068 static effect Effects 0.000 description 8
- 230000007423 decrease Effects 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は、半導体記憶装置、特にスタテイツク
型のRAM（Random Access Memory）に関す
る。スタテイツク型RAMには、消費電力の低減
を図るため、アクセスされない（スタンドバイ
時）メモリチツプの周辺回路の電源を断とする、
いわゆるパワーダウンモードを有するものがあ
る。このようなパワーダウンモードを有するスタ
テイツクRAMにおいては、周辺回路は電源断と
なるので、電力消費はほとんどないが、メモリモ
ル内では、フリツプフロツプを構成する一方のト
ランジスタがオンとなつており、電源−負荷抵抗
−オン側トランジスタの経路でセル電流が流れ
る。このセル電流は電源電圧、負荷抵抗およびト
ランジスタ等によつて電流値が決まるが、温度が
高くなる程負荷抵抗の値が小さくなるので、セル
電流が増大しスタンドバイ時の消費電力が所定の
値より大きくなる。
型のRAM（Random Access Memory）に関す
る。スタテイツク型RAMには、消費電力の低減
を図るため、アクセスされない（スタンドバイ
時）メモリチツプの周辺回路の電源を断とする、
いわゆるパワーダウンモードを有するものがあ
る。このようなパワーダウンモードを有するスタ
テイツクRAMにおいては、周辺回路は電源断と
なるので、電力消費はほとんどないが、メモリモ
ル内では、フリツプフロツプを構成する一方のト
ランジスタがオンとなつており、電源−負荷抵抗
−オン側トランジスタの経路でセル電流が流れ
る。このセル電流は電源電圧、負荷抵抗およびト
ランジスタ等によつて電流値が決まるが、温度が
高くなる程負荷抵抗の値が小さくなるので、セル
電流が増大しスタンドバイ時の消費電力が所定の
値より大きくなる。
第１図は従来のスタテイツク型RAMのメモリ
セル部を示す回路図である。
セル部を示す回路図である。
図では、メモリセル部のうち、１対のビツト線
BL、と、ワード線WL、およびこれらビツト
線とワード線のＬ交差する部分に配置されたメモ
リセルMCを示している。
BL、と、ワード線WL、およびこれらビツト
線とワード線のＬ交差する部分に配置されたメモ
リセルMCを示している。
メモリセルMCには、ゲートが互いに他方のド
レインに接続された一対のトランジスタQ1，Q2
と、負荷抵抗R1，R2と、トランジスタQ1，Q2の
各ドレインとビツト線間に設けられ、ゲートがワ
ード線WLに接続されたトランスフアゲート用の
トランジスタQ3，Q4が設けられている。負荷抵
抗R1，R2の一端は電源Vccに接続されている。
ビツト線BL、は夫々トランジスタQ5，Q6を
介して電源Vccに接続されている。尚、トランジ
スタQ1，Q2のソースは電源Vssに接続されてい
る。
レインに接続された一対のトランジスタQ1，Q2
と、負荷抵抗R1，R2と、トランジスタQ1，Q2の
各ドレインとビツト線間に設けられ、ゲートがワ
ード線WLに接続されたトランスフアゲート用の
トランジスタQ3，Q4が設けられている。負荷抵
抗R1，R2の一端は電源Vccに接続されている。
ビツト線BL、は夫々トランジスタQ5，Q6を
介して電源Vccに接続されている。尚、トランジ
スタQ1，Q2のソースは電源Vssに接続されてい
る。
今、このメモリセルMCにおいて、トランジス
タQ1がオン、Q2がオフである場合、メモリセル
MCがアクセスされ、ワード線WLが“Ｈ”とな
るとトランスフアゲートQ3，Q4がオンとなり、
トランジスタQ1，Q2の各ドレイン電圧がビツト
線に伝達されて、BL＝“Ｌ”、＝“Ｈ”となつ
てメモリセルMCに蓄積された情報が読み出され
る。
タQ1がオン、Q2がオフである場合、メモリセル
MCがアクセスされ、ワード線WLが“Ｈ”とな
るとトランスフアゲートQ3，Q4がオンとなり、
トランジスタQ1，Q2の各ドレイン電圧がビツト
線に伝達されて、BL＝“Ｌ”、＝“Ｈ”となつ
てメモリセルMCに蓄積された情報が読み出され
る。
一方、ワード線WL＝“Ｈ”として図示されな
い書込み回路によつて強制的にBL＝“Ｈ”、＝
“Ｌ”とすることによつて、トランジスタQ1がオ
フ、Q2がオンとなり、逆の情報をメモリセルMC
に書込むことができる。
い書込み回路によつて強制的にBL＝“Ｈ”、＝
“Ｌ”とすることによつて、トランジスタQ1がオ
フ、Q2がオンとなり、逆の情報をメモリセルMC
に書込むことができる。
ところで、メモリセルMC内で、トランジスタ
Q1がオン、Q2がオフの時、セル電流Icは電源Vcc
−負荷抵抗R1−トランジスタQ1−電源Vssの経路
で流れる。このセル電流Icは、電源電圧負荷抵
抗、トランジスタのコンダクタンスgm等によつ
てその値が決定されるが、その中で、負荷抵抗は
温度によつてその値が変化する。
Q1がオン、Q2がオフの時、セル電流Icは電源Vcc
−負荷抵抗R1−トランジスタQ1−電源Vssの経路
で流れる。このセル電流Icは、電源電圧負荷抵
抗、トランジスタのコンダクタンスgm等によつ
てその値が決定されるが、その中で、負荷抵抗は
温度によつてその値が変化する。
一般に負荷抵抗R1，R2は多結晶シリコン層に
リンＰをドープしたものであり、抵抗値は数百Ω
〜数ＧΩである。この程度の高抵抗では温度が高
くなるにつれて、キヤリアの移動度が増大するの
で、抵抗値が低下する。
リンＰをドープしたものであり、抵抗値は数百Ω
〜数ＧΩである。この程度の高抵抗では温度が高
くなるにつれて、キヤリアの移動度が増大するの
で、抵抗値が低下する。
例えば、室温25℃の時のセル電流Icが200nAで
あつたものが、70℃の時には負荷抵抗の値が低下
するために、800nA程度に増大する。
あつたものが、70℃の時には負荷抵抗の値が低下
するために、800nA程度に増大する。
このことは、16KビツトのスタテイツクRAM
を例にとると、第２図で示すようにスタンドバイ
時、室温25℃では電源電流が3.3mA程度だつたも
のが、70℃の時には約13mAになり、結果的にスタ
ンドバイ時の電源電流がかなり増加して規格値、
例えば、10mAをオーバーしてしまい、消費電力の
増大をもたらす欠点がある。
を例にとると、第２図で示すようにスタンドバイ
時、室温25℃では電源電流が3.3mA程度だつたも
のが、70℃の時には約13mAになり、結果的にスタ
ンドバイ時の電源電流がかなり増加して規格値、
例えば、10mAをオーバーしてしまい、消費電力の
増大をもたらす欠点がある。
本発明は、従来のこのような欠点を解消し、温
度が高い条件でメモリを使用しても、一定温度以
上においては消費電力が一定値より増大しないス
タテイツク型RAMを提供することを目的とす
る。
度が高い条件でメモリを使用しても、一定温度以
上においては消費電力が一定値より増大しないス
タテイツク型RAMを提供することを目的とす
る。
かかるスタテイツクRAMは、本発明に従つ
て、各ゲートが互いに他方のトランジスタのドレ
インに接続された一対のトランジスタと、該ドレ
インと電源間に接続された一対の負荷抵抗を有す
るメモリセルを備えた半導体記憶装置において、
前記一対の負荷抵抗を共通に接続する接続点と前
記電源との間に、前記負荷抵抗を介して前記メモ
リセルに流れ込む電流が所定値以上になつた時に
初めて電流の増大を抑えるように機能する電流制
限手段を設けることにより実現される。
て、各ゲートが互いに他方のトランジスタのドレ
インに接続された一対のトランジスタと、該ドレ
インと電源間に接続された一対の負荷抵抗を有す
るメモリセルを備えた半導体記憶装置において、
前記一対の負荷抵抗を共通に接続する接続点と前
記電源との間に、前記負荷抵抗を介して前記メモ
リセルに流れ込む電流が所定値以上になつた時に
初めて電流の増大を抑えるように機能する電流制
限手段を設けることにより実現される。
以下、図面を用いて本発明の一実施例を説明す
る。
る。
第３図は本発明の一実施例を示す図であり、第
１図と同じものには同じ符号を付与している。本
実施例が第１図に示す従来の回路と異なるのは、
電源Vccと負荷抵抗R1，R2が共通に接続された
接続点との間に電流制限手段CLを設けたことで
ある。この電流制限手段CLを各セルに１つずつ
付加する必要はなく、すべてのセルに対して共通
に１ケ付加するだけでも効果は同じである。この
電流制限手段CLとしては、具体的にはデイプレ
ツシヨントランジスタQ7のゲートをソースに接
続したものであり、トランジスタQ7の飽和領域
を電流リミツタとして用いたものである。即ち、
負荷抵抗R1，R2の値が温度が高くなるにつれて
低下すると、例えば負荷抵抗R1を流れるセル電
流が増加してゆく。しかし、第４図に示すように
セル電流が所定値、例えば、10mAに達すると、ト
ランジスタQ7は飽和領域に入り、温度が高くな
つてもセル電流Icは増加しない。このようにし
て、電流制限手段CLを設けることにより、温度
が高い条件でメモリを使用しても消費電力は所定
の値以上には増大することなく、一定値以下に抑
えることができる。
１図と同じものには同じ符号を付与している。本
実施例が第１図に示す従来の回路と異なるのは、
電源Vccと負荷抵抗R1，R2が共通に接続された
接続点との間に電流制限手段CLを設けたことで
ある。この電流制限手段CLを各セルに１つずつ
付加する必要はなく、すべてのセルに対して共通
に１ケ付加するだけでも効果は同じである。この
電流制限手段CLとしては、具体的にはデイプレ
ツシヨントランジスタQ7のゲートをソースに接
続したものであり、トランジスタQ7の飽和領域
を電流リミツタとして用いたものである。即ち、
負荷抵抗R1，R2の値が温度が高くなるにつれて
低下すると、例えば負荷抵抗R1を流れるセル電
流が増加してゆく。しかし、第４図に示すように
セル電流が所定値、例えば、10mAに達すると、ト
ランジスタQ7は飽和領域に入り、温度が高くな
つてもセル電流Icは増加しない。このようにし
て、電流制限手段CLを設けることにより、温度
が高い条件でメモリを使用しても消費電力は所定
の値以上には増大することなく、一定値以下に抑
えることができる。
第５図は本発明の他の実施例を示す図で、電流
制限手段としてエンハンスメントトランジスタ
Q8を用いたものであり、抵抗r1，r2を選択してゲ
ートに適切なバイアス電圧を印加することにより
このトランジスタの飽和領域を使うことができる
ようになる。
制限手段としてエンハンスメントトランジスタ
Q8を用いたものであり、抵抗r1，r2を選択してゲ
ートに適切なバイアス電圧を印加することにより
このトランジスタの飽和領域を使うことができる
ようになる。
以上説明したように本発明によれば、メモリの
使用温度が高くなつてもセル電流が所定値以上に
は増大しないようにすることができるので、消費
電力（特にスタンドバイ時の）の増大を抑制する
ことができる。
使用温度が高くなつてもセル電流が所定値以上に
は増大しないようにすることができるので、消費
電力（特にスタンドバイ時の）の増大を抑制する
ことができる。
第１図は従来のスタテイツクRAMのメモリセ
ル部の回路図、第２図はメモリの使用温度とセル
電流の関係を示す図、第３図は本発明の一実施例
を示す図、第４図は本発明を適用した場合のメモ
リの使用温度とセル電流の関係を示す図、第５図
は本発明の他の実施例を示す図である。 Q1，Q2；トランジスタ、R1，R2；負荷抵抗、
CL；電流制限手段、Q7；デイプレツシヨントラ
ンジスタ、Ic；セル電流。
ル部の回路図、第２図はメモリの使用温度とセル
電流の関係を示す図、第３図は本発明の一実施例
を示す図、第４図は本発明を適用した場合のメモ
リの使用温度とセル電流の関係を示す図、第５図
は本発明の他の実施例を示す図である。 Q1，Q2；トランジスタ、R1，R2；負荷抵抗、
CL；電流制限手段、Q7；デイプレツシヨントラ
ンジスタ、Ic；セル電流。
Claims (1)
- １ 各ゲートが互いに他方のトランジスタのドレ
インに接続された一対のトランジスタと、各該ド
レインに一端が接続され他端が共通接続された一
対の負荷抵抗を有するメモリセルを備えた半導体
記憶装置において、前記一対の負荷抵抗の他端と
電源線との間に、前記負荷抵抗を介して前記メモ
リセルに流れ込む電流が所定値以上になつた時に
初めて電流の増大を抑えるように機能する電流制
限手段を設けたことを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56047421A JPS57162181A (en) | 1981-03-31 | 1981-03-31 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56047421A JPS57162181A (en) | 1981-03-31 | 1981-03-31 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57162181A JPS57162181A (en) | 1982-10-05 |
| JPH0241110B2 true JPH0241110B2 (ja) | 1990-09-14 |
Family
ID=12774684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56047421A Granted JPS57162181A (en) | 1981-03-31 | 1981-03-31 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57162181A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5856288A (ja) * | 1981-09-28 | 1983-04-02 | Toshiba Corp | 半導体集積回路 |
| JPS5898895A (ja) * | 1981-12-08 | 1983-06-11 | Toshiba Corp | 半導体集積回路 |
| KR920006985A (ko) * | 1990-09-19 | 1992-04-28 | 김광호 | 스테이틱램의 부하 조절회로 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5799765A (en) * | 1980-12-12 | 1982-06-21 | Fujitsu Ltd | Semiconductor resistance element |
-
1981
- 1981-03-31 JP JP56047421A patent/JPS57162181A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5799765A (en) * | 1980-12-12 | 1982-06-21 | Fujitsu Ltd | Semiconductor resistance element |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57162181A (en) | 1982-10-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5744978A (en) | Variable load device responsive to a circuit parameter | |
| US4964084A (en) | Static random access memory device with voltage control circuit | |
| JPH0241113B2 (ja) | ||
| JP2885607B2 (ja) | 半導体メモリ | |
| JP2976903B2 (ja) | 半導体記憶装置 | |
| JPH0241110B2 (ja) | ||
| EP0262850B1 (en) | Memory cell circuit | |
| JPH05250899A (ja) | 半導体メモリ | |
| JPS6155195B2 (ja) | ||
| JPS589514B2 (ja) | 半導体メモリのコモンデ−タ線負荷回路 | |
| JP2815177B2 (ja) | 高い速度と改善されたセル・スタビリティーを持つスタティックｒａｍセル | |
| JP2943543B2 (ja) | 半導体スタティックメモリ | |
| EP0090591B1 (en) | Semiconductor memory device | |
| JP3113103B2 (ja) | スタティックｒａｍセル | |
| JPS6260190A (ja) | 半導体記憶装置 | |
| JPS5916356B2 (ja) | Ｃｍｏｓ・スタチツク・ランダム・アクセス・メモリ | |
| JPH09320276A (ja) | センスアンプ回路 | |
| JPS6318275B2 (ja) | ||
| JPH0555959B2 (ja) | ||
| JP3277525B2 (ja) | 化合物半導体メモリセル | |
| JP3100175B2 (ja) | 半導体記憶装置 | |
| JPS634319Y2 (ja) | ||
| JP2940127B2 (ja) | 半導体装置 | |
| JPS6216471B2 (ja) | ||
| JP2557279B2 (ja) | Ｓｒａｍ用メモリセル回路 |