JPS59958A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS59958A JPS59958A JP58112645A JP11264583A JPS59958A JP S59958 A JPS59958 A JP S59958A JP 58112645 A JP58112645 A JP 58112645A JP 11264583 A JP11264583 A JP 11264583A JP S59958 A JPS59958 A JP S59958A
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- JP
- Japan
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- signal
- node
- semiconductor integrated
- integrated circuit
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/12—Compensating for variations in line impedance
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ＲＯＭ、ＲＡＭ、ＰＬＡなどマトリクス状配
列を有する高速な半導体集積回路に関する。
列を有する高速な半導体集積回路に関する。
第１図は半導体集積回路を用いたＲＡＭの概念図である
。一般に、１ビツトを記憶するメモリセルＭＥＭＣがＸ
ＳＹ方向にマトシクス状に配列され、ＸおよびＹデコー
ダ出力Ｃによって１つのメモリセルＭＥＭＣを選択し、
情報の書込み、読出しを行なう。通常、ワード線ＷＬは
Ｘ方向の選択に用いられ、Ｙ方向の選択およびデータの
入出力にデータ線ｄ （ｄ）を用いる。ワード線は、メ
モリセルの転送トランジスタに接続され、メモリセルの
トランジスタがｎ形ＭＯＳ −Ｆ ＥＴの場合は、ワー
ド線電位が低レベルから高レベルになった時に転送トラ
ンジスタが導通状態となって、メモリセル内情報の書込
み、読出しが可能になる。なお図中、ＷＤＲＶはワード
ドライバ、ｌ１０ＯＣＴはデータ入出力制御回路である
。
。一般に、１ビツトを記憶するメモリセルＭＥＭＣがＸ
ＳＹ方向にマトシクス状に配列され、ＸおよびＹデコー
ダ出力Ｃによって１つのメモリセルＭＥＭＣを選択し、
情報の書込み、読出しを行なう。通常、ワード線ＷＬは
Ｘ方向の選択に用いられ、Ｙ方向の選択およびデータの
入出力にデータ線ｄ （ｄ）を用いる。ワード線は、メ
モリセルの転送トランジスタに接続され、メモリセルの
トランジスタがｎ形ＭＯＳ −Ｆ ＥＴの場合は、ワー
ド線電位が低レベルから高レベルになった時に転送トラ
ンジスタが導通状態となって、メモリセル内情報の書込
み、読出しが可能になる。なお図中、ＷＤＲＶはワード
ドライバ、ｌ１０ＯＣＴはデータ入出力制御回路である
。
通窩の半導体プロセスでチップ内の配線を形成する場合
、ポリシリコン、拡散層およびアルミニウムが、その材
料として用いられる。プロセスの関係上同一材料で交差
配線を行なうことは不可能で、セル面積を小さくしたい
場合、一般に、ワード線をポリシリコンで、データ線を
アルミニウムで形成する。この材料選択理由は、ワード
線のポリシリコンはメモリセルの転送トランジスタのゲ
ートと兼ねることができるためセル面積を縮小できるこ
と、データ線はデータ書込みを容易にするため極力抵抗
を小さくすることが望ましくアルミニウムが適している
こと、などによる。
、ポリシリコン、拡散層およびアルミニウムが、その材
料として用いられる。プロセスの関係上同一材料で交差
配線を行なうことは不可能で、セル面積を小さくしたい
場合、一般に、ワード線をポリシリコンで、データ線を
アルミニウムで形成する。この材料選択理由は、ワード
線のポリシリコンはメモリセルの転送トランジスタのゲ
ートと兼ねることができるためセル面積を縮小できるこ
と、データ線はデータ書込みを容易にするため極力抵抗
を小さくすることが望ましくアルミニウムが適している
こと、などによる。
半導体集積回路に対する高集積密度化、高速化の要求は
強まる一方であるが、この傾向の中で、高集積密度化に
伴いワード線の遅延時間が、・チップ上の回路全体の遅
延時間に対し大きな比率を示す様になり、集積回路の高
速化を困難にしている。第２図（ａ）は、従来のワード
線の一部を等価回路的に示す図である。ＤＥＣＣ）ＵＴ
はデコーダ出力を示す。ワード線を駆動するドライバ回
路５はｐ形ＭＯ３−ＦＥＴＩとｎ形ＭＯ３−ＦＥＴ２よ
りなるＣＭＯ３（インバータ）回路である。図示の如く
、実際のワード線は、メモリセルＭＥＭＣのゲート容量
などからなる寄生容量３が並列に、また配線導体の寄生
抵抗４が直列に、分布定数的に付加される。このため第
２図（ｂ）に示す如く、ドライバ回路５に入力されたデ
コーダ出力（ＤＥＣＯＵＴ）信号は、反転されてワード
線に伝達きれるが、例えば第２図（ａ）中のＡ点からＢ
点へと信号が進行するにつれ時間遅れを生ずる。
強まる一方であるが、この傾向の中で、高集積密度化に
伴いワード線の遅延時間が、・チップ上の回路全体の遅
延時間に対し大きな比率を示す様になり、集積回路の高
速化を困難にしている。第２図（ａ）は、従来のワード
線の一部を等価回路的に示す図である。ＤＥＣＣ）ＵＴ
はデコーダ出力を示す。ワード線を駆動するドライバ回
路５はｐ形ＭＯ３−ＦＥＴＩとｎ形ＭＯ３−ＦＥＴ２よ
りなるＣＭＯ３（インバータ）回路である。図示の如く
、実際のワード線は、メモリセルＭＥＭＣのゲート容量
などからなる寄生容量３が並列に、また配線導体の寄生
抵抗４が直列に、分布定数的に付加される。このため第
２図（ｂ）に示す如く、ドライバ回路５に入力されたデ
コーダ出力（ＤＥＣＯＵＴ）信号は、反転されてワード
線に伝達きれるが、例えば第２図（ａ）中のＡ点からＢ
点へと信号が進行するにつれ時間遅れを生ずる。
ただしｔは時間、■は電圧である。この時間遅れがワー
ド線材料の抵抗率に影響されるのは明らかであり、プロ
セス上の利点から現在上としてポリシリコンを用いてい
ることは前記の如くであるが、その抵抗率がアルミニウ
ムに比し極めて大きいことは止むを得ない。現在製品化
されているＰＬＡ、ＲＯＭＳＲＡＭにおいて、寄生容量
３が数ｐＦ、寄生抵抗４が数十にΩになる場合があり、
これらの寄生素子による遅延時間は数＋ｎｓ以上にもな
り、前述の如く高密度高速化の際の重大な問題となって
いる。
ド線材料の抵抗率に影響されるのは明らかであり、プロ
セス上の利点から現在上としてポリシリコンを用いてい
ることは前記の如くであるが、その抵抗率がアルミニウ
ムに比し極めて大きいことは止むを得ない。現在製品化
されているＰＬＡ、ＲＯＭＳＲＡＭにおいて、寄生容量
３が数ｐＦ、寄生抵抗４が数十にΩになる場合があり、
これらの寄生素子による遅延時間は数＋ｎｓ以上にもな
り、前述の如く高密度高速化の際の重大な問題となって
いる。
本発明の目的は上記の如き問題のない高速な半導体集積
回路を提供することにある。
回路を提供することにある。
上記目的を達成するために本発明においては、ワード線
の中途に、入出力同相の増幅器あるいはバッファ回路を
配設することとした。。
の中途に、入出力同相の増幅器あるいはバッファ回路を
配設することとした。。
以下実施例によって本発明を更に詳説する。
第３図（ａ）は本発明の第１実施例図である。
図中、８．９はｐ形ＭＯ３−ＦＥＴ２０．２１とｎ形Ｍ
Ｏ３−ＦＥＴ２２．２３よりなるＣＭＯ３回路で、３０
なる節点に達した信号を増幅し、同相で３１なる節点に
伝達するバッファ回路を形成する。このようにすると、
前記バッファ回路を入れたことによって、節点３０から
は、節点３１から最遠端の節点Ｚまでの大きな容量が見
えなくなり、寄生容量６、寄生抵抗７による信号遅延時
間が小さくなる。同時に、前記バッファ回路の大きな増
幅作用によって、節点３０に坤した信号の変化は、急激
な変化となって節点３１から最遠端７点へと伝達さ屁る
。第３図（ｂ）は、バッファ回路の有無による、デコー
ダ出力から最遠端７点に至るまでの信号の遅延時間の相
違をバッファ回路のある場合をＷＢＵＦ、ない場合をＮ
ＢＵＦで示している。この図から本発明を実施すると、
従来よりも、信号の立上りが急で、遅延時間が大幅に短
縮されることがよくわかる。なお実験の結果によ°り前
記バッファ回路設置点を、ワード線中間点から全長の土
２０％の範囲内とした場合に最良の結果が得られること
がわかった。
Ｏ３−ＦＥＴ２２．２３よりなるＣＭＯ３回路で、３０
なる節点に達した信号を増幅し、同相で３１なる節点に
伝達するバッファ回路を形成する。このようにすると、
前記バッファ回路を入れたことによって、節点３０から
は、節点３１から最遠端の節点Ｚまでの大きな容量が見
えなくなり、寄生容量６、寄生抵抗７による信号遅延時
間が小さくなる。同時に、前記バッファ回路の大きな増
幅作用によって、節点３０に坤した信号の変化は、急激
な変化となって節点３１から最遠端７点へと伝達さ屁る
。第３図（ｂ）は、バッファ回路の有無による、デコー
ダ出力から最遠端７点に至るまでの信号の遅延時間の相
違をバッファ回路のある場合をＷＢＵＦ、ない場合をＮ
ＢＵＦで示している。この図から本発明を実施すると、
従来よりも、信号の立上りが急で、遅延時間が大幅に短
縮されることがよくわかる。なお実験の結果によ°り前
記バッファ回路設置点を、ワード線中間点から全長の土
２０％の範囲内とした場合に最良の結果が得られること
がわかった。
第４図は本発明の第２実施例図である。本実施例では、
ｐ形ＭＯ３−ＦＥＴ４１．４２とｎ形ＭＯ３−ＦＥＴ４
０とでバッファ回路が形成されている。節点４４に信号
が伝達され電位が上昇してくるとＦＥＴ４０が導通状態
となり、点４５の電位が下がるにつれ、ＦＥＴ４１が導
通状態となって、節点４４の電位を高速に充電し、本発
明の目的を達成する。ＦＥＴ４２のゲート４３にはクロ
ック信号が入力され、全体回路が活性化した時には高電
位、活性化しない時には低電位となって点４５を高電位
にプリチャージする。第５図は第２実施例各部の電圧波
形図である。外部制御信号丁が入力されチップが選択状
態ＣＨ３ＥＬになると、アドレス信号に応じて選択され
たデコーダの出力が低レベルになり、節点４４の電位は
低レベルから高レベルに移行する（第５図中でαと示す
）。あるレベルまで高くなるとＦＥＴ４０が導通して点
４５の電位が低レベルとなり（第５図中βと示す）、Ｆ
ＥＴ４１が導通し、点４４は急速に高レベルに充電され
る（第５図中でＴと示す）。
ｐ形ＭＯ３−ＦＥＴ４１．４２とｎ形ＭＯ３−ＦＥＴ４
０とでバッファ回路が形成されている。節点４４に信号
が伝達され電位が上昇してくるとＦＥＴ４０が導通状態
となり、点４５の電位が下がるにつれ、ＦＥＴ４１が導
通状態となって、節点４４の電位を高速に充電し、本発
明の目的を達成する。ＦＥＴ４２のゲート４３にはクロ
ック信号が入力され、全体回路が活性化した時には高電
位、活性化しない時には低電位となって点４５を高電位
にプリチャージする。第５図は第２実施例各部の電圧波
形図である。外部制御信号丁が入力されチップが選択状
態ＣＨ３ＥＬになると、アドレス信号に応じて選択され
たデコーダの出力が低レベルになり、節点４４の電位は
低レベルから高レベルに移行する（第５図中でαと示す
）。あるレベルまで高くなるとＦＥＴ４０が導通して点
４５の電位が低レベルとなり（第５図中βと示す）、Ｆ
ＥＴ４１が導通し、点４４は急速に高レベルに充電され
る（第５図中でＴと示す）。
第６図は本発明の第３実施例図である。本実施例では、
バッファ回路はｐ形ＭＯ３−ＦＥＴ５２．５３とｎ形Ｍ
Ｏ３−ＦＥＴ５０．５１により形成されている。ＦＥＴ
５３のゲート５４には、第２実施例においてゲート４３
に入力されていたのと同様なりロック信号が入力され、
一方ＦＥＴ５１のゲート５５には、ゲート５４に入力す
る信号とは逆相の信号が入力される。第２実施例と同様
に動作するが、ワード線を分割し、寄生抵抗、寄生容量
を減少させた点で、第２実施例よりも効果が大きい。第
７図は本実施例各部の電圧波形を示し、上から順にゲー
ト５４．５５への入カクロソク信号、点５６．５８．５
７の電位である。
バッファ回路はｐ形ＭＯ３−ＦＥＴ５２．５３とｎ形Ｍ
Ｏ３−ＦＥＴ５０．５１により形成されている。ＦＥＴ
５３のゲート５４には、第２実施例においてゲート４３
に入力されていたのと同様なりロック信号が入力され、
一方ＦＥＴ５１のゲート５５には、ゲート５４に入力す
る信号とは逆相の信号が入力される。第２実施例と同様
に動作するが、ワード線を分割し、寄生抵抗、寄生容量
を減少させた点で、第２実施例よりも効果が大きい。第
７図は本実施例各部の電圧波形を示し、上から順にゲー
ト５４．５５への入カクロソク信号、点５６．５８．５
７の電位である。
なお以上の実施例では、ワード線ドライバ回路およびバ
ッファ回路に０Ｍ０８回路を用いていたが、第８図に示
す様なＥ／Ｅ回路を用いた第４実施例、第９図に示す様
なＥ／Ｄ回路を用いた第５実施例においても同様な効果
が得られることは明らかである。しかし消費電力低減の
上がらば０Ｍ０８回路が最も望ましく、実験の結果によ
れば本発明に係るバッファ回路を挿入しても消費電力の
増加は１００μＷにすぎない。従ってメモリチップ全体
の消費電力に対しては０．１％以下の増加に止まる。
ッファ回路に０Ｍ０８回路を用いていたが、第８図に示
す様なＥ／Ｅ回路を用いた第４実施例、第９図に示す様
なＥ／Ｄ回路を用いた第５実施例においても同様な効果
が得られることは明らかである。しかし消費電力低減の
上がらば０Ｍ０８回路が最も望ましく、実験の結果によ
れば本発明に係るバッファ回路を挿入しても消費電力の
増加は１００μＷにすぎない。従ってメモリチップ全体
の消費電力に対しては０．１％以下の増加に止まる。
また上記各実施例ではワード線を例にとり、その中途に
１個のバッファ回路を設けて説明したが、ワード線に限
らず一般の信号伝達線において本発明を用いても同様の
効果が得られ、またバッファ回路も複数個用いれば一層
高い効果が得られる場合があることは明らかである。
１個のバッファ回路を設けて説明したが、ワード線に限
らず一般の信号伝達線において本発明を用いても同様の
効果が得られ、またバッファ回路も複数個用いれば一層
高い効果が得られる場合があることは明らかである。
以上説明したように本発明によれば、従来問題であった
信号伝達線での寄生容量、寄生抵抗による信号の遅延が
軽減されて信号が高速で伝達されるようになり、高速な
マトリクス状配列を有する半導体集積回路が得られる。
信号伝達線での寄生容量、寄生抵抗による信号の遅延が
軽減されて信号が高速で伝達されるようになり、高速な
マトリクス状配列を有する半導体集積回路が得られる。
第１図はＬＳＩによるＲＡＭの概念図、第２図（ａ）は
従来のワード線の一部等価回路図、第２図（ｂ）は従来
のワード線の信号遅延状態説明図、第３図（ａ）は本発
明の第１実施例図、第３図（ｂ）は第１実施例に係るバ
ッファ回路の効果説明図、第４図は本発明の第２実施例
図、第５図は第２実施例各部の電圧波形図、第６図は本
発明の第３実施例図、第７図は第３実施例各部の電圧波
形図、第８図は本発明の第４実施例図、第９図は本発明
の第５実施例図である。 ６・−・寄生容量、 ７−寄生抵抗、 ８．９−−−
ＣＭＯ３回路、 ２０．２１−・ｐ形ＭＯ３−ＦＥＴ、
２２．２３−ｎ形ＭＯ３−ＦＥＴ、 ４０−ｎ形Ｍ
Ｏ３−ＦＥＴ、 ４１４２−１）形ＭＯ３−ＦＥＴ、
５０，５１−−−ｎ形ＭＯ３−ＦＥＴ。 ５２．５３−ｐ形ＭＯ３−ＦＥＴ。 代理人 弁理士 中 村 純 之 助１Ｆ２図 （０） １−３図 （θン ｆ４図 才５図 十〇図 オフ図 ＩＰ８図 １’９図 社日立製作所武蔵工場内 ２６
従来のワード線の一部等価回路図、第２図（ｂ）は従来
のワード線の信号遅延状態説明図、第３図（ａ）は本発
明の第１実施例図、第３図（ｂ）は第１実施例に係るバ
ッファ回路の効果説明図、第４図は本発明の第２実施例
図、第５図は第２実施例各部の電圧波形図、第６図は本
発明の第３実施例図、第７図は第３実施例各部の電圧波
形図、第８図は本発明の第４実施例図、第９図は本発明
の第５実施例図である。 ６・−・寄生容量、 ７−寄生抵抗、 ８．９−−−
ＣＭＯ３回路、 ２０．２１−・ｐ形ＭＯ３−ＦＥＴ、
２２．２３−ｎ形ＭＯ３−ＦＥＴ、 ４０−ｎ形Ｍ
Ｏ３−ＦＥＴ、 ４１４２−１）形ＭＯ３−ＦＥＴ、
５０，５１−−−ｎ形ＭＯ３−ＦＥＴ。 ５２．５３−ｐ形ＭＯ３−ＦＥＴ。 代理人 弁理士 中 村 純 之 助１Ｆ２図 （０） １−３図 （θン ｆ４図 才５図 十〇図 オフ図 ＩＰ８図 １’９図 社日立製作所武蔵工場内 ２６
Claims (1)
- 【特許請求の範囲】 １、マ） ＩＪクス状配列を有する半導体集積回路のワ
ード線の中途に、入出力同相の増幅器を配設したことを
特徴とする半導体集積回路。 ２、・入出力同相の増幅器としてＣＭＯＳインバータ回
路を２段縦続接続して用いた特許請求の範囲第１項記載
の半導体集積回路。 ３、入出力同相ρ増幅器としてクロック信号により活性
化されるＣＭＯＳインバータ回路出力をｐ形ＭＯ８−Ｆ
ＥＴのゲートに入力して用いた特許請求の範囲第１項記
載の半導体集積回路。 ４、入出力同相の増幅器としてクロック信号によシ活性
化され、るＣＭＯＳインバータ回路を２段縦続接続して
用いた特許請求の範囲第１項記載の半導体集積回路。 ５、入出力同相の増幅器としてＢ／Ｅインバータ回路を
２段縦続接続して用いた特許請求の範囲第１項記載の半
導体集積回路。 ６、入出力同相の増幅器としてＥ／Ｄインバータ回路を
２段従属接続して用いた特許請求の範囲第１項記載の半
導体集積回路。 ７、上記入出力同相の増幅器を、上記ワード線の中間点
から全長の土２０％の範囲内に設置した特許請求の範囲
第１項記載の半導体集積回路。 ８、上記マトリクス状配列を有する半導体集積回路は、
複数のメモリセルをマトリクス状に配列し、ワード線お
よびデータ線により、メモリセルの１つを選択するメモ
リ回路を形成していることを特徴とする特許請求の範囲
第１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58112645A JPS59958A (ja) | 1983-06-24 | 1983-06-24 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58112645A JPS59958A (ja) | 1983-06-24 | 1983-06-24 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59958A true JPS59958A (ja) | 1984-01-06 |
Family
ID=14591912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58112645A Pending JPS59958A (ja) | 1983-06-24 | 1983-06-24 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59958A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4862241A (en) * | 1984-12-18 | 1989-08-29 | Sanyo Electric Co. Ltd. | Semiconductor integrated circuit device |
| US6714039B2 (en) * | 2002-05-13 | 2004-03-30 | Agilent Technologies, Inc. | Internal bus termination technique for integrated circuits with local process/voltage/temperature compensation |
-
1983
- 1983-06-24 JP JP58112645A patent/JPS59958A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4862241A (en) * | 1984-12-18 | 1989-08-29 | Sanyo Electric Co. Ltd. | Semiconductor integrated circuit device |
| US6714039B2 (en) * | 2002-05-13 | 2004-03-30 | Agilent Technologies, Inc. | Internal bus termination technique for integrated circuits with local process/voltage/temperature compensation |
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