JPH0575076A - マスタースライス方式集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】マスタースライス方式集積回路装置でゲートア
レイの機能セルをより高速化する。 【構成】従来の基本セルの中に、金属配線を配線しうる
配線トラックを共通電極の数より１本多く設ける事に寄
って、機能セルを構成する場合発生する抵抗成分を極力
排除出来るようにした基本セル。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマスタースライス方式集
積回路装置の基本セルに関する。

【０００２】

【従来の技術】マスタースライス方式集積回路装置にお
いては、図１に示す様に、１０１なるチップに対して、
その中心部に１０２なる基本セルをマトリクス状に配置
し、チップ周囲に対しては１０５なる入出力セルを配置
するのが一般的である。

【０００３】そして、この基本セル・マトリクスの上
に、複数個の能動素子に依って構成された基本セルを、
横方向または縦方向に複数個使用して、その上に配線を
施し、論理機能を有するマクロセルを形成して、これら
を配置している。一方チップの周囲には各々の入出力セ
ル上に配線を施し、論理機能を有する入出力の為のマク
ロセルを形成して、これらを配置している。１０４は入
出力セルと内部のマクロセルを結び付ける配線専用領域
である。図３は従来の、基本セル上に構成された機能セ
ルの配線の一部を示す。この図に示すように、従来機能
セルの内部配線は、金属配線のみならず、ポリシリコン
２０３、Ｐ型拡散領域２０７、Ｎ型拡散領域２０６が使
用されていた。

【０００４】

【発明が解決しようとする課題】しかし、前述の従来技
術では、機能セルを構成する場合、基本セル内部の配線
領域に制限があるため、第１層金属配線３０３、第２層
金属配線３０４金属配線、および第１層金属配線と第２
層金属配線とのスルーホール３０６のみで全ての機能セ
ル内部の接続を行えない場合があり、これらの金属配線
に比較して抵抗分および容量分の高い、Ｐ型拡散領域、
Ｎ型拡散領域、およびポリシリコン領域が配線層として
使用される。しかし最近では、マスタースライス方式の
ゲートアレイについても、従来の短納期という特長に加
え、それがデバイスとして高性能なことから、高速性も
重要な課題の一つになってきた。同一の半導体製造技術
においてより高速性を追求するには、極力前述の領域の
抵抗分を減少させるかまたは無くする必要がある。

【０００５】図２は図３の従来方式の基本セルで２入力
ＮＡＮＤゲートを含む機能セルを構成した場合の平面図
を、トランジスター回路で表現した図である。ここで、
５０１はポリシリコン領域によって形成される抵抗、５
０２はＰ型拡散領域によって形成される抵抗、５０３は
Ｎ型拡散領域によって形成される抵抗である。この図か
ら解る様に、これらの抵抗は次段のトランジスターのゲ
ートを駆動する場合とか、前段のトランジスターのドレ
インから駆動される場合に、電流を制限する様に働くた
め、必然的に電気信号の伝幡遅延時間が増大する事とな
る。この事は、ある半導体製造技術で、特定の機能セル
を作成する場合、高速化の制約となる。さらに、これら
の領域の比抵抗および単位容量が、製造工程上で変動を
うけた場合、それらは機能セルの特性に直ちに影響す
る。本発明はこのような問題点を解決するもので、その
目的とするところはマスタースライス方式でより高速・
高信頼性の半導体集積回路装置を提供することにある。

【０００６】

【課題を解決するための手段】本発明のマスタースライ
ス方式集積回路装置は、複数個の能動素子に依って構成
された基本セルをマトリクス状に隙間なく配置し、前期
能動素子を横方向に複数個使用して、その上に配線を施
し、論理機能を有するマクロセルを形成し、このマクロ
セルを複数使用して、これらを相互に配線することに依
って、種々のＬＳＩを構成する事を特徴とする集積回路
装置に於て、ソースまたはドレインを直列接続した少な
くとも２連のＰチャンネル形ＭＯＳトランジスターと、
ソースまたはドレインを直列接続した少なくとも２連の
Ｎチャンネル形ＭＯＳトランジスターを対向して配置
し、かつ各々のＰチャンネルおよびＮチャンネルトラン
ジスターのゲートが単一の伝導層からなる共通電極で構
成され、ＰチャンネルおよびＮチャンネルトランジスタ
ーで挟まれた中央部にのみ端子取り出し部を有し、ソー
スまたはドレインおよび共通電極の配線層とは異なる配
線層を配線しうる配線トラックを前記共通電極の数より
１本多く、共通電極およびソースまたはドレインに平行
して設置した、基本セルによって構成されることを特徴
とするものである。

【０００７】

【作用】本発明の上記の構成によれば、ある機能セルを
形成する場合、基本セルが、対向するＰチャンネルまた
はＮチャンネルトランジスターのソースまたはドレイン
および共通電極（ポリシリコン）に平行する配線トラッ
クを持っているために、金属配線以外の領域で形成され
る抵抗成分を有する配線層を、第１層金属配線３０３お
よび第１層金属配線と第２層金属配線とのスルーホール
３０６を中継して、第２層金属配線３０４にすべて置き
換えることができる。またソース・ドレインおよびポリ
シリコン領域の電位を均一にするために、なるべく多く
の配線接続用コンタクト３０５を第２層金属配線を経由
して、各領域に接続する事ができる。

【０００８】

【実施例】図４は本発明の実施例における基本セルの平
面図で、２入力ＮＡＮＤゲートを含む機能セルを構成し
た場合のものである。縦方向に、追加された配線トラッ
ク（ａ，ｂ，ｃ）が、ポリシリコンにより形成された共
通電極４０１、４０２の数より１本多く、共通電極およ
びソースまたはドレインに平行して設置されている。

【０００９】２０１はＰ型拡散領域、２０２はＮ型拡散
領域で、縦方向にこれらの領域を貫通する、２０３のポ
リシリコン領域で、各々３つの領域に分割されている。

【００１０】２０４はストッパー用Ｎ型拡散領域、２０
５はストッパー用Ｐ型拡散領域で、各々、２０６のＮ型
基板領域、および２０７のＰ型基板領域とつながってい
る。３０１は第１層ＶＤＤ金属配線、３０２は第１層Ｖ
ＳＳ金属配線である。

【００１１】３０３は第１層金属配線、３０４は第２層
金属配線で、電気信号を伝達するための配線である。３
０５は第１層金属配線とＰ型拡散領域または、Ｎ型拡散
領域または、ポリシリコン領域との配線接続用コンタク
トであり、３０６は第１層金属配線と第２層金属配線と
のスルーホールである。

【００１２】第１層ＶＤＤ金属配線３０１、および第１
層ＶＳＳ金属配線３０２は配線接続用コンタクトで３０
５で、最終的にはＮ型基板領域２０６、およびＰ型基板
領域２０７とつながっている４０１、４０２は図２に示
す２入力ＮＡＮＤゲートの入力であり、４０３は２入力
ＮＡＮＤゲートの出力に対応するノードを示している。

【００１３】５０１はポリシリコン領域による抵抗、５
０３、５０４はＮ型基板領域による抵抗、５０２、５０
５、５０６はＰ型基板領域による抵抗である。

【００１４】以上の抵抗は、第１層金属配線とＰ型拡散
領域または、Ｎ型拡散領域または、ポリシリコン領域と
の配線接続用コンタクト３０５どうしの間に、各領域の
持つシート抵抗によって発生するものである。

【００１５】本発明における追加された配線トラック
は、これらの抵抗の端点におかれたコンタクト３０５に
横方向から、第１層金属配線３０３、第１層金属配線と
第２層金属配線とのスルーホール３０６を経由して、第
２層金属配線３０４で電流をバイパスする事によって、
本来発生すべき抵抗分を金属配線によって著しく減少さ
せている。

【００１６】５０１、５０２、５０３の抵抗について
は、次段のトランジスターのゲートを駆動する場合と
か、前段のトランジスターのドレインから駆動される場
合に、トランジスターのドレイン抵抗として作用する
が、本発明に於いては、これらの抵抗に対して並列に、
配線トラックを利用して、第１層金属配線３０３、第１
層金属配線と第２層金属配線とのスルーホール３０６を
経由して、第２層金属配線３０４を接続する事によって
その値を減少させている。

【００１７】また５０４、５０５、５０６の抵抗につい
ては、トランジスターのソース抵抗として作用してお
り、これらの抵抗を下げるためには、なるべく多くのコ
ンタクト３０５を配置して、かつこれらを金属配線によ
って電源に接続する必要がある。本発明に於いては、こ
れらの抵抗に対して並列に、前述の配線トラックを利用
して、第１層金属配線３０３、第１層金属配線と第２層
金属配線とのスルーホール３０６を経由して、第２層金
属配線３０４を接続する事によって、ソース抵抗も減少
させている。

【００１８】

【発明の効果】以上述べたように本発明によれば、一つ
の基本セル内に、共通電極の数＋１の配線トラックを設
定する事により、従来基本セルの持つ、Ｐ型拡散領域、
Ｎ型拡散領域およびポリシリコン領域を配線層として使
用せずに、第２層金属配線で置き換える事ができるた
め、抵抗成分の影響をより減少させる事ができ、機能セ
ルをより高速化に対応して構成することができるという
効果を有する。

【図面の簡単な説明】

【図１】マスタースライス方式の大規模集積回路チップ
の全体的な概略図。

【図２】図３の従来方式の２入力ＮＡＮＤゲートを含む
機能セルのトランジスター回路図。

【図３】従来方式の基本セルで２入力ＮＡＮＤゲートを
含む機能セルを構成した場合の平面図。

【図４】本方式の基本セルで２入力ＮＡＮＤゲートを含
む機能セルを構成した場合の平面図。

【符号の説明】

１０１．．．チップ外形 １０２．．．基本セル １０３．．．基本セルマトリックス １０４．．．配線専用領域 １０５．．．入出力セル ２０１．．．Ｐ型拡散領域 ２０２．．．Ｎ型拡散領域 ２０３．．．ポリシリコン領域 ２０４．．．ストッパー用Ｎ型拡散領域 ２０５．．．ストッパー用Ｐ型拡散領域 ２０６．．．Ｎ型基板領域 ２０７．．．Ｐ型基板領域 ３０１．．．第１層ＶＤＤ金属配線 ３０２．．．第１層ＶＳＳ金属配線 ３０３．．．第１層金属配線 ３０４．．．第２層金属配線 ３０５．．．第１層金属配線とＰ型拡散領域または、Ｎ
型拡散領域または、ポリシリコン領域との配線接続用コ
ンタクト。 ３０６．．．第１層金属配線と第２層金属配線とのスル
ーホール。 ４０１．．．２入力ＮＡＮＤゲートの入力Ａ１ ４０２．．．２入力ＮＡＮＤゲートの入力Ａ２ ４０３．．．２入力ＮＡＮＤゲートの出力Ｘ ５０１．．．ポリシリコン領域による抵抗 ５０３、５０４．．．Ｎ型基板領域による抵抗 ５０２、５０５、５０６．．．Ｐ型基板領域による抵抗

Claims (1)

【特許請求の範囲】
1. 【請求項１】複数個の能動素子に依って構成された基本
   セルをマトリクス状に隙間なく配置し、前期能動素子を
   横方向に複数個使用して、その上に配線を施し、論理機
   能を有するマクロセルを形成し、このマクロセルを複数
   使用して、これらを相互に配線することに依って、種々
   のＬＳＩを構成する事を特徴とする集積回路装置に於
   て、ソースまたはドレインを直列接続した少なくとも２
   連のＰチャンネル形ＭＯＳトランジスターと、ソースま
   たはドレインを直列接続した少なくとも２連のＮチャン
   ネル形ＭＯＳトランジスターを対向して配置し、かつ各
   々のＰチャンネルおよびＮチャンネルトランジスターの
   ゲートが単一の伝導層からなる共通電極で構成され、Ｐ
   チャンネルおよびＮチャンネルトランジスターで挟まれ
   た中央部にのみ端子取り出し部を有し、ソースまたはド
   レインおよび共通電極の配線層とは異なる配線層を配線
   しうる配線トラックを前記共通電極の数より１本多く、
   共通電極およびソースまたはドレインに平行して設置し
   た、基本セルによって構成されることを特徴とするマス
   タースライス方式集積回路装置。