JP2008288268A - 半導体集積回路 - Google Patents

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Abstract

【課題】素子分離によるＭＯＳトランジスタへの影響を回避しつつ、隣接する標準セル間を素子分離することが可能な半導体集積回路を提供する。
【解決手段】標準セルは、第１の拡散領域と第１のゲート電極とを有するｐ型ＭＯＳトランジスタと、第２の拡散領域と第２のゲート電極とを有し、ｐ型ＭＯＳトランジスタとの間に素子分離するためのＳＴＩが第１の境界線と略平行に介在するｎ型ＭＯＳトランジスタと、第２の境界線上にｐ型ＭＯＳトランジスタの第１の拡散領域に隣接して配置された第３のゲート電極を有し、オフするように第３のゲート電極が電源配線に接続されたダミーｐ型ＭＯＳトランジスタと、第２の境界線上にｎ型ＭＯＳトランジスタの第２の拡散領域に隣接して配置された第４のゲート電極を有し、オフするように第４のゲート電極がグランド配線に接続されたダミーｎ型ＭＯＳトランジスタと、を備える。
【選択図】図１

Description

本発明は、セルベース設計に用いられる標準セルを有する半導体集積回路に関するものである。
近年、ＣＭＯＳプロセスには、素子分離のためのＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）が用いられている。このＣＭＯＳプロセスの微細化により、ＣＭＯＳトランジスタのしきい値がＳＴＩに起因するストレスの影響を受けることが知られている。
例えば、ＳＴＩからＭＯＳトランジスタのチャネルまでの距離が短いほど、チャネルに対するＳＴＩによるストレスが大きくなる。これにより、ｎ型ＭＯＳトランジスタの電流駆動能力が低下し、ｐ型ＭＯＳトランジスタの電流駆動能力が上昇してしまう。すなわち、形成したＭＯＳトランジスタの性能を予測するのが困難になる。
このＳＴＩによるストレスの影響を回避するためには、ＳＴＩからＭＯＳトランジスタのチャネルまでの距離を長くする必要がある。
しかし、ＳＴＩからＭＯＳトランジスタのチャネルまでの距離を長くすると、セルレイアウトが大きくなってしまうという問題があった。
そして、標準セルと呼ばれるその高さや電源配線構造が統一された機能ブロックを複数組み合わせて半導体集積回路を設計する場合、ＳＴＩによるストレスの影響を回避するために該距離を長くすることは困難である。
ここで、従来の半導体集積回路には、素子分離にダミーのＭＯＳトランジスタを用いるものがある（例えば、特許文献１参照。）。
しかし、上記従来技術は、標準セルを前提として、ＳＴＩによるストレスの影響を考慮したものではなく、また、該ダミーのＭＯＳトランジスタのリーク電流を考慮したものではない。
米国特許第４５７０１７６号明細書
本発明は、素子分離によるＭＯＳトランジスタへの影響を回避しつつ、隣接する標準セル間を素子分離することが可能な半導体集積回路を提供することを目的とする。
本発明の一態様に係る実施例に従った半導体集積回路は、
縦方向に隣接する他の標準セルに対する第１の境界線と、横方向に隣接する他の標準セルに対する第２の境界線と、により区画される略矩形の標準セルを有する半導体集積回路であって、
前記標準セルは、
第１の拡散領域と第１のゲート電極とを有するｐ型ＭＯＳトランジスタと、
第２の拡散領域と第２のゲート電極とを有し、前記ｐ型ＭＯＳトランジスタとの間に素子分離するためのＳＴＩが第１の境界線と略平行に介在するｎ型ＭＯＳトランジスタと、
前記第２の境界線上に前記ｐ型ＭＯＳトランジスタの前記第１の拡散領域に隣接して配置された第３のゲート電極を有し、オフするように前記第３のゲート電極が前記電源配線に接続されたダミーｐ型ＭＯＳトランジスタと、
前記第２の境界線上に前記ｎ型ＭＯＳトランジスタの前記第２の拡散領域に隣接して配置された第４のゲート電極を有し、オフするように前記第４のゲート電極がグランド配線に接続されたダミーｎ型ＭＯＳトランジスタと、を備え、
前記ダミーｐ型ＭＯＳトランジスタのしきい値の絶対値は、前記ｐ型ＭＯＳトランジスタのしきい値の絶対値よりも、高く、
前記ダミーｎ型ＭＯＳトランジスタのしきい値の絶対値は、前記ｎ型ＭＯＳトランジスタのしきい値の絶対値よりも、高いことを特徴とする。
本発明の他の態様に係る実施例に従った半導体集積回路は、
縦方向に隣接する他の標準セルに対する第１の境界線と、横方向に隣接する他の標準セルに対する第２の境界線と、により区画される略矩形の標準セルを有する半導体集積回路であって、
前記標準セルは、
第１の拡散領域と第１のゲート電極とを有するｐ型ＭＯＳトランジスタと、
第２の拡散領域と第２のゲート電極とを有し、前記ｐ型ＭＯＳトランジスタとの間に素子分離するためのＳＴＩが第１の境界線と略平行に介在するｎ型ＭＯＳトランジスタと、
前記第２の境界線上に前記ｐ型ＭＯＳトランジスタの前記第１の拡散領域に隣接して配置された第３のゲート電極を有し、オフするように前記第３のゲート電極が前記電源配線に接続されたダミーｐ型ＭＯＳトランジスタと、
前記第２の境界線上に前記ｎ型ＭＯＳトランジスタの前記第２の拡散領域に隣接して配置された第４のゲート電極を有し、オフするように前記第４のゲート電極がグランド配線に接続されたダミーｎ型ＭＯＳトランジスタと、を備え、
前記ダミーｐ型ＭＯＳトランジスタのゲート長は、前記ｐ型ＭＯＳトランジスタのゲート長よりも、長く、
前記ダミーｎ型ＭＯＳトランジスタのゲート長は、前記ｎ型ＭＯＳトランジスタのゲート長よりも、長いことを特徴とする。
本発明のさらに他の態様に係る実施例に従った半導体集積回路は、
縦方向に隣接する他の標準セルに対する第１の境界線と、横方向に隣接する他の標準セルに対する第２の境界線と、により区画される略矩形の標準セルを有する半導体集積回路であって、
前記標準セルは、
第１の拡散領域と第１のゲート電極とを有するｐ型ＭＯＳトランジスタと、
第２の拡散領域と第２のゲート電極とを有し、前記ｐ型ＭＯＳトランジスタとの間に素子分離するためのＳＴＩが第１の境界線と略平行に介在するｎ型ＭＯＳトランジスタと、
前記第２の境界線上に前記ｐ型ＭＯＳトランジスタの前記第１の拡散領域に隣接して配置された第３のゲート電極を有し、オフするように前記第３のゲート電極が前記電源配線に接続されたダミーｐ型ＭＯＳトランジスタと、
前記第２の境界線上に前記ｎ型ＭＯＳトランジスタの前記第２の拡散領域に隣接して配置された第４のゲート電極を有し、オフするように前記第４のゲート電極がグランド配線に接続されたダミーｎ型ＭＯＳトランジスタと、を備え、
前記ダミーｐ型ＭＯＳトランジスタの前記第３のゲート電極は、前記第３のゲート電極が形成された層よりも上の配線層に形成された前記電源配線に接続され、
前記ダミーｎ型ＭＯＳトランジスタの前記第４のゲート電極は、前記第４のゲート電極が形成された層よりも上の配線層に形成された前記グランド配線に接続されていることを特徴とする。
本発明に係る半導体集積回路によれば、素子分離によるＭＯＳトランジスタへの影響を回避しつつ、隣接する標準セル間を素子分離することができる。
以下、本発明に係る実施例について図面に基づいて説明する。
図１は、本発明の一態様である実施例１に係る半導体集積回路１００の要部の構成を示す図である。また、図２は、図１に示す半導体集積回路１００の標準セルの回路構成を示す回路図である。
図１に示すように、半導体集積回路１００は、縦方向に隣接する他の標準セル１ａに対する第１の境界線１００ａと、横方向に隣接する他の標準セル１ｂに対する第２の境界線１００ｂと、により区画される略矩形の標準セル１を有する。すなわち、図１において、第１の境界線１００ａは横方向に延び、第２の境界線１００ｂは縦方向に延びている。
なお、図１において、標準セル１ａ、１ｂの詳細な構成は、簡単のため省略している（以下同様）。例えば、これらの標準セル１ａおよび標準セル１ｂは、標準セル１と同様の構成を有する。
この標準セル１は、第１の拡散領域２と第１のゲート電極３とを有するｐ型ＭＯＳトランジスタ４と、第２の拡散領域５と第２のゲート電極６とを有しｐ型ＭＯＳトランジスタ４との間に素子分離するためのＳＴＩ７が第１の境界線１００ａと略平行に介在するｎ型ＭＯＳトランジスタ８と、を備える。
図１、２に示すように、ｐ型ＭＯＳトランジスタ４は、ソースがコンタクト２ａを介して電源配線１０１に接続され、ドレインがコンタクト２ｂを介して出力Ｚに接続され、ゲートが入力Ａに接続されている。
また、ｎ型ＭＯＳトランジスタ８は、ソースがコンタクト５ａを介してグランド配線１０２に接続され、ドレインがコンタクト５ｂを介して出力Ｚおよびｐ型ＭＯＳトランジスタ４のドレインに接続され、ゲートが入力Ａおよびｐ型ＭＯＳトランジスタ４のゲートに接続されている。
このように、図１、２では、標準セル１がｐ型ＭＯＳトランジスタ４とｎ型ＭＯＳトランジスタ８とにより構成されるインバータのレイアウトを含む。
さらに、標準セル１は、第２の境界線１００ｂで隣接する標準セル１ｂとの間を素子分離するためのダミーｐ型ＭＯＳトランジスタ１０ａ、１０ｂを備える。これらのダミーｐ型ＭＯＳトランジスタ１０ａ、１０ｂは、第２の境界線１００ｂ上に、ｐ型ＭＯＳトランジスタ４の第１の拡散領域２に隣接して配置された第３のゲート電極９ａ、９ｂを有する。
ここで、電源配線１０１は、例えば、第３のゲート電極９ａ、９ｂが形成された配線層よりも上の配線層に形成されている。
ダミーｐ型ＭＯＳトランジスタ１０ａ、１０ｂの第３のゲート電極９ａ、９ｂは、この第３のゲート電極９ａ、９ｂの標準セル１中心側の端部に接続された第１のコンタクト１３ａ、１３ｂにより電源配線１０１に接続されている。したがって、ダミーｐ型ＭＯＳトランジスタ１０ａ、１０ｂがオフするように、第３のゲート電極９ａ、９ｂに電源電位ＶＤＤが印加される。
なお、ダミーｐ型ＭＯＳトランジスタ１０ａ、１０ｂのしきい値の絶対値は、ｐ型ＭＯＳトランジスタ４のしきい値の絶対値よりも、高く設定されている。これにより、ダミーｐ型ＭＯＳトランジスタ１０ａ、１０ｂは、ｐ型ＭＯＳトランジスタ４と比較してより確実にオフするようになっている。すなわち、第２の境界線１００ｂで隣接する標準セル１ｂとの間のリーク電流を抑えることができる。
また、上記リーク電流を抑えるため、ダミーｐ型ＭＯＳトランジスタ１０ａ、１０ｂのゲート長は、ｐ型ＭＯＳトランジスタ４のゲート長よりも、長くなるように設計してもよい。
さらに、標準セル１は、第２の境界線１００ｂで隣接する標準セル１ｂとの間を素子分離するためのダミーｎ型ＭＯＳトランジスタ１２ａ、１２ｂを備える。これらのダミーｎ型ＭＯＳトランジスタ１２ａ、１２ｂは、第２の境界線１００ｂ上に、ｎ型ＭＯＳトランジスタ８の第２の拡散領域５に隣接して配置された第４のゲート電極１１ａ、１１ｂを有する。
ここで、グランド配線１０２は、例えば、第４のゲート電極１１ａ、１１ｂが形成された配線層よりも上の配線層に形成されている。
ダミーｎ型ＭＯＳトランジスタ１２ａ、１２ｂの第４のゲート電極１１ａ、１１ｂは、この第４のゲート電極１１ａ、１１ｂの標準セル１中心側の端部に接続された第２のコンタクト１４ａ、１４ｂによりグランド配線１０２に接続されている。したがって、ダミーｎ型ＭＯＳトランジスタ１２ａ、１２ｂがオフするように、第４のゲート電極１１ａ、１１ｂにグランド電位ＧＮＤが印加される。
なお、ダミーｎ型ＭＯＳトランジスタ１２ａ、１２ｂのしきい値の絶対値は、ｎ型ＭＯＳトランジスタ８のしきい値の絶対値よりも、高く設定されている。これにより、ダミーｎ型ＭＯＳトランジスタ１２ａ、１２ｂは、ｎ型ＭＯＳトランジスタ８と比較してより確実にオフするようになっている。すなわち、第２の境界線１００ｂで隣接する標準セル１ｂとの間のリーク電流を抑えることができる。
また、上記リーク電流を抑えるため、ダミーｎ型ＭＯＳトランジスタ１２ａ、１２ｂのゲート長は、ｎ型ＭＯＳトランジスタ８のゲート長よりも、長くなるように設計してもよい。
以上のように、ダミーｐ型ＭＯＳトランジスタ１０ａ、１０ｂのゲートが電源電位ＶＤＤに接続されるとともにダミーｎ型ＭＯＳトランジスタ１２ａ、１２ｂのゲートがグランド電位ＧＮＤに接続されるので、それぞれオフ状態となり、第２の境界線１００ｂで隣接する標準セル間は絶縁される。
このように、以上のような構成を有する半導体集積回路１００において、標準セル１と標準セル１ｂとは、第２の境界線１００ｂに設けられたダミーｐ型ＭＯＳトランジスタ１０ａ、１０ｂおよびダミーｎ型ＭＯＳトランジスタ１２ａ、１２ｂにより素子分離される。これにより、少なくとも第１の境界線１００ａ方向（ＭＯＳトランジスタのチャネル方向）における、ＭＯＳトランジスタへのストレスの影響を低減することができる。
したがって、ＳＴＩストレスが回避され、標準セルを構成するＭＯＳトランジスタのオン電流の予測性が高まる。
また、標準セルの境界にダミーＭＯＳトランジスタを設けることにより、拡散領域を隣接する他の標準セルと連続化することができる。
なお、標準セル１と標準セル１ａとは、既述のように、第１の境界線１００ａに沿って設けられたＳＴＩにより素子分離される。
なお、既述のように、例えば、ＳＴＩからＭＯＳトランジスタのチャネルまでの距離が（拡散領域の幅）２μｍ以下で、チャネルに対するＳＴＩによるストレスが大きくなる（例えば、Tan, P.B.Y. Kordesch, A.V. Sidek, O. “Layout dependence effect on high speed CＭＯＳ transistor leakage current”、Malaysia、Asia-Pacific Conference on Applied Electromagnetics、2005年12月20、p．318-321を参照。）。
したがって、例えば、ｐ型ＭＯＳトランジスタ４の第１のゲート電極３とダミーｐ型ＭＯＳトランジスタ１０ａ、１０ｂの第３のゲート電極９ａ、９ｂとの間の距離Ｘ（拡散領域の幅）を、２μｍ以下に設定する。同様に、例えば、ｎ型ＭＯＳトランジスタ８の第２のゲート電極６とダミーｎ型ＭＯＳトランジスタ１２ａ、１２ｂの第４のゲート電極１１ａ、１１ｂとの間の距離Ｘを、２μｍ以下に設定する。
これにより、特に、ＳＴＩによる素子分離ではチャネルに対するストレスの影響が懸念される範囲（拡散領域の幅が２μｍ以下）で、ダミーＭＯＳトランジスタにより素子分離し、該ストレスを回避することができる。
また、ダミーＭＯＳトランジスタのゲートリーク電流が問題となる場合には、少なくともこれらのゲートを高誘電率材料で形成することにより該ゲートリークが回避できる。
以上のように、本実施例に係る半導体集積回路によれば、素子分離によるＭＯＳトランジスタへの影響を回避しつつ、隣接する標準セル間を素子分離することができる。
実施例１では、ＭＯＳトランジスタにより構成されるインバータを含む標準セルの一例について説明した。
本実施例では、ＭＯＳトランジスタにより構成されるインバータを含む標準セルの他の例について述べる。
図３は、本発明の実施例２に係る半導体集積回路２００の要部の構成を示す図である。
なお、図３において図１の符号と同じ符号は実施例１と同様の構成を示す。また、図３に示す半導体集積回路２００の標準セルの回路構成は、図２に示す回路図と同様である。
図３に示すように、半導体集積回路２００は、縦方向に隣接する他の標準セル１ａに対する第１の境界線１００ａと、横方向に隣接する他の標準セル１ｂに対する第２の境界線１００ｂと、により区画される略矩形の標準セル２０１を有する。なお、縦方向に隣接する他の標準セル１ａおよび横方向に隣接する他の標準セル１ｂは、例えば、標準セル２０１と同様の構成を有する。
この標準セル２０１は、第１、２のコンタクトの配置が異なる以外は、実施例１の標準セル１と同様の構成を有する。
すなわち、第１のコンタクト２１３ａ、２１３ｂは、第２の境界線１００ｂとｐ型ＭＯＳトランジスタ４に近接する第１の境界線１００ａとの交点上に形成されている。同様に、第２のコンタクト２１４ａ、２１４ｂは、第２の境界線１００ｂとｎ型ＭＯＳトランジスタ８に近接する第１の境界線１００ａとの交点上に形成されている。
そして、ダミーｐ型ＭＯＳトランジスタ１０ａ、１０ｂの第３のゲート電極９ａ、９ｂは、この第３のゲート電極９ａ、９ｂに接続された第１のコンタクト２１３ａ、２１３ｂにより電源配線１０１に接続されている。したがって、ダミーｐ型ＭＯＳトランジスタ１０ａ、１０ｂがオフするように、第３のゲート電極９ａ、９ｂに電源電位ＶＤＤが印加される。
同様に、ダミーｎ型ＭＯＳトランジスタ１２ａ、１２ｂの第４のゲート電極１１ａ、１１ｂは、この第４のゲート電極１１ａ、１１ｂに接続された第２のコンタクト２１４ａ、２１４ｂによりグランド配線１０２に接続されている。したがって、ダミーｎ型ＭＯＳトランジスタ１２ａ、１２ｂがオフするように、第４のゲート電極１１ａ、１１ｂにグランド電位ＧＮＤが印加される。
これにより、ダミーＭＯＳトランジスタのゲート電圧を、例えば、第１の境界線１００ａ付近に設けられた電源配線１０１、グランド配線１０２から直接供給することができる。
以上のように、実施例１と同様に、ダミーｐ型ＭＯＳトランジスタ１０ａ、１０ｂのゲートが電源電位ＶＤＤに接続されるとともにダミーｎ型ＭＯＳトランジスタ１２ａ、１２ｂのゲートがグランド電位ＧＮＤに接続されるので、それぞれオフ状態となり、第２の境界線１００ｂで隣接する標準セル間は絶縁される。
このように、以上のような構成を有する半導体集積回路２００において、標準セル２０１と標準セル１ｂとは、第２の境界線１００ｂに設けられたダミーｐ型ＭＯＳトランジスタ１０ａ、１０ｂおよびダミーｎ型ＭＯＳトランジスタ１２ａ、１２ｂにより素子分離される。これにより、少なくとも第１の境界線１００ａ方向（ＭＯＳトランジスタのチャネル方向）における、ＭＯＳトランジスタへのストレスの影響を低減することができる。
したがって、ＳＴＩストレスが回避され、標準セルを構成するＭＯＳトランジスタのオン電流の予測性が高まる。
また、標準セルの境界にダミーＭＯＳトランジスタを設けることにより、拡散領域を隣接する他の標準セルと連続化することができる。
なお、標準セル２０１と標準セル１ａとは、第１の境界線１００ａに沿って設けられたＳＴＩにより素子分離される。
以上のように、本実施例に係る半導体集積回路によれば、実施例１と同様に、素子分離によるＭＯＳトランジスタへの影響を回避しつつ、隣接する標準セル間を素子分離することができる。
実施例１、２では、ＭＯＳトランジスタにより構成されるインバータを含む標準セルの一例について説明した。
本実施例では、ＭＯＳトランジスタにより構成されるインバータを含む標準セルのさらに他の例について述べる。
図４は、本発明の実施例３に係る半導体集積回路３００の要部の構成を示す図である。
なお、図４において図１の符号と同じ符号は実施例１と同様の構成を示す。また、図４に示す半導体集積回路３００の標準セルの回路構成は、図２に示す回路図と同様である。
図４に示すように、半導体集積回路３００は、縦方向に隣接する他の標準セル１ａに対する第１の境界線１００ａと、横方向に隣接する他の標準セル１ｂに対する第２の境界線１００ｂと、により区画される略矩形の標準セル３０１を有する。なお、縦方向に隣接する他の標準セル１ａおよび横方向に隣接する他の標準セル１ｂは、例えば、標準セル３０１と同様の構成を有する。
この標準セル３０１は、第１、２のコンタクトの配置が異なる以外は、実施例１の標準セル１と同様の構成を有する。
すなわち、第１のコンタクト３１３ａ、３１３ｂは、第３のゲート電極９ａ、９ｂの中央部に接続されている。同様に、第２のコンタクト３１４ａ、３１４ｂは、第４のゲート電極１１ａ、１１ｂの中央部に接続されている。
そして、ダミーｐ型ＭＯＳトランジスタ１０ａ、１０ｂの第３のゲート電極９ａ、９ｂは、この第３のゲート電極９ａ、９ｂに接続された第１のコンタクト３１３ａ、３１３ｂにより電源配線１０１に接続されている。したがって、ダミーｐ型ＭＯＳトランジスタ１０ａ、１０ｂがオフするように、第３のゲート電極９ａ、９ｂに電源電位ＶＤＤが印加される。
同様に、ダミーｎ型ＭＯＳトランジスタ１２ａ、１２ｂの第４のゲート電極１１ａ、１１ｂは、この第４のゲート電極１１ａ、１１ｂに接続された第２のコンタクト３１４ａ、３１４ｂによりグランド配線１０２に接続されている。したがって、ダミーｎ型ＭＯＳトランジスタ１２ａ、１２ｂがオフするように、第４のゲート電極１１ａ、１１ｂにグランド電位ＧＮＤが印加される。
以上のように、実施例１と同様に、ダミーｐ型ＭＯＳトランジスタ１０ａ、１０ｂのゲートが電源電位ＶＤＤに接続されるとともにダミーｎ型ＭＯＳトランジスタ１２ａ、１２ｂのゲートがグランド電位ＧＮＤに接続されるので、それぞれオフ状態となり、第２の境界線１００ｂで隣接する標準セル間は絶縁される。
このように、以上のような構成を有する半導体集積回路３００において、標準セル３０１と標準セル１ｂとは、第２の境界線１００ｂに設けられたダミーｐ型ＭＯＳトランジスタ１０ａ、１０ｂおよびダミーｎ型ＭＯＳトランジスタ１２ａ、１２ｂにより素子分離される。これにより、少なくとも第１の境界線１００ａ方向（ＭＯＳトランジスタのチャネル方向）における、ＭＯＳトランジスタへのストレスの影響を低減することができる。
したがって、ＳＴＩストレスが回避され、標準セルを構成するＭＯＳトランジスタのオン電流の予測性が高まる。
また、標準セルの境界にダミーＭＯＳトランジスタを設けることにより、拡散領域を隣接する他の標準セルと連続化することができる。
なお、標準セル３０１と標準セル１ａとは、第１の境界線１００ａに沿って設けられたＳＴＩにより素子分離される。
以上のように、本実施例に係る半導体集積回路によれば、実施例１と同様に、素子分離によるＭＯＳトランジスタへの影響を回避しつつ、隣接する標準セル間を素子分離することができる。
実施例１ないし３では、ＭＯＳトランジスタにより構成されるインバータを含む標準セルの一例について説明した。
本実施例では、ＭＯＳトランジスタにより構成されるインバータを含む標準セルのさらに他の例について述べる。
図５は、本発明の実施例４に係る半導体集積回路４００の要部の構成を示す図である。
なお、図５において図１の符号と同じ符号は実施例１と同様の構成を示す。また、図５に示す半導体集積回路４００の標準セルの回路構成は、図２に示す回路図と同様である。
図５に示すように、半導体集積回路４００は、縦方向に隣接する他の標準セル１ａに対する第１の境界線１００ａと、横方向に隣接する他の標準セル１ｂに対する第２の境界線１００ｂと、により区画される略矩形の標準セル４０１を有する。なお、縦方向に隣接する他の標準セル１ａおよび横方向に隣接する他の標準セル１ｂは、例えば、標準セル４０１と同様の構成を有する。
この標準セル４０１は、第１、２のコンタクトの配置が異なる以外は、実施例１の標準セル１と同様の構成を有する。
すなわち、第１のコンタクト４１３ａ、４１３ｂは、第３のゲート電極９ａ、９ｂの第１の境界線１００ａ側の端部に接続されている。同様に、第２のコンタクト３１４ａ、３１４ｂは、第４のゲート電極１１ａ、１１ｂの第１の境界線１００ａ側の端部に接続されている。
そして、ダミーｐ型ＭＯＳトランジスタ１０ａ、１０ｂの第３のゲート電極９ａ、９ｂは、この第３のゲート電極９ａ、９ｂに接続された第１のコンタクト４１３ａ、４１３ｂにより電源配線１０１に接続されている。したがって、ダミーｐ型ＭＯＳトランジスタ１０ａ、１０ｂがオフするように、第３のゲート電極９ａ、９ｂに電源電位ＶＤＤが印加される。
同様に、ダミーｎ型ＭＯＳトランジスタ１２ａ、１２ｂの第４のゲート電極１１ａ、１１ｂは、この第４のゲート電極１１ａ、１１ｂに接続された第２のコンタクト４１４ａ、４１４ｂによりグランド配線１０２に接続されている。したがって、ダミーｎ型ＭＯＳトランジスタ１２ａ、１２ｂがオフするように、第４のゲート電極１１ａ、１１ｂにグランド電位ＧＮＤが印加される。
以上のように、実施例１と同様に、ダミーｐ型ＭＯＳトランジスタ１０ａ、１０ｂのゲートが電源電位ＶＤＤに接続されるとともにダミーｎ型ＭＯＳトランジスタ１２ａ、１２ｂのゲートがグランド電位ＧＮＤに接続されるので、それぞれオフ状態となり、第２の境界線１００ｂで隣接する標準セル間は絶縁される。
このように、以上のような構成を有する半導体集積回路４００において、標準セル４０１と標準セル１ｂとは、第２の境界線１００ｂに設けられたダミーｐ型ＭＯＳトランジスタ１０ａ、１０ｂおよびダミーｎ型ＭＯＳトランジスタ１２ａ、１２ｂにより素子分離される。これにより、少なくとも第１の境界線１００ａ方向（ＭＯＳトランジスタのチャネル方向）における、ＭＯＳトランジスタへのストレスの影響を低減することができる。
したがって、ＳＴＩストレスが回避され、標準セルを構成するＭＯＳトランジスタのオン電流の予測性が高まる。
また、標準セルの境界にダミーＭＯＳトランジスタを設けることにより、拡散領域を隣接する他の標準セルと連続化することができる。
なお、標準セル４０１と標準セル１ａとは、第１の境界線１００ａに沿って設けられたＳＴＩにより素子分離される。
以上のように、本実施例に係る半導体集積回路によれば、実施例１と同様に、素子分離によるＭＯＳトランジスタへの影響を回避しつつ、隣接する標準セル間を素子分離することができる。
実施例２では、ＭＯＳトランジスタにより構成されるインバータを含む標準セルの一例について説明した。
本実施例では、該標準セルと同じ構成を有する標準セルが第１の境界線を介して隣接する構成の一例について述べる。
図６は、本発明の実施例５に係る半導体集積回路２００ａの要部の構成を示す図である。
なお、図６において図２の符号と同じ符号は実施例２と同様の構成を示す。また、図６に示す半導体集積回路２００ａの標準セルの回路構成は、図２に示す回路図と同様である。
図６に示すように、半導体集積回路２００ａは、縦方向に隣接する他の標準セル１ａに対する第１の境界線１００ａと、横方向に隣接する他の標準セル１ｂに対する第２の境界線１００ｂと、により区画される略矩形の標準セル２０１を有する。なお、本実施例では、少なくとも標準セル２０１と縦方向に隣接する他の標準セル１ａが標準セル２０１と同様の構成を有する（図６では標準セル２０１として標記する。）。
実施例２と同様に、第１のコンタクト２１３ａ、２１３ｂは、第２の境界線１００ｂとｐ型ＭＯＳトランジスタ４に近接する第１の境界線１００ａとの交点上に形成されている。同様に、第２のコンタクト２１４ａ、２１４ｂは、第２の境界線１００ｂとｎ型ＭＯＳトランジスタ８に近接する第１の境界線１００ａとの交点上に形成されている。
したがって、図６に示すように、第１の境界線１００ａを介して隣接する標準セル２０１は、第１のコンタクト２１３ａ、２１３ｂを共有している。これにより、レイアウト面積を縮小することができる。
なお、第１の境界線１００ａを介して隣接する標準セル２０１は、第２のコンタクト２１４ａ、２１４ｂを共有するように配置されてもよい。
半導体集積回路２００ａは、実施例２と同様に、ダミーｐ型ＭＯＳトランジスタ１０ａ、１０ｂのゲートが電源電位ＶＤＤに接続されるとともにダミーｎ型ＭＯＳトランジスタ１２ａ、１２ｂのゲートがグランド電位ＧＮＤに接続されるので、それぞれオフ状態となり、第２の境界線１００ｂで隣接する標準セル間は絶縁される。
このように、以上のような構成を有する半導体集積回路２００ａにおいて、標準セル２０１と標準セル１ｂとは、第２の境界線１００ｂに設けられたダミーｐ型ＭＯＳトランジスタ１０ａ、１０ｂおよびダミーｎ型ＭＯＳトランジスタ１２ａ、１２ｂにより素子分離される。これにより、少なくとも第１の境界線１００ａ方向（ＭＯＳトランジスタのチャネル方向）における、ＭＯＳトランジスタへのストレスの影響を低減することができる。
したがって、ＳＴＩストレスが回避され、標準セルを構成するＭＯＳトランジスタのオン電流の予測性が高まる。
また、標準セルの境界にダミーＭＯＳトランジスタを設けることにより、拡散領域を隣接する他の標準セルと連続化することができる。
なお、縦方向に隣接する標準セル２０１間は、第１の境界線１００ａに沿って設けられたＳＴＩにより素子分離される。
以上のように、本実施例に係る半導体集積回路によれば、実施例２と同様に、素子分離によるＭＯＳトランジスタへの影響を回避しつつ、隣接する標準セル間を素子分離することができる。
実施例１ないし５では、ＭＯＳトランジスタにより構成されるインバータを含む標準セルの例について説明した。
本実施例では、ＭＯＳトランジスタにより構成される２入力のＮＡＮＤを含む標準セルの一例について述べる。
図７は、本発明の一態様である実施例６に係る半導体集積回路５００の要部の構成を示す図である。また、図８は、図７に示す半導体集積回路５００の標準セルの回路構成を示す回路図である。
図７に示すように、半導体集積回路５００は、縦方向に隣接する他の標準セル１ａに対する第１の境界線１００ａと、横方向に隣接する他の標準セル１ｂに対する第２の境界線１００ｂと、により区画される略矩形の標準セル５０１を有する。なお、縦方向に隣接する他の標準セル１ａおよび横方向に隣接する他の標準セル１ｂは、例えば、標準セル５０１と同様の構成を有する。
この標準セル５０１は、第１の拡散領域５０２ａ、５０２ｂと第１のゲート電極３ａとを有する第１のｐ型ＭＯＳトランジスタ４ａと、第１の拡散領域５０２ｂ、５０２ｃと第１のゲート電極３ｂとを有する第２のｐ型ＭＯＳトランジスタ４ｂと、を備える。
また、標準セル５０１は、第２の拡散領域５０５ａ、５０５ｂと第２のゲート電極６ａとを有する第１のｎ型ＭＯＳトランジスタ８ａと、第２の拡散領域５０５ｂ、５０５ｃと第２のゲート電極６ｂとを有する第２のｎ型ＭＯＳトランジスタ８ｂと、を備える。
これらの第１、２のｎ型ＭＯＳトランジスタ８ａ、８ｂは、第１、２のｐ型ＭＯＳトランジスタ４ａ、４ｂとの間に素子分離するためのＳＴＩ７が第１の境界線１００ａと略平行に介在する。
図７、８に示すように、第１、２のｐ型ＭＯＳトランジスタ４ａ、４ｂは、ソースがコンタクト２ａを介して電源配線１０１に接続され、ドレインがコンタクト２ｂを介して出力Ｚに接続され、ゲートが入力Ａ、Ｂにそれぞれ接続されている。
また、第１のｎ型ＭＯＳトランジスタ８ａは、ソースがコンタクト５ａを介してグランド配線１０２に接続され、ドレインが第２のｎ型ＭＯＳトランジスタ８ｂのソースに接続され、ゲートが入力Ａおよび第１のｐ型ＭＯＳトランジスタ４ａのゲートに接続されている。
また、第２のｎ型ＭＯＳトランジスタ８ｂは、ドレインがコンタクト５ｂを介して出力Ｚおよび第１、第２のｐ型ＭＯＳトランジスタ４ａ、４ｂのドレインに接続され、ゲートが入力Ｂおよび第２のｐ型ＭＯＳトランジスタ４ｂのゲートに接続されている。
このように、図７、８では、標準セル５０１が第１、２のｐ型ＭＯＳトランジスタ４ａ、４ｂと第１、２のｎ型ＭＯＳトランジスタ８ａ、８ｂとにより構成される２入力（Ａ、Ｂ）のＮＡＮＤのレイアウトを含む。
さらに、標準セル５０１は、実施例１と同様に、第２の境界線１００ｂで隣接する標準セル１ｂとの間を素子分離するためのダミーｐ型ＭＯＳトランジスタ１０ａ、１０ｂを備える。これらのダミーｐ型ＭＯＳトランジスタ１０ａ、１０ｂは、第２の境界線１００ｂ上に、それぞれ第１、２のｐ型ＭＯＳトランジスタ４ａ、４ｂの第１の拡散領域５０２ａ、５０２ｃに隣接して配置された第３のゲート電極９ａ、９ｂを有する。
ここで、電源配線１０１は、例えば、第３のゲート電極９ａ、９ｂが形成された配線層よりも上の配線層に形成されている。
実施例１と同様に、ダミーｐ型ＭＯＳトランジスタ１０ａ、１０ｂの第３のゲート電極９ａ、９ｂは、この第３のゲート電極９ａ、９ｂの標準セル５０１中心側の端部に接続された第１のコンタクト５１３ａ、５１３ｂにより電源配線１０１に接続されている。したがって、ダミーｐ型ＭＯＳトランジスタ１０ａ、１０ｂがオフするように、第３のゲート電極９ａ、９ｂに電源電位ＶＤＤが印加される。
なお、実施例１と同様に、ダミーｐ型ＭＯＳトランジスタ１０ａ、１０ｂのしきい値の絶対値は、第１、２のｐ型ＭＯＳトランジスタ４ａ、４ｂのしきい値の絶対値よりも、高く設定されている。これにより、ダミーｐ型ＭＯＳトランジスタ１０ａ、１０ｂは、第１、２のｐ型ＭＯＳトランジスタ４ａ、４ｂと比較してより確実にオフするようになっている。すなわち、第２の境界線１００ｂで隣接する標準セル１ｂとの間のリーク電流を抑えることができる。
また、実施例１と同様に、上記リーク電流を抑えるため、ダミーｐ型ＭＯＳトランジスタ１０ａ、１０ｂのゲート長は、第１、２のｐ型ＭＯＳトランジスタ４ａ、４ｂのゲート長よりも、長くなるように設計してもよい。
さらに、標準セル５０１は、第２の境界線１００ｂで隣接する標準セル１ｂとの間を素子分離するためのダミーｎ型ＭＯＳトランジスタ１２ａ、１２ｂを備える。これらのダミーｎ型ＭＯＳトランジスタ１２ａ、１２ｂは、第２の境界線１００ｂ上に、第１、第２のｎ型ＭＯＳトランジスタ８ａ、８ｂの第２の拡散領域５０５ａ、５０５ｃに隣接して配置された第４のゲート電極１１ａ、１１ｂを有する。
ここで、グランド配線１０２は、例えば、第４のゲート電極１１ａ、１１ｂが形成された配線層よりも上の配線層に形成されている。
実施例１と同様に、ダミーｎ型ＭＯＳトランジスタ１２ａ、１２ｂの第４のゲート電極１１ａ、１１ｂは、この第４のゲート電極１１ａ、１１ｂの標準セル５０１中心側の端部に接続された第２のコンタクト１４ａ、１４ｂによりグランド配線１０２に接続されている。したがって、ダミーｎ型ＭＯＳトランジスタ１２ａ、１２ｂがオフするように、第４のゲート電極１１ａ、１１ｂにグランド電位ＧＮＤが印加される。
なお、実施例１と同様に、ダミーｎ型ＭＯＳトランジスタ１２ａ、１２ｂのしきい値の絶対値は、第１、２のｎ型ＭＯＳトランジスタ８ａ、８ｂのしきい値の絶対値よりも、高く設定されている。これにより、ダミーｎ型ＭＯＳトランジスタ１２ａ、１２ｂは、第１、２のｎ型ＭＯＳトランジスタ８ａ、８ｂと比較してより確実にオフするようになっている。すなわち、第２の境界線１００ｂで隣接する標準セル１ｂとの間のリーク電流を抑えることができる。
また、上記リーク電流を抑えるため、ダミーｎ型ＭＯＳトランジスタ１２ａ、１２ｂのゲート長は、第１、２のｎ型ＭＯＳトランジスタ８ａ、８ｂのゲート長よりも、長くなるように設計してもよい。
以上のように、ダミーｐ型ＭＯＳトランジスタ１０ａ、１０ｂのゲートが電源電位ＶＤＤに接続されるとともにダミーｎ型ＭＯＳトランジスタ１２ａ、１２ｂのゲートがグランド電位ＧＮＤに接続されるので、それぞれオフ状態となり、第２の境界線１００ｂで隣接する標準セル間は絶縁される。
このように、以上のような構成を有する半導体集積回路５００において、標準セル５０１と標準セル１ｂとは、第２の境界線１００ｂに設けられたダミーｐ型ＭＯＳトランジスタ１０ａ、１０ｂおよびダミーｎ型ＭＯＳトランジスタ１２ａ、１２ｂにより素子分離される。これにより、少なくとも第１の境界線１００ａ方向（ＭＯＳトランジスタのチャネル方向）における、ＭＯＳトランジスタへのストレスの影響を低減することができる。
したがって、ＳＴＩストレスが回避され、標準セルを構成するＭＯＳトランジスタのオン電流の予測性が高まる。
また、標準セルの境界にダミーＭＯＳトランジスタを設けることにより、拡散領域を隣接する他の標準セルと連続化することができる。
なお、標準セル５０１と標準セル１ａとは、既述のように、第１の境界線１００ａに沿って設けられたＳＴＩにより素子分離される。
実施例１と同様に、例えば、第１のｐ型ＭＯＳトランジスタ４ａの第１のゲート電極３ａとダミーｐ型ＭＯＳトランジスタ１０ａの第３のゲート電極９ａとの間、および第２のｐ型ＭＯＳトランジスタ４ｂの第１のゲート電極３ｂとダミーｐ型ＭＯＳトランジスタ１０ｂの第３のゲート電極９ｂとの間の距離Ｘ（拡散領域の幅）を、２μｍ以下に設定する。同様に、例えば、第１のｎ型ＭＯＳトランジスタ８ａの第２のゲート電極６ａとダミーｎ型ＭＯＳトランジスタ１２ａの第４のゲート電極１１ａとの間、および第２のｎ型ＭＯＳトランジスタ８ｂの第２のゲート電極６ｂとダミーｎ型ＭＯＳトランジスタ１２ｂの第４のゲート電極との間の距離Ｘを、２μｍ以下に設定する。
これにより、特に、ＳＴＩによる素子分離ではチャネルに対するストレスの影響が懸念される範囲（拡散領域の幅が２μｍ以下）で、ダミーＭＯＳトランジスタにより素子分離し、該ストレスを回避することができる。
また、ダミーＭＯＳトランジスタのゲートリーク電流が問題となる場合には、少なくともこれらのゲートを高誘電率材料で形成することにより該ゲートリークが回避できる。
以上のように、本実施例に係る半導体集積回路によれば、素子分離によるＭＯＳトランジスタへの影響を回避しつつ、隣接する標準セル間を素子分離することができる。
実施例６では、ＭＯＳトランジスタにより構成される２入力のＮＡＮＤを含む標準セルの一例について説明した。
本実施例では、ＭＯＳトランジスタにより構成される２入力のＮＡＮＤを含む標準セルの他の例について述べる。
図９は、本発明の実施例７に係る半導体集積回路６００の要部の構成を示す図である。
なお、図９において図７の符号と同じ符号は実施例６と同様の構成を示す。また、図９に示す半導体集積回路６００の標準セルの回路構成は、図８に示す回路図と同様である。
図９に示すように、半導体集積回路６００は、縦方向に隣接する他の標準セル１ａに対する第１の境界線１００ａと、横方向に隣接する他の標準セル１ｂに対する第２の境界線１００ｂと、により区画される略矩形の標準セル６０１を有する。なお、縦方向に隣接する他の標準セル１ａおよび横方向に隣接する他の標準セル１ｂは、例えば、標準セル６０１と同様の構成を有する。
この標準セル６０１は、第１、２のコンタクトの配置が異なる以外は、実施例６の標準セル５０１と同様の構成を有する。
すなわち、第１のコンタクト６１３ａ、６１３ｂは、第２の境界線１００ｂと第１、２のｐ型ＭＯＳトランジスタ４ａ、４ｂに近接する第１の境界線１００ａとの交点上に形成されている。同様に、第２のコンタクト６１４ａ、６１４ｂは、第２の境界線１００ｂと第１、２のｎ型ＭＯＳトランジスタ８ａ、８ｂに近接する第１の境界線１００ａとの交点上に形成されている。
そして、ダミーｐ型ＭＯＳトランジスタ１０ａ、１０ｂの第３のゲート電極９ａ、９ｂは、この第３のゲート電極９ａ、９ｂに接続された第１のコンタクト６１３ａ、６１３ｂにより電源配線１０１に接続されている。したがって、ダミーｐ型ＭＯＳトランジスタ１０ａ、１０ｂがオフするように、第３のゲート電極９ａ、９ｂに電源電位ＶＤＤが印加される。
同様に、ダミーｎ型ＭＯＳトランジスタ１２ａ、１２ｂの第４のゲート電極１１ａ、１１ｂは、この第４のゲート電極１１ａ、１１ｂに接続された第２のコンタクト６１４ａ、６１４ｂによりグランド配線１０２に接続されている。したがって、ダミーｎ型ＭＯＳトランジスタ１２ａ、１２ｂがオフするように、第４のゲート電極１１ａ、１１ｂにグランド電位ＧＮＤが印加される。
これにより、ダミーＭＯＳトランジスタのゲート電圧を、例えば、第１の境界線１００ａ付近に設けられた電源配線１０１、グランド配線１０２から直接供給することができる。
以上のように、実施例６と同様に、ダミーｐ型ＭＯＳトランジスタ１０ａ、１０ｂのゲートが電源電位ＶＤＤに接続されるとともにダミーｎ型ＭＯＳトランジスタ１２ａ、１２ｂのゲートがグランド電位ＧＮＤに接続されるので、それぞれオフ状態となり、第２の境界線１００ｂで隣接する標準セル間は絶縁される。
このように、以上のような構成を有する半導体集積回路６００において、標準セル６０１と標準セル１ｂとは、第２の境界線１００ｂに設けられたダミーｐ型ＭＯＳトランジスタ１０ａ、１０ｂおよびダミーｎ型ＭＯＳトランジスタ１２ａ、１２ｂにより素子分離される。これにより、少なくとも第１の境界線１００ａ方向（ＭＯＳトランジスタのチャネル方向）における、ＭＯＳトランジスタへのストレスの影響を低減することができる。
したがって、ＳＴＩストレスが回避され、標準セルを構成するＭＯＳトランジスタのオン電流の予測性が高まる。
また、標準セルの境界にダミーＭＯＳトランジスタを設けることにより、拡散領域を隣接する他の標準セルと連続化することができる。
なお、標準セル６０１と標準セル１ａとは、第１の境界線１００ａに沿って設けられたＳＴＩにより素子分離される。
以上のように、本実施例に係る半導体集積回路によれば、実施例６と同様に、素子分離によるＭＯＳトランジスタへの影響を回避しつつ、隣接する標準セル間を素子分離することができる。
実施例６および７では、ＭＯＳトランジスタにより構成される２入力のＮＡＮＤを含む標準セルの例について説明した。
本実施例では、ＭＯＳトランジスタにより構成される２入力のＮＯＲを含む標準セルの一例について述べる。
図１０は、本発明の一態様である実施例８に係る半導体集積回路７００の要部の構成を示す図である。また、図１１は、図１０に示す半導体集積回路７００の標準セルの回路構成を示す回路図である。
図１０に示すように、半導体集積回路７００は、縦方向に隣接する他の標準セル１ａに対する第１の境界線１００ａと、横方向に隣接する他の標準セル１ｂに対する第２の境界線１００ｂと、により区画される略矩形の標準セル７０１を有する。なお、縦方向に隣接する他の標準セル１ａおよび横方向に隣接する他の標準セル１ｂは、例えば、標準セル７０１と同様の構成を有する。
この標準セル７０１は、実施例６と同様に、第１の拡散領域５０２ａ、５０２ｂと第１のゲート電極３ａとを有する第１のｐ型ＭＯＳトランジスタ４ａと、第１の拡散領域５０２ｂ、５０２ｃと第１のゲート電極３ｂとを有する第２のｐ型ＭＯＳトランジスタ４ｂと、を備える。
また、標準セル７０１は、第２の拡散領域５０５ａ、５０５ｂと第２のゲート電極６ａとを有する第１のｎ型ＭＯＳトランジスタ８ａと、第２の拡散領域５０５ｂ、５０５ｃと第２のゲート電極６ｂとを有する第２のｎ型ＭＯＳトランジスタ８ｂと、を備える。
これらの第１、２のｎ型ＭＯＳトランジスタ８ａ、８ｂは、第１、２のｐ型ＭＯＳトランジスタ４ａ、４ｂとの間に素子分離するためのＳＴＩ７が第１の境界線１００ａと略平行に介在する。
図１０、１１に示すように、第１のｐ型ＭＯＳトランジスタ４ａは、ソースがコンタクト２ａを介して電源配線１０１に接続され、ドレインが第２のｐ型ＭＯＳトランジスタ４ｂのソースに接続され、ゲートが入力Ａおよび第１のｎ型ＭＯＳトランジスタ８ａのゲートに接続されている。
また、第２のｐ型ＭＯＳトランジスタ４ｂは、ドレインがコンタクト２ｂを介して出力Ｚおよび第１、第２のｎ型ＭＯＳトランジスタ８ａ、８ｂのドレインに接続され、ゲートが入力Ｂおよび第２のｎ型ＭＯＳトランジスタ８ｂのゲートに接続されている。
また、第１、２のｎ型ＭＯＳトランジスタ８ａ、８ｂは、ソースがコンタクト５ａを介してグランド配線１０２に接続され、ドレインがコンタクト５ｂを介して出力Ｚに接続され、ゲートが入力Ａ、Ｂにそれぞれ接続されている。
このように、図１０、１１では、標準セル７０１が第１、２のｐ型ＭＯＳトランジスタ４ａ、４ｂと第１、２のｎ型ＭＯＳトランジスタ８ａ、８ｂとにより構成される２入力（Ａ、Ｂ）のＮＯＲのレイアウトを含む。
さらに、標準セル７０１は、実施例６と同様に、第２の境界線１００ｂで隣接する標準セル１ｂとの間を素子分離するためのダミーｐ型ＭＯＳトランジスタ１０ａ、１０ｂを備える。これらのダミーｐ型ＭＯＳトランジスタ１０ａ、１０ｂは、第２の境界線１００ｂ上に、それぞれ第１、２のｐ型ＭＯＳトランジスタ４ａ、４ｂの第１の拡散領域５０２ａ、５０２ｃに隣接して配置された第３のゲート電極９ａ、９ｂを有する。
ここで、電源配線１０１は、例えば、第３のゲート電極９ａ、９ｂが形成された配線層よりも上の配線層に形成されている。
実施例６と同様に、ダミーｐ型ＭＯＳトランジスタ１０ａ、１０ｂの第３のゲート電極９ａ、９ｂは、この第３のゲート電極９ａ、９ｂの標準セル５０１中心側の端部に接続された第１のコンタクト５１３ａ、５１３ｂにより電源配線１０１に接続されている。したがって、ダミーｐ型ＭＯＳトランジスタ１０ａ、１０ｂがオフするように、第３のゲート電極９ａ、９ｂに電源電位ＶＤＤが印加される。
なお、実施例６と同様に、ダミーｐ型ＭＯＳトランジスタ１０ａ、１０ｂのしきい値の絶対値は、第１、２のｐ型ＭＯＳトランジスタ４ａ、４ｂのしきい値の絶対値よりも、高く設定されている。これにより、ダミーｐ型ＭＯＳトランジスタ１０ａ、１０ｂは、第１、２のｐ型ＭＯＳトランジスタ４ａ、４ｂと比較してより確実にオフするようになっている。すなわち、第２の境界線１００ｂで隣接する標準セル１ｂとの間のリーク電流を抑えることができる。
また、実施例６と同様に、上記リーク電流を抑えるため、ダミーｐ型ＭＯＳトランジスタ１０ａ、１０ｂのゲート長は、第１、２のｐ型ＭＯＳトランジスタ４ａ、４ｂのゲート長よりも、長くなるように設計してもよい。
さらに、標準セル７０１は、第２の境界線１００ｂで隣接する標準セル１ｂとの間を素子分離するためのダミーｎ型ＭＯＳトランジスタ１２ａ、１２ｂを備える。これらのダミーｎ型ＭＯＳトランジスタ１２ａ、１２ｂは、第２の境界線１００ｂ上に、第１、第２のｎ型ＭＯＳトランジスタ８ａ、８ｂの第２の拡散領域５０５ａ、５０５ｃに隣接して配置された第４のゲート電極１１ａ、１１ｂを有する。
ここで、グランド配線１０２は、例えば、第４のゲート電極１１ａ、１１ｂが形成された配線層よりも上の配線層に形成されている。
実施例６と同様に、ダミーｎ型ＭＯＳトランジスタ１２ａ、１２ｂの第４のゲート電極１１ａ、１１ｂは、この第４のゲート電極１１ａ、１１ｂの標準セル５０１中心側の端部に接続された第２のコンタクト１４ａ、１４ｂによりグランド配線１０２に接続されている。したがって、ダミーｎ型ＭＯＳトランジスタ１２ａ、１２ｂがオフするように、第４のゲート電極１１ａ、１１ｂにグランド電位ＧＮＤが印加される。
なお、実施例６と同様に、ダミーｎ型ＭＯＳトランジスタ１２ａ、１２ｂのしきい値の絶対値は、第１、２のｎ型ＭＯＳトランジスタ８ａ、８ｂのしきい値の絶対値よりも、高く設定されている。これにより、ダミーｎ型ＭＯＳトランジスタ１２ａ、１２ｂは、第１、２のｎ型ＭＯＳトランジスタ８ａ、８ｂと比較してより確実にオフするようになっている。すなわち、第２の境界線１００ｂで隣接する標準セル１ｂとの間のリーク電流を抑えることができる。
また、上記リーク電流を抑えるため、ダミーｎ型ＭＯＳトランジスタ１２ａ、１２ｂのゲート長は、第１、２のｎ型ＭＯＳトランジスタ８ａ、８ｂのゲート長よりも、長くなるように設計してもよい。
以上のように、ダミーｐ型ＭＯＳトランジスタ１０ａ、１０ｂのゲートが電源電位ＶＤＤに接続されるとともにダミーｎ型ＭＯＳトランジスタ１２ａ、１２ｂのゲートがグランド電位ＧＮＤに接続されるので、それぞれオフ状態となり、第２の境界線１００ｂで隣接する標準セル間は絶縁される。
このように、以上のような構成を有する半導体集積回路７００において、標準セル１と標準セル１ｂとは、第２の境界線１００ｂに設けられたダミーｐ型ＭＯＳトランジスタ１０ａ、１０ｂおよびダミーｎ型ＭＯＳトランジスタ１２ａ、１２ｂにより素子分離される。これにより、少なくとも第１の境界線１００ａ方向（ＭＯＳトランジスタのチャネル方向）における、ＭＯＳトランジスタへのストレスの影響を低減することができる。
したがって、ＳＴＩストレスが回避され、標準セルを構成するＭＯＳトランジスタのオン電流の予測性が高まる。
また、標準セルの境界にダミーＭＯＳトランジスタを設けることにより、拡散領域を隣接する他の標準セルと連続化することができる。
なお、標準セル７０１と標準セル１ａとは、既述のように、第１の境界線１００ａに沿って設けられたＳＴＩにより素子分離される。
実施例６と同様に、例えば、第１のｐ型ＭＯＳトランジスタ４ａの第１のゲート電極３ａとダミーｐ型ＭＯＳトランジスタ１０ａの第３のゲート電極９ａとの間、および第２のｐ型ＭＯＳトランジスタ４ｂの第１のゲート電極３ｂとダミーｐ型ＭＯＳトランジスタ１０ｂの第３のゲート電極９ｂとの間の距離Ｘ（拡散領域の幅）を、２μｍ以下に設定する。同様に、例えば、第１のｎ型ＭＯＳトランジスタ８ａの第２のゲート電極６ａとダミーｎ型ＭＯＳトランジスタ１２ａの第４のゲート電極１１ａとの間、および第２のｎ型ＭＯＳトランジスタ８ｂの第２のゲート電極６ｂとダミーｎ型ＭＯＳトランジスタ１２ｂの第４のゲート電極との間の距離Ｘを、２μｍ以下に設定する。
これにより、特に、ＳＴＩによる素子分離ではチャネルに対するストレスの影響が懸念される範囲（拡散領域の幅が２μｍ以下）で、ダミーＭＯＳトランジスタにより素子分離し、該ストレスを回避することができる。
また、ダミーＭＯＳトランジスタのゲートリーク電流が問題となる場合には、少なくともこれらのゲートを高誘電率材料で形成することにより該ゲートリークが回避できる。
以上のように、本実施例に係る半導体集積回路によれば、素子分離によるＭＯＳトランジスタへの影響を回避しつつ、隣接する標準セル間を素子分離することができる。
実施例８では、ＭＯＳトランジスタにより構成される２入力のＮＯＲを含む標準セルの一例について説明した。
本実施例では、ＭＯＳトランジスタにより構成される２入力のＮＯＲを含む標準セルの他の例について述べる。
図１２は、本発明の実施例９に係る半導体集積回路８００の要部の構成を示す図である。
なお、図１２において図１０の符号と同じ符号は実施例８と同様の構成を示す。また、図１２に示す半導体集積回路８００の標準セルの回路構成は、図１１に示す回路図と同様である。
図１２に示すように、半導体集積回路８００は、縦方向に隣接する他の標準セル１ａに対する第１の境界線１００ａと、横方向に隣接する他の標準セル１ｂに対する第２の境界線１００ｂと、により区画される略矩形の標準セル８０１を有する。なお、縦方向に隣接する他の標準セル１ａおよび横方向に隣接する他の標準セル１ｂは、例えば、標準セル８０１と同様の構成を有する。
この標準セル８０１は、第１、２のコンタクトの配置が異なる以外は、実施例８の標準セル７０１と同様の構成を有する。
すなわち、第１のコンタクト８１３ａ、８１３ｂは、第２の境界線１００ｂと第１、２のｐ型ＭＯＳトランジスタ４ａ、４ｂに近接する第１の境界線１００ａとの交点上に形成されている。同様に、第２のコンタクト８１４ａ、８１４ｂは、第２の境界線１００ｂと第１、２のｎ型ＭＯＳトランジスタ８ａ、８ｂに近接する第１の境界線１００ａとの交点上に形成されている。
そして、ダミーｐ型ＭＯＳトランジスタ１０ａ、１０ｂの第３のゲート電極９ａ、９ｂは、この第３のゲート電極９ａ、９ｂに接続された第１のコンタクト６１３ａ、６１３ｂにより電源配線１０１に接続されている。したがって、ダミーｐ型ＭＯＳトランジスタ１０ａ、１０ｂがオフするように、第３のゲート電極９ａ、９ｂに電源電位ＶＤＤが印加される。
同様に、ダミーｎ型ＭＯＳトランジスタ１２ａ、１２ｂの第４のゲート電極１１ａ、１１ｂは、この第４のゲート電極１１ａ、１１ｂに接続された第２のコンタクト６１４ａ、６１４ｂによりグランド配線１０２に接続されている。したがって、ダミーｎ型ＭＯＳトランジスタ１２ａ、１２ｂがオフするように、第４のゲート電極１１ａ、１１ｂにグランド電位ＧＮＤが印加される。
これにより、ダミーＭＯＳトランジスタのゲート電圧を、例えば、第１の境界線１００ａ付近に設けられた電源配線１０１、グランド配線１０２から直接供給することができる。
以上のように、実施例６と同様に、ダミーｐ型ＭＯＳトランジスタ１０ａ、１０ｂのゲートが電源電位ＶＤＤに接続されるとともにダミーｎ型ＭＯＳトランジスタ１２ａ、１２ｂのゲートがグランド電位ＧＮＤに接続されるので、それぞれオフ状態となり、第２の境界線１００ｂで隣接する標準セル間は絶縁される。
このように、以上のような構成を有する半導体集積回路８００において、標準セル８０１と標準セル１ｂとは、第２の境界線１００ｂに設けられたダミーｐ型ＭＯＳトランジスタ１０ａ、１０ｂおよびダミーｎ型ＭＯＳトランジスタ１２ａ、１２ｂにより素子分離される。これにより、少なくとも第１の境界線１００ａ方向（ＭＯＳトランジスタのチャネル方向）における、ＭＯＳトランジスタへのストレスの影響を低減することができる。
したがって、ＳＴＩストレスが回避され、標準セルを構成するＭＯＳトランジスタのオン電流の予測性が高まる。
また、標準セルの境界にダミーＭＯＳトランジスタを設けることにより、拡散領域を隣接する他の標準セルと連続化することができる。
なお、標準セル８０１と標準セル１ａとは、第１の境界線１００ａに沿って設けられたＳＴＩにより素子分離される。
以上のように、本実施例に係る半導体集積回路によれば、実施例８と同様に、素子分離によるＭＯＳトランジスタへの影響を回避しつつ、隣接する標準セル間を素子分離することができる。
なお、既述の各実施例では、例えば、インバータ、２入力のＮＡＮＤ、２入力のＮＯＲについて説明した。これらの回路構成以外のいわゆる一般的なＣＭＯＳ論理回路を含む標準セルに対しても、同様に本発明は適用可能である。
また、既述の各実施例においては、リーク電流を低減するために、例えば、素子分離するためのダミーのＭＯＳトランジスタのしきい値の絶対値が、標準セルの内部に配置される通常のＭＯＳトランジスタのしきい値の絶対値よりも高いとして説明した。しかし、必要に応じて、該ダミーのＭＯＳトランジスタのしきい値の絶対値が、該通常のＭＯＳトランジスタのしきい値の絶対値と等しくてもよい。
本発明の一態様である実施例１に係る半導体集積回路１００の要部の構成を示す図である。 図１に示す半導体集積回路１００の標準セルの回路構成を示す回路図である。 本発明の実施例２に係る半導体集積回路２００の要部の構成を示す図である。 本発明の実施例３に係る半導体集積回路３００の要部の構成を示す図である。 本発明の実施例４に係る半導体集積回路４００の要部の構成を示す図である。 本発明の実施例５に係る半導体集積回路２００ａの要部の構成を示す図である。 本発明の一態様である実施例６に係る半導体集積回路５００の要部の構成を示す図である。 図７に示す半導体集積回路５００の標準セルの回路構成を示す回路図である。 本発明の実施例７に係る半導体集積回路６００の要部の構成を示す図である。 本発明の一態様である実施例８に係る半導体集積回路７００の要部の構成を示す図である。 図１０に示す半導体集積回路７００の標準セルの回路構成を示す回路図である。 本発明の実施例９に係る半導体集積回路８００の要部の構成を示す図である。
符号の説明
１、２０１、３０１、４０１、５０１、６０１、７０１、８０１ 標準セル
１ａ 縦方向に隣接する他の標準セル
１ｂ 横方向に隣接する他の標準セル
２、５０２ａ、５０２ｂ、５０２ｃ 第１の拡散領域
２ａ、２ｂ、５ａ、５ｂ コンタクト
３、３ａ、３ｂ 第１のゲート電極
４ ｐ型ＭＯＳトランジスタ
５、５０５ａ、５０５ｂ、５０５ｃ 第２の拡散領域
６ 第２のゲート電極
７ ＳＴＩ
８ ｎ型ＭＯＳトランジスタ
９ａ、９ｂ 第３のゲート電極
１０ａ、１０ｂ ダミーｐ型ＭＯＳトランジスタ
１１ａ、１１ｂ 第４のゲート電極
１２ａ、１２ｂ ダミーｎ型ＭＯＳトランジスタ
１３ａ、１３ｂ、２１３ａ、２１３ｂ、３１３ａ、３１３ｂ、４１３ａ、４１３ｂ、５１３ａ、５１３ｂ、６１３ａ、６１３ｂ、７１３ａ、７１３ｂ 第１のコンタクト
１４ａ、１４ｂ、２１４ａ、２１４ｂ、３１４ａ、３１４ｂ、４１４ａ、４１４ｂ、５１４ａ、５１４ｂ、６１４ａ、６１４ｂ、７１４ａ、７１４ｂ 第２のコンタクト
１００、２００、２００ａ、３００、４００、５００、６００、７００、８００ 半導体集積回路
１００ａ 第１の境界線
１００ｂ 第２の境界線
１０１ 電源配線
１０２ グランド配線
Ａ、Ｂ 入力
Ｚ 出力

Claims (5)

  1. 縦方向に隣接する他の標準セルに対する第１の境界線と、横方向に隣接する他の標準セルに対する第２の境界線と、により区画される略矩形の標準セルを有する半導体集積回路であって、
    前記標準セルは、
    第１の拡散領域と第１のゲート電極とを有するｐ型ＭＯＳトランジスタと、
    第２の拡散領域と第２のゲート電極とを有し、前記ｐ型ＭＯＳトランジスタとの間に素子分離するためのＳＴＩが第１の境界線と略平行に介在するｎ型ＭＯＳトランジスタと、
    前記第２の境界線上に前記ｐ型ＭＯＳトランジスタの前記第１の拡散領域に隣接して配置された第３のゲート電極を有し、オフするように前記第３のゲート電極が前記電源配線に接続されたダミーｐ型ＭＯＳトランジスタと、
    前記第２の境界線上に前記ｎ型ＭＯＳトランジスタの前記第２の拡散領域に隣接して配置された第４のゲート電極を有し、オフするように前記第４のゲート電極がグランド配線に接続されたダミーｎ型ＭＯＳトランジスタと、を備え、
    前記ダミーｐ型ＭＯＳトランジスタのしきい値の絶対値は、前記ｐ型ＭＯＳトランジスタのしきい値の絶対値よりも、高く、
    前記ダミーｎ型ＭＯＳトランジスタのしきい値の絶対値は、前記ｎ型ＭＯＳトランジスタのしきい値の絶対値よりも、高い
    ことを特徴とする半導体集積回路。
  2. 縦方向に隣接する他の標準セルに対する第１の境界線と、横方向に隣接する他の標準セルに対する第２の境界線と、により区画される略矩形の標準セルを有する半導体集積回路であって、
    前記標準セルは、
    第１の拡散領域と第１のゲート電極とを有するｐ型ＭＯＳトランジスタと、
    第２の拡散領域と第２のゲート電極とを有し、前記ｐ型ＭＯＳトランジスタとの間に素子分離するためのＳＴＩが第１の境界線と略平行に介在するｎ型ＭＯＳトランジスタと、
    前記第２の境界線上に前記ｐ型ＭＯＳトランジスタの前記第１の拡散領域に隣接して配置された第３のゲート電極を有し、オフするように前記第３のゲート電極が前記電源配線に接続されたダミーｐ型ＭＯＳトランジスタと、
    前記第２の境界線上に前記ｎ型ＭＯＳトランジスタの前記第２の拡散領域に隣接して配置された第４のゲート電極を有し、オフするように前記第４のゲート電極がグランド配線に接続されたダミーｎ型ＭＯＳトランジスタと、を備え、
    前記ダミーｐ型ＭＯＳトランジスタのゲート長は、前記ｐ型ＭＯＳトランジスタのゲート長よりも、長く、
    前記ダミーｎ型ＭＯＳトランジスタのゲート長は、前記ｎ型ＭＯＳトランジスタのゲート長よりも、長い
    ことを特徴とする半導体集積回路。
  3. 縦方向に隣接する他の標準セルに対する第１の境界線と、横方向に隣接する他の標準セルに対する第２の境界線と、により区画される略矩形の標準セルを有する半導体集積回路であって、
    前記標準セルは、
    第１の拡散領域と第１のゲート電極とを有するｐ型ＭＯＳトランジスタと、
    第２の拡散領域と第２のゲート電極とを有し、前記ｐ型ＭＯＳトランジスタとの間に素子分離するためのＳＴＩが第１の境界線と略平行に介在するｎ型ＭＯＳトランジスタと、
    前記第２の境界線上に前記ｐ型ＭＯＳトランジスタの前記第１の拡散領域に隣接して配置された第３のゲート電極を有し、オフするように前記第３のゲート電極が前記電源配線に接続されたダミーｐ型ＭＯＳトランジスタと、
    前記第２の境界線上に前記ｎ型ＭＯＳトランジスタの前記第２の拡散領域に隣接して配置された第４のゲート電極を有し、オフするように前記第４のゲート電極がグランド配線に接続されたダミーｎ型ＭＯＳトランジスタと、を備え、
    前記ダミーｐ型ＭＯＳトランジスタの前記第３のゲート電極は、前記第３のゲート電極が形成された層よりも上の配線層に形成された前記電源配線に接続され、
    前記ダミーｎ型ＭＯＳトランジスタの前記第４のゲート電極は、前記第４のゲート電極が形成された層よりも上の配線層に形成された前記グランド配線に接続されている
    ことを特徴とする半導体集積回路。
  4. 前記電源配線は、前記第３のゲート電極が形成された層よりも上の層に形成され、
    前記グランド配線は、前記第４のゲート電極が形成された層よりも上の層に形成され、
    前記ダミーｐ型ＭＯＳトランジスタの前記第３のゲート電極は、第１のコンタクトにより前記電源配線に接続され、
    前記ダミーｎ型ＭＯＳトランジスタの前記第４のゲート電極は、第２のコンタクトにより前記グランド配線に接続されている
    ことを特徴とする請求項１または２に記載の半導体集積回路。
  5. 前記第１のコンタクトは、前記第２の境界線と前記ｐ型ＭＯＳトランジスタに近接する前記第１の境界線との交点上に形成され、
    前記第２のコンタクトは、前記第２の境界線と前記ｎ型ＭＯＳトランジスタに近接する前記第１の境界線との交点上に形成されている
    ことを特徴とする請求項４に記載の半導体集積回路。
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