JP2566958B2 - スタンダ−ドセル方式の半導体集積回路 - Google Patents
スタンダ−ドセル方式の半導体集積回路Info
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- JP2566958B2 JP2566958B2 JP62136160A JP13616087A JP2566958B2 JP 2566958 B2 JP2566958 B2 JP 2566958B2 JP 62136160 A JP62136160 A JP 62136160A JP 13616087 A JP13616087 A JP 13616087A JP 2566958 B2 JP2566958 B2 JP 2566958B2
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- wiring
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- wirings
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はスタンダードセルを用いた半導体集積回路
に係り、特に信号配線の幅をそこに流れる電流の大きさ
などに応じて設定するようにしたスタンダードセル方式
の半導体集積回路に関する。
に係り、特に信号配線の幅をそこに流れる電流の大きさ
などに応じて設定するようにしたスタンダードセル方式
の半導体集積回路に関する。
（従来の技術） スタンダードセル方式の半導体集積回路は、スタンダ
ードセルと呼ばれる回路ブロックを予め用意しておき、
これらスタンダードセル相互間の配線パターンをコンピ
ュータを用いた自動設計により形成することにより、任
意の回路機能を持つ半導体集積回路（以下、ICと称す
る）が短時間で製造できるという利点を持っている。
ードセルと呼ばれる回路ブロックを予め用意しておき、
これらスタンダードセル相互間の配線パターンをコンピ
ュータを用いた自動設計により形成することにより、任
意の回路機能を持つ半導体集積回路（以下、ICと称す
る）が短時間で製造できるという利点を持っている。
第３図はこのようなスタンダードセル方式による従来
のICの一部のパターン平面図である。図において、11は
複数のスタンダードセルが設けられたポリセルブロッ
ク、12はこのポリセルブロック11に対して電源電圧を供
給するための電源配線が全面に形成される電源配線領
域、13は上記ポリセルブロック11内の配線を他のポリセ
ルブロック内配線と接続するための配線31が設けられた
ブロック間配線領域である。ブロック間配線領域13に形
成された配線31は上記電源配線領域12内を通過し、その
端部はポリセルブロック11内の配線（図示せず）が接続
された複数の各端子15に接続されている。なお、電源配
線領域12内では、図示しない電源配線が第１層目の導電
体層例えばアルミニウムで構成されており、配線31は第
２層目の導電体層例えばアルミニウムで構成されてい
る。
のICの一部のパターン平面図である。図において、11は
複数のスタンダードセルが設けられたポリセルブロッ
ク、12はこのポリセルブロック11に対して電源電圧を供
給するための電源配線が全面に形成される電源配線領
域、13は上記ポリセルブロック11内の配線を他のポリセ
ルブロック内配線と接続するための配線31が設けられた
ブロック間配線領域である。ブロック間配線領域13に形
成された配線31は上記電源配線領域12内を通過し、その
端部はポリセルブロック11内の配線（図示せず）が接続
された複数の各端子15に接続されている。なお、電源配
線領域12内では、図示しない電源配線が第１層目の導電
体層例えばアルミニウムで構成されており、配線31は第
２層目の導電体層例えばアルミニウムで構成されてい
る。
ところで、従来、上記電源配線領域12とブロック間配
線領域13に設けられた配線31と、端子15を介してこれら
の配線と接続されたポリセルブロック11内の配線それぞ
れの配線幅は一様に最小配線幅に設定されている。
線領域13に設けられた配線31と、端子15を介してこれら
の配線と接続されたポリセルブロック11内の配線それぞ
れの配線幅は一様に最小配線幅に設定されている。
ところで、現在のIC、特にLSIではチップサイズが大
型化する傾向にあり、ブロック間配線領域13の面積も増
大する傾向にある。このブロック間配線領域13の面積増
大に伴ってブロック間配線領域13における配線長が長く
なるため、配線31を最小線幅に設定すると不良が発生し
易くなる。この不良とは、第１に配線幅が狭くなること
により各配線の持つ抵抗成分が増大し、各配線を経由す
る信号に遅れが生じることによる不良である。第２に電
流密度が高くなり、配線導体のエレクトロ・マイグレー
ションが発生することによる不良である。このエレクト
ロ・マイグレーションによる不良については、LSIの微
細化が進むにつれ、デバイス表面の平坦化のための配線
の厚みも薄くなり、電流密度が高くなる一方であるた
め、より発生し易くなっている。
型化する傾向にあり、ブロック間配線領域13の面積も増
大する傾向にある。このブロック間配線領域13の面積増
大に伴ってブロック間配線領域13における配線長が長く
なるため、配線31を最小線幅に設定すると不良が発生し
易くなる。この不良とは、第１に配線幅が狭くなること
により各配線の持つ抵抗成分が増大し、各配線を経由す
る信号に遅れが生じることによる不良である。第２に電
流密度が高くなり、配線導体のエレクトロ・マイグレー
ションが発生することによる不良である。このエレクト
ロ・マイグレーションによる不良については、LSIの微
細化が進むにつれ、デバイス表面の平坦化のための配線
の厚みも薄くなり、電流密度が高くなる一方であるた
め、より発生し易くなっている。
（発明が解決しようとする問題点） このように従来では、ポリセルブロック内、電源配線
領域内及びブロック間配線領域内に設けられる配線それ
ぞれの幅が一様に最少配線幅に設定されているので、不
良が発生し易くなるという欠点がある。
領域内及びブロック間配線領域内に設けられる配線それ
ぞれの幅が一様に最少配線幅に設定されているので、不
良が発生し易くなるという欠点がある。
この発明は上記のような事情を考慮してなされたもの
であり、その目的は、配線に基づく不良の発生を低減す
ることができるスタンダードセル方式の半導体集積回路
を提供することにある。
であり、その目的は、配線に基づく不良の発生を低減す
ることができるスタンダードセル方式の半導体集積回路
を提供することにある。
［発明の構成］ （問題点を解決するための手段） この発明のスタンダードセル方式の半導体集積回路
は、複数のスタンダードセルからなり等しい幅の複数の
第１の配線が形成されたポリセルブロックと、上記ポリ
セルブロックに隣接して設けられ上記ポリセルブロック
に電源電圧を供給するための電源配線及び上記ポリセル
ブロック内に形成された第１の配線と接続されこの第１
の配線と等価な幅の複数の第２の配線が設けられた電源
配線領域と、上記電源配線領域に隣接して設けられ上記
ポリセルブロック相互間を接続する任意の幅を有する複
数の第３の配線が設けられたブロック間配線領域とを具
備し、上記電源配線領域に設けられた上記複数の第２の
配線の上記ブロック間配線領域側での間隔が、ブロック
間配線領域に設けられた任意の幅を有する上記複数の第
３の配線の間隔と整合するように、上記複数の第２の配
線の一部が途中で折曲されている。
は、複数のスタンダードセルからなり等しい幅の複数の
第１の配線が形成されたポリセルブロックと、上記ポリ
セルブロックに隣接して設けられ上記ポリセルブロック
に電源電圧を供給するための電源配線及び上記ポリセル
ブロック内に形成された第１の配線と接続されこの第１
の配線と等価な幅の複数の第２の配線が設けられた電源
配線領域と、上記電源配線領域に隣接して設けられ上記
ポリセルブロック相互間を接続する任意の幅を有する複
数の第３の配線が設けられたブロック間配線領域とを具
備し、上記電源配線領域に設けられた上記複数の第２の
配線の上記ブロック間配線領域側での間隔が、ブロック
間配線領域に設けられた任意の幅を有する上記複数の第
３の配線の間隔と整合するように、上記複数の第２の配
線の一部が途中で折曲されている。
（作用） この発明のスタンダードセル方式の半導体集積回路で
は、ブロック間配線領域に設けられ、ポリセルブロック
相互間を接続する複数の第３の配線の幅を最少幅ではな
くそこに流れる電流などの条件に応じて任意の幅に設定
することにより、その配線の抵抗成分を減少させると共
に電流密度を低下せしめて従来の欠点を除去するように
したものである。
は、ブロック間配線領域に設けられ、ポリセルブロック
相互間を接続する複数の第３の配線の幅を最少幅ではな
くそこに流れる電流などの条件に応じて任意の幅に設定
することにより、その配線の抵抗成分を減少させると共
に電流密度を低下せしめて従来の欠点を除去するように
したものである。
しかも、この発明のスタンダードセル方式の半導体集
積回路では、電源配線領域に設けられた複数の第２の配
線の前記ブロック間配線領域側での間隔が、ブロック間
配線領域に設けられた任意の幅を有する複数の第３の配
線の間隔と整合するように、第２の配線の一部を途中で
折曲することにより、ブロック間配線領域の占有面積を
減少せしめ、チップサイズの縮小化を実現したものであ
る。
積回路では、電源配線領域に設けられた複数の第２の配
線の前記ブロック間配線領域側での間隔が、ブロック間
配線領域に設けられた任意の幅を有する複数の第３の配
線の間隔と整合するように、第２の配線の一部を途中で
折曲することにより、ブロック間配線領域の占有面積を
減少せしめ、チップサイズの縮小化を実現したものであ
る。
（実施例） 以下、図面を参照してこの発明の一実施例を説明す
る。
る。
第１図はこの発明に係るスタンダードセル方式のICの
一部のパターン平面図である。図において、11は複数の
スタンダードセルが設けられたポリセルブロック、12は
このポリセルブロック11に隣接して設けられ、ポリセル
ブロック11に対して電源電圧を供給するための電源配線
が全面に形成される電源配線領域、13は上記電源配線領
域12に隣接して設けられ、上記ポリセルブロック11内の
配線を他のポリセルブロック内配線と接続するための配
線が設けられるブロック間配線領域である。
一部のパターン平面図である。図において、11は複数の
スタンダードセルが設けられたポリセルブロック、12は
このポリセルブロック11に隣接して設けられ、ポリセル
ブロック11に対して電源電圧を供給するための電源配線
が全面に形成される電源配線領域、13は上記電源配線領
域12に隣接して設けられ、上記ポリセルブロック11内の
配線を他のポリセルブロック内配線と接続するための配
線が設けられるブロック間配線領域である。
上記ポリセルブロック11内にはそれぞれ最少の幅に設
定された複数の配線14が形成されており、これら配線14
の端部はポリセルブロック11の電源配線領域12との境界
面付近に設けられた複数の端子15にそれぞれ接続されて
いる。
定された複数の配線14が形成されており、これら配線14
の端部はポリセルブロック11の電源配線領域12との境界
面付近に設けられた複数の端子15にそれぞれ接続されて
いる。
上記電源配線領域12には、ポリセルブロック11に対し
て高電位側、低電位側のいずれか一方の電源電圧を供給
するための第１層目の導電体層例えばアルミニウムで構
成された図示しない電源配線が全面に設けられている。
て高電位側、低電位側のいずれか一方の電源電圧を供給
するための第１層目の導電体層例えばアルミニウムで構
成された図示しない電源配線が全面に設けられている。
上記ブロック間配線領域13には、上記ポリセルブロッ
ク11内の配線14を他のポリセルブロック内配線と接続す
るための、第２層目の導電体層例えばアルミニウムで構
成された複数の配線16が設けられている。これらの配線
16の幅は一様ではなく、その配線長、そこに流れる電流
密度などの条件に応じた任意の幅に設定されている。
ク11内の配線14を他のポリセルブロック内配線と接続す
るための、第２層目の導電体層例えばアルミニウムで構
成された複数の配線16が設けられている。これらの配線
16の幅は一様ではなく、その配線長、そこに流れる電流
密度などの条件に応じた任意の幅に設定されている。
また、上記電源配線領域12には、ポリセルブロック11
に設けられた複数の配線14と、ブロック間配線領域13に
設けられた複数の配線16それぞれとを接続するための複
数の配線17が設けられている。上記配線17は一端が上記
端子15に接続されたそれぞれ第２層目の導電体層例えば
アルミニウムで構成されており、これらの配線17の上記
ブロック間配線領域13側での間隔がブロック間配線領域
13に設けられた複数の配線16の間隔と整合するように、
必要なものが途中で折曲形成されている。
に設けられた複数の配線14と、ブロック間配線領域13に
設けられた複数の配線16それぞれとを接続するための複
数の配線17が設けられている。上記配線17は一端が上記
端子15に接続されたそれぞれ第２層目の導電体層例えば
アルミニウムで構成されており、これらの配線17の上記
ブロック間配線領域13側での間隔がブロック間配線領域
13に設けられた複数の配線16の間隔と整合するように、
必要なものが途中で折曲形成されている。
上記実施例のICでは、ブロック間配線領域13の面積が
増大して配線16の配線長が長くなったとしても、その配
線長に応じて配線幅が設定されるため、従来のような抵
抗成分の増大による信号遅れに基づく不良や、電流密度
の上昇によるエレクトロ・マイグレーションに基づく不
良の発生を低減することができる。
増大して配線16の配線長が長くなったとしても、その配
線長に応じて配線幅が設定されるため、従来のような抵
抗成分の増大による信号遅れに基づく不良や、電流密度
の上昇によるエレクトロ・マイグレーションに基づく不
良の発生を低減することができる。
しかも上記実施例のICでは、ブロック間配線領域13内
の配線16の幅を一様ではなく任意の幅に設定しているの
で、従来のように配線を直線的に設けたのでは配線14と
配線16とが接続できなくなってしまう。そこで、上記実
施例では、配線14と配線16とを接続するため、配線17の
ブロック間配線領域13側での間隔がブロック間配線領域
13に設けられた複数の配線16の間隔と整合するように、
必要なものを途中で折曲形成するようにしている。これ
を、第４図に示すようにブロック間配線領域13内の配線
16の折曲形成によって実現しようとするとブロック間配
線領域13の面積が大きくなり、チップサイズの縮小化が
図れなくなる。
の配線16の幅を一様ではなく任意の幅に設定しているの
で、従来のように配線を直線的に設けたのでは配線14と
配線16とが接続できなくなってしまう。そこで、上記実
施例では、配線14と配線16とを接続するため、配線17の
ブロック間配線領域13側での間隔がブロック間配線領域
13に設けられた複数の配線16の間隔と整合するように、
必要なものを途中で折曲形成するようにしている。これ
を、第４図に示すようにブロック間配線領域13内の配線
16の折曲形成によって実現しようとするとブロック間配
線領域13の面積が大きくなり、チップサイズの縮小化が
図れなくなる。
第２図はこの発明の第２の実施例によるICの一部のパ
ターン平面図である。図において、21はそれ自体で単体
のICと同様の機能を持つ機能ブロックである。なお、こ
の機能ブロック21は上記第１図に示すポリセルブロック
11、電源配線領域12及びブロック間配線領域13が多数集
合して構成されている。この実施例ではこのような機能
ブロック21が複数設けられたICについても、電源配線領
域22まで引き出された機能ブロック21内の配線23と接続
されるブロック間配線領域24の配線25の幅を、各信号線
の予想電流密度、予想配線長から割りだした最適な値に
設定するようにしたものである。
ターン平面図である。図において、21はそれ自体で単体
のICと同様の機能を持つ機能ブロックである。なお、こ
の機能ブロック21は上記第１図に示すポリセルブロック
11、電源配線領域12及びブロック間配線領域13が多数集
合して構成されている。この実施例ではこのような機能
ブロック21が複数設けられたICについても、電源配線領
域22まで引き出された機能ブロック21内の配線23と接続
されるブロック間配線領域24の配線25の幅を、各信号線
の予想電流密度、予想配線長から割りだした最適な値に
設定するようにしたものである。
この実施例においても、上記実施例の場合と同様にブ
ロック間配線領域24の配線25の抵抗成分の増大による信
号遅れに基づく不良や、電流密度の上昇によるエレクト
ロ・マイグレーションに基づく不良の発生を低減するこ
とができる。
ロック間配線領域24の配線25の抵抗成分の増大による信
号遅れに基づく不良や、電流密度の上昇によるエレクト
ロ・マイグレーションに基づく不良の発生を低減するこ
とができる。
［発明の効果］ 以上説明したようにこの発明によれば、配線に基づく
不良の発生を低減することができるスタンダードセル方
式の半導体集積回路を提供することができる。
不良の発生を低減することができるスタンダードセル方
式の半導体集積回路を提供することができる。
第１図はこの発明に係るスタンダードセル方式のICの一
実施例による一部のパターン平面図、第２図はこの発明
の第２の実施例のパターン平面図、第３図は従来のICの
一部のパターン平面図、第４図は第１図の実施例を説明
するためのパターン平面図である。 11……ポリセルブロック、12……電源配線領域、13……
ブロック間配線領域、14,16,17……配線端子、15……端
子、21……機能ブロック、22……電源配線領域、23,25
……配線、24……ブロック間配線領域。
実施例による一部のパターン平面図、第２図はこの発明
の第２の実施例のパターン平面図、第３図は従来のICの
一部のパターン平面図、第４図は第１図の実施例を説明
するためのパターン平面図である。 11……ポリセルブロック、12……電源配線領域、13……
ブロック間配線領域、14,16,17……配線端子、15……端
子、21……機能ブロック、22……電源配線領域、23,25
……配線、24……ブロック間配線領域。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−254633（ＪＰ，Ａ) 特開 昭58−60561（ＪＰ，Ａ) 特開 昭61−3430（ＪＰ，Ａ)
Claims (1)
- 【請求項１】複数のスタンダードセルからなり等しい幅
の複数の第１の配線が形成されたポリセルブロックと、 上記ポリセルブロックに隣接して設けられた上記ポリセ
ルブロックに電源電圧を供給するための電源配線及び上
記ポリセルブロック内に形成された第１の配線と接続さ
れこの第１の配線と等価な幅の複数の第２の配線が設け
られた電源配線領域と、 上記電源配線領域に隣接して設けられ上記ポリセルブロ
ック相互間を接続する任意の幅を有する複数の第３の配
線が設けられたブロック間配線領域とを具備し、 上記電源配線領域に設けられた上記複数の第２の配線の
上記ブロック間配線領域側での間隔が、ブロック間配線
領域に設けられた任意の幅を有する上記複数の第３の配
線の間隔と整合するように、上記複数の第２の配線の一
部が途中で折曲されてなることを特徴とするスタンダー
ドセル方式の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62136160A JP2566958B2 (ja) | 1987-05-30 | 1987-05-30 | スタンダ−ドセル方式の半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62136160A JP2566958B2 (ja) | 1987-05-30 | 1987-05-30 | スタンダ−ドセル方式の半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63301544A JPS63301544A (ja) | 1988-12-08 |
| JP2566958B2 true JP2566958B2 (ja) | 1996-12-25 |
Family
ID=15168720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62136160A Expired - Lifetime JP2566958B2 (ja) | 1987-05-30 | 1987-05-30 | スタンダ−ドセル方式の半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2566958B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2675659B2 (ja) * | 1990-08-10 | 1997-11-12 | 株式会社東芝 | 集積回路のセルレイアウト方法 |
| JP3186084B2 (ja) * | 1991-05-24 | 2001-07-11 | 日本電気株式会社 | 半導体メモリー装置 |
| US8056039B2 (en) * | 2008-05-29 | 2011-11-08 | International Business Machines Corporation | Interconnect structure for integrated circuits having improved electromigration characteristics |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5860561A (ja) * | 1981-10-06 | 1983-04-11 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPS60254633A (ja) * | 1984-05-30 | 1985-12-16 | Nec Corp | 回路の等容量配線方式 |
| JPS613430A (ja) * | 1984-06-15 | 1986-01-09 | Nec Corp | 半導体装置 |
-
1987
- 1987-05-30 JP JP62136160A patent/JP2566958B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63301544A (ja) | 1988-12-08 |
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Legal Events
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|---|---|---|---|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
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Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| EXPY | Cancellation because of completion of term | ||
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