JP3578065B2 - セミカスタムic - Google Patents
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Description
【発明の属する技術分野】
本発明は、ゲートアレイやスタンダード・セルのようなセミカスタムICに関するものである。
【0002】
【従来の技術】
従来、この種のセミカスタムICの一例として、図6および図7に示すようなものが知られている。図6はその平面図であり、図7は図3のB−B線の断面図である。
【0003】
このセミカスタムICは、図6および図7に示すように、半導体基板1上に敷き詰められた複数のベーシックセル(基本セル)3a、3b、…3nを使用するものであり、ベーシックセル3c、3dと、このベーシックセル3c、3dの上方に設けた2つの第1配線層7および第2配線層9の配線とを用いて第1マクロセル2aを形成している。
【0004】
また、このセミカスタムICでは、図6および図7に示すように、第1マクロセル2aに所定の電圧を供給するために環状の電源線4、5を、第1マクロセル2aの周囲に位置する第1配線層7および第2配線層9の配線により形成している。
【0005】
さらに、このセミカスタムICでは、図6および図7に示すように、電源線4、5の外側に位置するベーシックセル3aと、そのベーシックセル3aの上方に位置する第1配線層7および第2配線層9の配線とを用いて第2マクロセル2bを形成している。
【0006】
さらに具体的に説明すると、図7に示すように、複数のベーシックセル3a、3b、…3nが設けられた半導体基板1上に絶縁層6が形成されている。その絶縁層6上には、第1マクロセル2aの信号配線に使用される第1配線層7の配線導体71と、第2マクロセル2bの信号配線に使用される第1配線層7の配線導体72とがそれぞれ形成されている。
【0007】
第1マクロセル2aに使用されるベーシックセル3c、3dと配線導体71とは、絶縁層6を厚さ方向に貫通する接続導体(スルーホール)74により電気的に接続されている。また、第2マクロセル2bに使用されるベーシックセル3aと配線導体72とは、絶縁層6を厚さ方向に貫通する接続導体75により電気的に接続されている。
【0008】
第1配線層7上には、図7に示すように、絶縁層8が形成されている。その絶縁層8上には、第1マクロセル2aの信号配線に使用される第2配線層9の配線導体91と、第2マクロセル2bの信号配線に使用される第2配線層9の配線導体92とがそれぞれ形成されている。また、配線導体71と配線導体91とは、絶縁層8を厚さ方向に貫通する接続導体94により電気的に接続されている。さらに、配線導体72と配線導体92とは、絶縁層8を厚さ方向に貫通する接続導体95により電気的に接続されている。
【0009】
このような構成により、従来のセミカスタムICは、第1マクロセル2aが、半導体基板1上のベーシックセル3c、3d、第1配線層7の配線導体71、および第2配線層9の配線導体91等から、所望の機能を有するように形成されている。また、第2マクロセル2bは、半導体基板1上のベーシックセル3a、第1配線層7の配線導体72、および第2配線層9の配線導体92等から、所望の機能を有するように形成されている。
【0010】
次に、電源線4、5の詳細な構成について、図6および図7を参照して説明する。
【0011】
電源線4は、絶縁層6上に横方向に設けられた第1配線層7の配線導体41と(図6参照)、絶縁層8上に縦方向に設けられた第2配線層9の配線導体42とからなり(図6参照)、配線導体41と配線導体42とは絶縁層8の厚さ方向に貫通する接続導体43で接続され、全体として閉回路を構成している。同様に、電源線5は、絶縁層6上に横方向に設けられた第1配線層7の配線導体51と、絶縁層8上に縦方向に設けられた配線導体52とからなり、配線導体51と配線導体52とは絶縁層8の厚さ方向に貫通する接続導体53で接続され、全体として閉回路を構成している。
【0012】
ここで、第1マクロセル2aは例えばメモリとして構成され、電源線4、5の外側に配置される第2マクロセル2bは、そのメモリのデータを保存するためのバッテリバックアップ回路として構成されている。
【0013】
【発明が解決しようとする課題】
このような構成からなる従来のセミカスタムICにおいて、例えば、第1マクロセル2aをメモリとする場合には、電源線4、5の外側に位置するベーシックセル3aを利用してバッテリバックアップ回路からなる第2マクロセル2bを構成するようにしていた。
【0014】
しかし、この場合には、第2マクロセル2bが電源線4、5の外側に形成されるので、その形成のためのスペースが必要となって全体のサイズが大きくなるという不都合があった。
【0015】
この不都合を解決するために、図7に示すように、第1マクロセル2aに最も近い位置に設けられているベーシックセル3bを利用することが考えられるが、ベーシックセル3bのすぐ上方には電源線4、5が配置されているので、それを活用できないという不都合があった。
【0016】
そこで、本発明の目的は、半導体基板上に設けられた多数のベーシックセルを用いて複数のマクロセルを形成する場合に、そのベーシックセルを有効に利用できるようにし、全体のサイズの小型化を図るようにしたセミカスタムICを提供することにある。
【0017】
【課題を解決するための手段】
上記課題を解決し、本発明の目的を達成するために、請求項1〜請求項9に記載の各発明は以下のように構成した。
【0018】
請求項1に記載の発明は、半導体基板上に多数のベーシックセルが設けられ、そのベーシックセルと複数の配線層とを用いて、第1マクロセルとこの第1マクロセルに関連する第2マクロセルとを形成するようにしたセミカスタムICであって、前記第1マクロセルは、前記多数のベーシックセルのうちの所定のベーシックセルと、このベーシックセルの上方の配線層とを使用して形成し、前記第1マクロセルの電源線は、前記第1マクロセルの周囲であって前記複数の配線層のうちの上部側の配線層を使用して形成し、前記第2マクロセルは、前記電源線の直下のベーシックセルと、このベーシックセルの直上の複数の配線層のうちの下部側の配線層とを使用して形成するようにしたことを特徴とするものである。 請求項2に記載の発明は、請求項1に記載のセミカスタムICにおいて、前記配線層は、3層以上からなることを特徴とするものである。
【0019】
このような構成からなる請求項1、請求項2に記載の発明によれば、第1マクロセルに最も近い位置に設けられているベーシックセルを使用して第2のマクロセルを形成することができるので、ベーシックセルの有効利用が図れて、全体のサイズの小型化が図れる。
【0020】
請求項3に記載の発明は、請求項1に記載のセミカスタムICにおいて、前記配線層は全体で4層からなり、前記電源線はそのうちの3層および4層を使用するようにしたことを特徴とするものである。
【0021】
このような構成からなる請求項3に記載の発明によれば、電源線に4層の配線層のうちの3層と4層とを使用するので、残りの1層と2層を第2マクロセルの配線に使用でき、これにより第2マクロセルは回路規模が比較的大きなものが実現できる。
【0022】
請求項4に記載の発明は、請求項1乃至請求項3のいずれかに記載のセミカスタムICにおいて、前記第2マクロセルは、前記第1マクロセルで構成する回路と他の回路との間に介在するインターフェース回路であることを特徴とするものである。
【0023】
このような構成からなる請求項4に記載の発明によれば、インターフェース回路を含むセミカスタムICが実現でき、この場合に全体のサイズの小型化が図れる。
【0024】
請求項5に記載の発明は、請求項1乃至請求項3のいずれかに記載のセミカスタムICにおいて、前記第1マクロセルはメモリを構成し、前記第2マクロセルは前記メモリの記憶保持用のバッテリバックアップ回路を構成するようにしたことを特徴とするものである。
【0025】
このような構成からなる請求項5に記載の発明によれば、メモリとそのバッテリバックアップ回路とをセミカスタムICで実現でき、この場合に全体のサイズの小型化が図れる。
【0026】
請求項6項に記載の発明は、半導体基板上に多数のベーシックセルが設けられ、そのベーシックセルと複数の配線層とを用いて、複数のマクロセルを形成するようにしたセミカスタムICであって、前記複数のマクロセルのうちの少なくとも2つは、前記多数のベーシックセルのうちの所定のベーシックセルと、このベーシックセルの上方の配線層とを使用して形成し、前記少なくとも2つのマクロセルの電源線は、その各マクロセルの周囲であって前記複数の配線層のうちの上部側の配線層を使用して形成し、前記複数のマクロセルのうちの残余のマクロセルは、前記電源線の直下のベーシックセルと、このベーシックセルの直上の複数の配線層のうちの下部側の配線層とを使用して形成するようにしたことを特徴とするものである。
【0027】
請求項7に記載の発明は、請求項6に記載のセミカスタムICにおいて、前記配線層は3層以上からなることを特徴とするものである。
【0028】
このような構成からなる請求項6、請求項7に記載の発明によれば、電源線で囲まれたマクロセルに最も近い位置に設けられているベーシックセルを使用してマクロセルを形成することができるので、ベーシックセルの有効利用が図れて、全体のサイズの小型化が図れる。
【0029】
請求項8に記載の発明は、請求項6または請求頁7に記載のセミカスタムICにおいて、前記電源線は、前記複数のマクロセルのうちの少なくとも2つのマクロセルに共通に構成するようにしたことを特徴とするものである。
【0030】
このような構成からなる請求項8に記載の発明によれば、電源線が共通部分を有するので、その分だけ電源線の配線量を減少できる。
【0031】
請求項9に記載の発明は、請求項6または請求頁8に記載のセミカスタムICにおいて、前記配線層は全体で4層からなり、前記電源線はそのうちの3層および4層を使用するようにしたことを特徴とするものである。
【0032】
このような構成にからなる請求項9に記載の発明によれば、電源線の配線に4層の配線層のうちの3層と4層とを使用するので、残りの1層と2層をマクロセルの配線に使用でき、これによりそのマクロセルは回路規模が比較的大きなものが実現できる。
【0033】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照して説明する。
【0034】
図1は、本発明のセミカスタムICの第1実施形態の構成を示す平面図である。図2は、そのA−A線の断面図である。
【0035】
この第1実施形態にかかるセミカスタムICは、図1および図2に示すように、半導体基板1上に敷き詰められた複数のベーシックセル(基本セル)3a、3b、…3nを使用するものであり、ベーシックセル3c、3dと、そのベーシックセル3c、3dの上方に設けた4つの第1〜第4の配線層7、9、11、13の配線とを用いて第1マクロセル2cを形成している。
【0036】
また、この第1実施形態にかかるセミカスタムICでは、図1および図2に示すように、第1マクロセル2cに所定の電圧を供給するために所定の幅と厚さからなる環状の電源線4、5を、第1マクロセル2cの周囲であって第3配線層11および第4配線層13の配線により形成している。
【0037】
さらに、この第1実施形態にかかるセミカスタムICでは、図1および図2に示すように、電源線4、5の下方であって第1マクロセル2cに最も近いに位置にあるベーシックセル3bと、そのベーシックセル3bの上方に位置する第1配線層7および第2配線層9の配線と、を用いて第2マクロセル2dを形成している。
【0038】
ここで、第1マクロセル2cと第2マクロセル2dとは、所定の関連を有するようになっている。例えば、第1マクロセル2cがメモリとして構成され、第2マクロセル2dがそのメモリのデータを保存するためのバッテリバックアップ回路として構成されている。
【0039】
さらに具体的に説明すると、図1に示すように、複数のベーシックセル3a、3b、…3nが設けられた半導体基板1上に絶縁層6が形成されている。その絶縁層6上には、第1マクロセル2cの信号配線に使用される第1配線層7の配線導体71と、第2マクロセル2dの信号配線に使用される第1配線層7の配線導体72とがそれぞれ形成されている。
【0040】
第1マクロセル2cに使用されるベーシックセル3c、3dと配線導体71とは、絶縁層6を厚さ方向に貫通する接続導体(スルーホール)74により電気的に接続されている。第2マクロセル2dに使用されるベーシックセル3bと配線導体72とは、絶縁層6を厚さ方向に貫通する接続導体75により電気的に接続されている。
【0041】
第1配線層7上には、図2に示すように絶縁層8が形成されている。その絶縁層8上には、第1マクロセル2cの信号配線に使用される第2配線層9の配線導体91と、第2マクロセル2dの信号配線に使用される第2配線層9の配線導体92とがそれぞれ形成されている。配線導体71と配線導体91とは、絶縁層8を厚さ方向に貫通する接続導体94により電気的に接続されている。配線導体72と配線導体92とは、絶縁層8を厚さ方向に貫通する接続導体95により電気的に接続されている。
【0042】
第2配線層9上には、図2に示すように絶縁層10が形成されている。その絶縁層10上には、第1マクロセル2cの信号配線に使用される第3配線層11の配線導体111、112が形成されている。配線導体91と配線導体111、112とは、絶縁層10を厚さ方向に貫通する接続導体114により電気的に接続されている。
【0043】
さらに、第3配線層11上には、図2に示すように絶縁層12が形成され、その絶縁層12上には、第1マクロセル2cの信号配線に使用される第4配線層13の配線導体131が形成されている。また、配線導体111と配線導体131とは、絶縁層12を厚さ方向に貫通する接続導体134により電気的に接続されている。
【0044】
このような構成により、この第1実施形態では、第1マクロセル2cは、半導体基板1上のベーシックセル3c、3dと、配線層7、9、11、13の各配線導体71、91、111、131等に基づき、所望の機能を有するように形成される。また、第2マクロセル2bは、半導体基板1上のベーシックセル3b、配線層7、9の各配線導体72、92等に基づき、所望の機能を有するように形成される。
【0045】
次に、電源線4、5の詳細な構成について、図1および図2を参照して説明する。
【0046】
電源線4は、絶縁層10上に横方向に設けられた第3配線層11の配線導体41と(図1参照)、絶縁層12上に縦方向に設けられた第4配線層13の配線導体42とからなり(図1参照)、配線導体41と配線導体42とは絶縁層12の厚さ方向に貫通する接続導体43で接続され、全体として閉回路を構成している。同様に、電源線5は、絶縁層10上に横方向に設けられた第3配線層11の配線導体51と、絶縁層12上に縦方向に設けられた配線導体52とからなり、配線導体51と配線導体52とは絶縁層12の厚さ方向に貫通する接続導体53で接続され、全体として閉回路を構成している。
なお、電源線4は例えば電源と接続するために使用され、電源線5は接地用(アース用)として使用される。
【0047】
以上説明したように、この第1実施形態にかかるセミカスタムICでは、第1マクロセル2cに電圧を供給する電源線4、5を、第1マクロセル2cの周囲であって第3配線層11および第4配線層13を用いて形成するとともに、第2マクロセル2を、電源線4、5の下方の第1マクロセル2cに最も近い位置のベーシックセル3bと、その上方の第1配線層7および第2配線層9とを用いて形成するようにした。このため、第1マクロセル2cに最も近いベーシックセル3bをバッテリバックアップ回路などに活用でき、もって、全体のサイズの小型化が図れる。
【0048】
また、この第1実施形態にかかるセミカスタムICでは、第1マクロセル2cと第2マクロセル2dとが従来に比べて接近できるので、その分だけ両者の配線距離を短くすることができる。このため、第1マクロセル2cと第2マクロセル2dとの間の信号の遅延時間が小さくなって高速動作が可能となる上に、信号のタイミングをとるのが容易となる。この効果は、マクロセルが上記のように2つの場合も生ずるが、マクロセルが3以上の場合には、その個数の増加に伴って上記の効果が大きくなる。
【0049】
なお、この第1実施形態では、電源線4、5は、第3配線層11と第4配線層13とを使用し、かつ全体として閉回路を形成するものとした。しかし、本発明は、第3配線層11または第4配線層13のいずれか一方を使用することも可能であり、また、その閉回路のうちの一部が開いているようなものであっても良いこと勿論である。
【0050】
また、この第1実施形態では、第1マクロセル2cをメモリとして使用し、第1マクロセル2cに最も近い位置のベーシックセル3bを用いて第2マクロセル2dを構成し、この第2マクロセル2dをメモリのバッテリバックアップ用回路として使用するようにした。しかし、本発明では、第1マクロセル2cはメモリのほかにCPUやDSPなどとして使用することが可能であり、第2マクロセル2dは、第1マクロセル2cを使用した回路と他の回路との電気的な接続を行うインタフェース回路とするのが好ましい。
【0051】
ここで、例えば、第1マクロセル2cをCPUとする場合には、上記の他の回路としては各種のアナログ回路やメモリなどが考えられ、この場合には、第2マクロセル2dは、CPUと各種のアナログ回路(またはメモリ)との間で信号の授受を行うインターフェース回路になる。
【0052】
さらに、この第1実施形態では、電源線4、5と第1マクロセル2cとは、その厚さ方向において重ならないようにしたが、その一部が重なり合うような場合であっも良い。
【0053】
また、この第1実施形態では、配線層を全体で4層とし、そのうちの第3配線層11および第3配線層13を電源線4、5に使用するようにした。しかし、本発明は、配線層を全体で3層、または全体で4層以上(例えば5層、6層)とすることも可能である。
【0054】
配線層を全体で3層とする場合には、例えば、第1配線層7を第2マクロセル2dのために使用し、第2配線層9および第3配線層11を電源線4、5のために使用するようにすれば、配線層が全体で4層の場合に比べて、第2マクロセル2dに使用される配線量は少なくなるが、第2マクロセル2dの回路規模が小さい場合に6、特に不都合はない。
【0055】
一方、配線層を全体で5層とする場合には、例えば、第1〜第3の配線層7、9、11を第2マクロセル2dのために使用し、第4配線層13および第5配線層(図示せず)を電源線4、5のために使用することが可能となる。この場合には、配線層が全体で4層の場合に比べて、第2マクロセル2dのために使用される配線量が増加するので、第2マクロセル2dの回路規模が比較的大きな場合に好適である。
【0056】
さらに、この第1実施形態では、図2に示すように、電源線4、5の下方のベーシックセル3bと、そのベーシックセル3bの上方の第1配線層7および第2配線層9とを用いて第2マクロセル2dを形成するようにした。しかし、電源線4、5の下方には、ベーシックセル3bの他にベーシックセル3eなどが存在する。従って、他の実施形態として、そのベーシックセル3eと、そのベーシックセル3eの上方の第1配線層7および第2配線層9とを用いて、第2マクロセル2dの他に第3マクロセル(図示せず)を形成するようにしても良い。
次に、本発明のセミカスタムICの第2実施形態の構成について、図3および図4を参照して説明する。図3は、その第2実施形態の平面図であり、図4は、そのC−C線の断面図である。
【0057】
この第2実施形態にかかるセミカスタムICは、図3および図4に示すように、第1実施形態における第1マクロセル2c、第2マクロセル2dの他に、第3マクロセル2e、第4マクロセル2fを追加するようにしたものである。
【0058】
また、この第2実施形態にかかるセミカスタムICは、図3および図4に示すように、第1マクロセル2cと第3マクロセル2eに所定の電圧を供給するために、所定の幅と厚さからなり環状であるとともに、マクロセル2c、2eに共通の電源線4a、5aを、第1マクロセル2cおよび第2マクロセル2eの周囲であって第3配線層11および第4配線層13の配線により形成している。
【0059】
このように、この第2実施形態は、第1実施形態とその構成が共通する部分を有するので、その構成の共通部分については同一符号を付してその説明は省略し、その異なる部分の構成についてのみ、以下にその説明をする。
【0060】
第3マクロセル2eは、ベーシックセル3e、3fと、そのベーシックセル3e、3fの上方に設けた4つの第1〜第4の配線層7、9、11、13の配線とを用いて形成されている。
【0061】
具体的には、半導体基板1上に設けられたベーシックセル3e、3fと第1配線層7の配線導体76とは、絶縁層6を厚さ方向に貫通する接続導体78により電気的に接続されている。第1配線層7の配線導体76と第2配線層9の配線導体96とは、絶縁層8を厚さ方向に貫通する接続導体98により電気的に接続されている。また、第2配線層9の配線導体96と第3配線層11の配線導体115とは、絶縁層10を厚さ方向に貫通する接続導体116により電気的に接続されている。さらに、第3配線層11の配線導体115と第4配線層13の配線導体135とは、絶縁層12を厚さ方向に貫通する接続導体136により電気的に接続されている。
【0062】
また、第3マクロセル2fは、ベーシックセル3gと、そのベーシックセル3gの上方に設けた2つの第1、第2の配線層7、9の配線とを用いて形成されている。
【0063】
具体的には、半導体基板1上に設けられたベーシックセル3gと第1配線層7の配線導体77とは、絶縁層6を厚さ方向に貫通する接続導体79により電気的に接続されている。第1配線層7の配線導体77と第2配線層9の配線導体97とは、絶縁層8を厚さ方向に貫通する接続導体99により電気的に接続されている。
【0064】
次に、電源線4a、5aの詳細な構成について、図3および図4を参照して説明する。
【0065】
電源線4aは、絶縁層10上に横方向に設けられた第3配線層11の配線導体41aと(図3参照)、絶縁層12上に縦方向に設けられた第4配線層13の配線導体42aとからなり(図3参照)、配線導体41aと配線導体42aとは絶縁層12の厚さ方向に貫通する接続導体43aで接続され、全体として閉回路を構成している。同様に、電源線5aは、絶縁層10上に横方向に設けられた第3配線層11の配線導体51aと、絶縁層12上に縦方向に設けられた配線導体52aとからなり、配線導体51aと配線導体52aとは絶縁層12の厚さ方向に貫通する接続導体53aで接続され、全体として閉回路を構成している。
【0066】
以上説明したように、この第2実施形態にかかるセミカスタムICでは、第1第3マクロセル2c、2eに電圧を供給する共通の電源線4a、5aを、そのマクロセル2c、2eの周囲であって第3配線層11および第4配線層13を用いて形成するとともに、第2マクロセル2dと第4マクロセル2fを、電源線4a、5aの下方の第1マクロセル2cと第3マクロセル2eに最も近い位置のベーシックセル3b、3gと、その上方の第1配線層7および第2配線層9とを用いて形成するようにした。このため、ベーシックセル3b、3gを有効に活用でき、もって、全体のサイズの小型化が図れる。
【0067】
また、この第2実施形態にかかるセミカスタムICでは、第1マクロセル2cと第2マクロセル2d、および第3マクロセル2eと第4マクロセル2dとが接近できるので、その分だけ両者の配線距離を短くすることができる。このため、第1マクロセル2cと第2マクロセル2d、および第3マクロセル2eと第4マクロセル2dとの間の信号の遅延時間が小さくなって高速動作が可能となる上に、信号のタイミングをとるのが容易となる。
【0068】
さらに、この第2実施形態にかかるセミカスタムICでは、第1第3マクロセル2c、2eに電圧を供給するために、共通の電源線4a、5aを設けるようにしたので、その共通の部分だけ電源線の配線量を軽減できる。
【0069】
次に、本発明のセミカスタムICの第3実施形態の構成について、図5を参照して説明する。図5は、その第3実施形態の平面図である。
【0070】
この第3実施形態にかかるセミカスタムICは、第2実施形態の変形例であり、第2実施形態との差異は、図5に示すように、第1マクロセル2cと第3マクロセル2eに所定の電圧を供給するために、第1マクロセル2cと第3マクロセル2eの各周囲に所定の幅と厚さからなる環状の電源線4b、4cをそれぞれ独立に設けるとともに、その外周に第1マクロセル2cと第3マクロセル2eに共通の電源線5aを設けるようにしたものである。なお、電源線5aは、第2実施形態の電源線5aに相当する。
【0071】
また、この第3実施形態にかかるセミカスタムICでは、第1マクロセル2cと第3マクロセル2eとの間であって電源線4b、4cの下方に、第4マクロセルfに相当する第5マクロセル2gが形成されている。
【0072】
次に、電源線4b、4cの構成について、図5を参照して説明する。
【0073】
電源線4bは、図5に示すように、第3配線層(図示せず)に設けられた配線導体41bと、第4配線層(図示せず)に設けられた配線導体42bとからなり、配線導体41bと配線導体42bとは接続導体43bで接続され、全体として閉回路を構成している。同様に、電源線4cは、第3配線層(図示せず)に設けられた配線導体41cと、第4配線層(図示せず)に設けられた配線導体42cとからなり、配線導体41cと配線導体42cとは接続導体43cで接続され、全体として閉回路を構成している。
【0074】
なお、この第3実施形態は、上記以外の部分の構成が第2実施形態と共通するので、その詳細な説明は省略する。
【0075】
このような構成からなる第3実施形態では、例えば、第1マクロセル2cをCPU、第2マクロセル2dをそのCPUと各種のアナログ回路(図示せず)とのインターフェース回路、第3マクロセル2eをメモリ、第5マクロセル2gをそのメモリと上記のCPUとのインターフェース回路にすることができる。この場合に、CPUとメモリとの配線を短くできるので、データの読み書きの高速化が実現できる。
【0076】
以上説明したように、この第3実施形態にかかるセミカスタムICでは、基本的に第2実施形態と同様の効果を得ることができる。
【0077】
【発明の効果】
以上述べたように、請求項1、請求項2にかかる発明によれば、第1マクロセルに最も近い位置に設けられているベーシックセルを使用して第2マクロセルを形成することができるので、ベーシックセルの有効利用が図れて、全体のサイズの小型化が図れる。
【0078】
また、請求項3にかかる発明によれば、電源線に4層の配線層のうちの3層と4層とを使用するので、残りの1層と2層を第2マクロセルの配線に使用でき、これにより第2マクロセルは回路規模が比較的大きなものが実現できる。
【0079】
さらに、請求項4にかかる発明によれば、インターフェース回路を含むセミカスタムICが実現でき、この場合に全体のサイズの小型化が図れる。
【0080】
さらにまた、請求項5にかかる発明によれば、メモリとそのバッテリバックアップ回路とをセミカスタムICで実現でき、この場合に全体のサイズの小型化が図れる。
【0081】
また、請求項6、請求項7にかかる発明によれば、電源線で囲まれたマクロセルに最も近い位置に設けられているベーシックセルを使用してマクロセルを形成することができるので、ベーシックセルの有効利用が図れて、全体のサイズの小型化が図れる。
【0082】
請求項8にかかる発明によれば、電源線が共通部分を有するので、その分だけ電源線の配線量を減少できる。
【0083】
請求項9にかかる発明によれば、電源線の配線に4層の配線層のうちの3層と4層とを使用するので、残りの1層と2層をマクロセルの配線に使用でき、これによりそのマクロセルは回路規模が比較的大きなものが実現できる。
【図面の簡単な説明】
【図1】本発明のセミカスタムICの第1実施形態の構成を示す平面図である。
【図2】図1のA−A線の断面図である。
【図3】本発明のセミカスタムICの第2実施形態の構成を示す平面図である。
【図4】図3のC−C線の断面図である。
【図5】本発明のセミカスタムICの第3実施形態の構成を示す平面図である。
【図6】従来のセミカスタムICの平面図である。
【図7】図6のB−B線の断面図である。
【符号の説明】
1 半導体基板
2c 第1マクロセル
2d 第2マクロセル
2e 第3マクロセル
2f 第4マクロセル
2g 第5マクロセル
3a、3b、…3n ベーシックセル(基本セル)
4、4a〜4c 電源線
5、5a 電源
7 第1配線層
9 第2配線層
11 第3配線層
13 第4配線層
Claims (9)
- 半導体基板上に多数のベーシックセルが設けられ、そのベーシックセルと複数の配線層とを用いて、第1マクロセルとこの第1マクロセルに関連する第2マクロセルとを形成するようにしたセミカスタムICであって、 前記第1マクロセルは、前記多数のベーシックセルのうちの所定のベーシックセルと、このベーシックセルの上方の配線層とを使用して形成し、
前記第1マクロセルの電源線は、前記第1マクロセルの周囲であって前記複数の配線層のうちの上部側の配線層を使用して形成し、
前記第2マクロセルは、前記電源線の直下のベーシックセルと、このベーシックセルの直上の複数の配線層のうちの下部側の配線層とを使用して形成するようにしたことを特徴とするセミカスタムIC。 - 前記配線層は、3層以上からなることを特徴とする請求項1に記載のセミカスタムIC。
- 前記配線層は全体で4層からなり、前記電源線はそのうちの3層および4層を使用するようにしたことを特徴とする請求項1に記載のセミカスタムIC。
- 前記第2マクロセルは、前記第1マクロセルで構成する回路と他の回路との間に介在するインターフェース回路であることを特徴とする請求項1乃至請求項3のいずれかに記載のセミカスタムIC。
- 前記第1マクロセルはメモリを構成し、前記第2マクロセルは前記メモリの記憶保持用のバッテリバックアップ回路を構成するようにしたことを特徴とする請求項1乃至請求項3のいずれかに記載のセミカスタムIC。
- 半導体基板上に多数のベーシックセルが設けられ、そのベーシックセルと複数の配線層とを用いて、複数のマクロセルを形成するようにしたセミカスタムICであって、
前記複数のマクロセルのうちの少なくとも2つは、前記多数のベーシックセルのうちの所定のベーシックセルと、このベーシックセルの上方の配線層とを使用して形成し、
前記少なくとも2つのマクロセルの電源線は、その各マクロセルの周囲であって前記複数の配線層のうちの上部側の配線層を使用して形成し、
前記複数のマクロセルのうちの残余のマクロセルは、前記電源線の直下のベーシックセルと、このベーシックセルの直上の複数の配線層のうちの下部側の配線層とを使用して形成するようにしたことを特徴とするセミカスタムIC。 - 前記配線層は3層以上からなることを特徴とする請求項6に記載のセミカスタムIC。
- 前記電源線は、前記複数のマクロセルのうちの少なくとも2つのマクロセルに共通に構成するようにしたことを特徴とする請求項6または請求項7に記載のセミカスタムIC。
- 前記配線層は全体で4層からなり、前記電源線はそのうちの3層および4層を使用するようにしたことを特徴とする請求項6または請求項8に記載のセミカスタムIC。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000244584A JP3578065B2 (ja) | 1999-08-20 | 2000-08-11 | セミカスタムic |
US09/643,135 US6696712B1 (en) | 2000-08-11 | 2000-08-21 | Semicustom IC having adjacent macrocells |
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23457999 | 1999-08-20 | ||
JP11-234579 | 1999-08-20 | ||
JP2000244584A JP3578065B2 (ja) | 1999-08-20 | 2000-08-11 | セミカスタムic |
US09/643,135 US6696712B1 (en) | 2000-08-11 | 2000-08-21 | Semicustom IC having adjacent macrocells |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001135727A JP2001135727A (ja) | 2001-05-18 |
JP3578065B2 true JP3578065B2 (ja) | 2004-10-20 |
Family
ID=32397706
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000244584A Expired - Fee Related JP3578065B2 (ja) | 1999-08-20 | 2000-08-11 | セミカスタムic |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3578065B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9520358B2 (en) * | 2014-10-30 | 2016-12-13 | Qualcomm Incorporated | Via structure for optimizing signal porosity |
-
2000
- 2000-08-11 JP JP2000244584A patent/JP3578065B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2001135727A (ja) | 2001-05-18 |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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