JP3578065B2

JP3578065B2 - セミカスタムｉｃ

Info

Publication number: JP3578065B2
Application number: JP2000244584A
Authority: JP
Inventors: 悠紀米阪
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1999-08-20
Filing date: 2000-08-11
Publication date: 2004-10-20
Anticipated expiration: 2020-08-11
Also published as: JP2001135727A

Description

【０００１】
【発明の属する技術分野】
本発明は、ゲートアレイやスタンダード・セルのようなセミカスタムＩＣに関するものである。
【０００２】
【従来の技術】
従来、この種のセミカスタムＩＣの一例として、図６および図７に示すようなものが知られている。図６はその平面図であり、図７は図３のＢ−Ｂ線の断面図である。
【０００３】
このセミカスタムＩＣは、図６および図７に示すように、半導体基板１上に敷き詰められた複数のベーシックセル（基本セル）３ａ、３ｂ、…３ｎを使用するものであり、ベーシックセル３ｃ、３ｄと、このベーシックセル３ｃ、３ｄの上方に設けた２つの第１配線層７および第２配線層９の配線とを用いて第１マクロセル２ａを形成している。
【０００４】
また、このセミカスタムＩＣでは、図６および図７に示すように、第１マクロセル２ａに所定の電圧を供給するために環状の電源線４、５を、第１マクロセル２ａの周囲に位置する第１配線層７および第２配線層９の配線により形成している。
【０００５】
さらに、このセミカスタムＩＣでは、図６および図７に示すように、電源線４、５の外側に位置するベーシックセル３ａと、そのベーシックセル３ａの上方に位置する第１配線層７および第２配線層９の配線とを用いて第２マクロセル２ｂを形成している。
【０００６】
さらに具体的に説明すると、図７に示すように、複数のベーシックセル３ａ、３ｂ、…３ｎが設けられた半導体基板１上に絶縁層６が形成されている。その絶縁層６上には、第１マクロセル２ａの信号配線に使用される第１配線層７の配線導体７１と、第２マクロセル２ｂの信号配線に使用される第１配線層７の配線導体７２とがそれぞれ形成されている。
【０００７】
第１マクロセル２ａに使用されるベーシックセル３ｃ、３ｄと配線導体７１とは、絶縁層６を厚さ方向に貫通する接続導体（スルーホール）７４により電気的に接続されている。また、第２マクロセル２ｂに使用されるベーシックセル３ａと配線導体７２とは、絶縁層６を厚さ方向に貫通する接続導体７５により電気的に接続されている。
【０００８】
第１配線層７上には、図７に示すように、絶縁層８が形成されている。その絶縁層８上には、第１マクロセル２ａの信号配線に使用される第２配線層９の配線導体９１と、第２マクロセル２ｂの信号配線に使用される第２配線層９の配線導体９２とがそれぞれ形成されている。また、配線導体７１と配線導体９１とは、絶縁層８を厚さ方向に貫通する接続導体９４により電気的に接続されている。さらに、配線導体７２と配線導体９２とは、絶縁層８を厚さ方向に貫通する接続導体９５により電気的に接続されている。
【０００９】
このような構成により、従来のセミカスタムＩＣは、第１マクロセル２ａが、半導体基板１上のベーシックセル３ｃ、３ｄ、第１配線層７の配線導体７１、および第２配線層９の配線導体９１等から、所望の機能を有するように形成されている。また、第２マクロセル２ｂは、半導体基板１上のベーシックセル３ａ、第１配線層７の配線導体７２、および第２配線層９の配線導体９２等から、所望の機能を有するように形成されている。
【００１０】
次に、電源線４、５の詳細な構成について、図６および図７を参照して説明する。
【００１１】
電源線４は、絶縁層６上に横方向に設けられた第１配線層７の配線導体４１と（図６参照）、絶縁層８上に縦方向に設けられた第２配線層９の配線導体４２とからなり（図６参照）、配線導体４１と配線導体４２とは絶縁層８の厚さ方向に貫通する接続導体４３で接続され、全体として閉回路を構成している。同様に、電源線５は、絶縁層６上に横方向に設けられた第１配線層７の配線導体５１と、絶縁層８上に縦方向に設けられた配線導体５２とからなり、配線導体５１と配線導体５２とは絶縁層８の厚さ方向に貫通する接続導体５３で接続され、全体として閉回路を構成している。
【００１２】
ここで、第１マクロセル２ａは例えばメモリとして構成され、電源線４、５の外側に配置される第２マクロセル２ｂは、そのメモリのデータを保存するためのバッテリバックアップ回路として構成されている。
【００１３】
【発明が解決しようとする課題】
このような構成からなる従来のセミカスタムＩＣにおいて、例えば、第１マクロセル２ａをメモリとする場合には、電源線４、５の外側に位置するベーシックセル３ａを利用してバッテリバックアップ回路からなる第２マクロセル２ｂを構成するようにしていた。
【００１４】
しかし、この場合には、第２マクロセル２ｂが電源線４、５の外側に形成されるので、その形成のためのスペースが必要となって全体のサイズが大きくなるという不都合があった。
【００１５】
この不都合を解決するために、図７に示すように、第１マクロセル２ａに最も近い位置に設けられているベーシックセル３ｂを利用することが考えられるが、ベーシックセル３ｂのすぐ上方には電源線４、５が配置されているので、それを活用できないという不都合があった。
【００１６】
そこで、本発明の目的は、半導体基板上に設けられた多数のベーシックセルを用いて複数のマクロセルを形成する場合に、そのベーシックセルを有効に利用できるようにし、全体のサイズの小型化を図るようにしたセミカスタムＩＣを提供することにある。
【００１７】
【課題を解決するための手段】
上記課題を解決し、本発明の目的を達成するために、請求項１〜請求項９に記載の各発明は以下のように構成した。
【００１８】
請求項１に記載の発明は、半導体基板上に多数のベーシックセルが設けられ、そのベーシックセルと複数の配線層とを用いて、第１マクロセルとこの第１マクロセルに関連する第２マクロセルとを形成するようにしたセミカスタムＩＣであって、前記第１マクロセルは、前記多数のベーシックセルのうちの所定のベーシックセルと、このベーシックセルの上方の配線層とを使用して形成し、前記第１マクロセルの電源線は、前記第１マクロセルの周囲であって前記複数の配線層のうちの上部側の配線層を使用して形成し、前記第２マクロセルは、前記電源線の直下のベーシックセルと、このベーシックセルの直上の複数の配線層のうちの下部側の配線層とを使用して形成するようにしたことを特徴とするものである。請求項２に記載の発明は、請求項１に記載のセミカスタムＩＣにおいて、前記配線層は、３層以上からなることを特徴とするものである。
【００１９】
このような構成からなる請求項１、請求項２に記載の発明によれば、第１マクロセルに最も近い位置に設けられているベーシックセルを使用して第２のマクロセルを形成することができるので、ベーシックセルの有効利用が図れて、全体のサイズの小型化が図れる。
【００２０】
請求項３に記載の発明は、請求項１に記載のセミカスタムＩＣにおいて、前記配線層は全体で４層からなり、前記電源線はそのうちの３層および４層を使用するようにしたことを特徴とするものである。
【００２１】
このような構成からなる請求項３に記載の発明によれば、電源線に４層の配線層のうちの３層と４層とを使用するので、残りの１層と２層を第２マクロセルの配線に使用でき、これにより第２マクロセルは回路規模が比較的大きなものが実現できる。
【００２２】
請求項４に記載の発明は、請求項１乃至請求項３のいずれかに記載のセミカスタムＩＣにおいて、前記第２マクロセルは、前記第１マクロセルで構成する回路と他の回路との間に介在するインターフェース回路であることを特徴とするものである。
【００２３】
このような構成からなる請求項４に記載の発明によれば、インターフェース回路を含むセミカスタムＩＣが実現でき、この場合に全体のサイズの小型化が図れる。
【００２４】
請求項５に記載の発明は、請求項１乃至請求項３のいずれかに記載のセミカスタムＩＣにおいて、前記第１マクロセルはメモリを構成し、前記第２マクロセルは前記メモリの記憶保持用のバッテリバックアップ回路を構成するようにしたことを特徴とするものである。
【００２５】
このような構成からなる請求項５に記載の発明によれば、メモリとそのバッテリバックアップ回路とをセミカスタムＩＣで実現でき、この場合に全体のサイズの小型化が図れる。
【００２６】
請求項６項に記載の発明は、半導体基板上に多数のベーシックセルが設けられ、そのベーシックセルと複数の配線層とを用いて、複数のマクロセルを形成するようにしたセミカスタムＩＣであって、前記複数のマクロセルのうちの少なくとも２つは、前記多数のベーシックセルのうちの所定のベーシックセルと、このベーシックセルの上方の配線層とを使用して形成し、前記少なくとも２つのマクロセルの電源線は、その各マクロセルの周囲であって前記複数の配線層のうちの上部側の配線層を使用して形成し、前記複数のマクロセルのうちの残余のマクロセルは、前記電源線の直下のベーシックセルと、このベーシックセルの直上の複数の配線層のうちの下部側の配線層とを使用して形成するようにしたことを特徴とするものである。
【００２７】
請求項７に記載の発明は、請求項６に記載のセミカスタムＩＣにおいて、前記配線層は３層以上からなることを特徴とするものである。
【００２８】
このような構成からなる請求項６、請求項７に記載の発明によれば、電源線で囲まれたマクロセルに最も近い位置に設けられているベーシックセルを使用してマクロセルを形成することができるので、ベーシックセルの有効利用が図れて、全体のサイズの小型化が図れる。
【００２９】
請求項８に記載の発明は、請求項６または請求頁７に記載のセミカスタムＩＣにおいて、前記電源線は、前記複数のマクロセルのうちの少なくとも２つのマクロセルに共通に構成するようにしたことを特徴とするものである。
【００３０】
このような構成からなる請求項８に記載の発明によれば、電源線が共通部分を有するので、その分だけ電源線の配線量を減少できる。
【００３１】
請求項９に記載の発明は、請求項６または請求頁８に記載のセミカスタムＩＣにおいて、前記配線層は全体で４層からなり、前記電源線はそのうちの３層および４層を使用するようにしたことを特徴とするものである。
【００３２】
このような構成にからなる請求項９に記載の発明によれば、電源線の配線に４層の配線層のうちの３層と４層とを使用するので、残りの１層と２層をマクロセルの配線に使用でき、これによりそのマクロセルは回路規模が比較的大きなものが実現できる。
【００３３】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照して説明する。
【００３４】
図１は、本発明のセミカスタムＩＣの第１実施形態の構成を示す平面図である。図２は、そのＡ−Ａ線の断面図である。
【００３５】
この第１実施形態にかかるセミカスタムＩＣは、図１および図２に示すように、半導体基板１上に敷き詰められた複数のベーシックセル（基本セル）３ａ、３ｂ、…３ｎを使用するものであり、ベーシックセル３ｃ、３ｄと、そのベーシックセル３ｃ、３ｄの上方に設けた４つの第１〜第４の配線層７、９、１１、１３の配線とを用いて第１マクロセル２ｃを形成している。
【００３６】
また、この第１実施形態にかかるセミカスタムＩＣでは、図１および図２に示すように、第１マクロセル２ｃに所定の電圧を供給するために所定の幅と厚さからなる環状の電源線４、５を、第１マクロセル２ｃの周囲であって第３配線層１１および第４配線層１３の配線により形成している。
【００３７】
さらに、この第１実施形態にかかるセミカスタムＩＣでは、図１および図２に示すように、電源線４、５の下方であって第１マクロセル２ｃに最も近いに位置にあるベーシックセル３ｂと、そのベーシックセル３ｂの上方に位置する第１配線層７および第２配線層９の配線と、を用いて第２マクロセル２ｄを形成している。
【００３８】
ここで、第１マクロセル２ｃと第２マクロセル２ｄとは、所定の関連を有するようになっている。例えば、第１マクロセル２ｃがメモリとして構成され、第２マクロセル２ｄがそのメモリのデータを保存するためのバッテリバックアップ回路として構成されている。
【００３９】
さらに具体的に説明すると、図１に示すように、複数のベーシックセル３ａ、３ｂ、…３ｎが設けられた半導体基板１上に絶縁層６が形成されている。その絶縁層６上には、第１マクロセル２ｃの信号配線に使用される第１配線層７の配線導体７１と、第２マクロセル２ｄの信号配線に使用される第１配線層７の配線導体７２とがそれぞれ形成されている。
【００４０】
第１マクロセル２ｃに使用されるベーシックセル３ｃ、３ｄと配線導体７１とは、絶縁層６を厚さ方向に貫通する接続導体（スルーホール）７４により電気的に接続されている。第２マクロセル２ｄに使用されるベーシックセル３ｂと配線導体７２とは、絶縁層６を厚さ方向に貫通する接続導体７５により電気的に接続されている。
【００４１】
第１配線層７上には、図２に示すように絶縁層８が形成されている。その絶縁層８上には、第１マクロセル２ｃの信号配線に使用される第２配線層９の配線導体９１と、第２マクロセル２ｄの信号配線に使用される第２配線層９の配線導体９２とがそれぞれ形成されている。配線導体７１と配線導体９１とは、絶縁層８を厚さ方向に貫通する接続導体９４により電気的に接続されている。配線導体７２と配線導体９２とは、絶縁層８を厚さ方向に貫通する接続導体９５により電気的に接続されている。
【００４２】
第２配線層９上には、図２に示すように絶縁層１０が形成されている。その絶縁層１０上には、第１マクロセル２ｃの信号配線に使用される第３配線層１１の配線導体１１１、１１２が形成されている。配線導体９１と配線導体１１１、１１２とは、絶縁層１０を厚さ方向に貫通する接続導体１１４により電気的に接続されている。
【００４３】
さらに、第３配線層１１上には、図２に示すように絶縁層１２が形成され、その絶縁層１２上には、第１マクロセル２ｃの信号配線に使用される第４配線層１３の配線導体１３１が形成されている。また、配線導体１１１と配線導体１３１とは、絶縁層１２を厚さ方向に貫通する接続導体１３４により電気的に接続されている。
【００４４】
このような構成により、この第１実施形態では、第１マクロセル２ｃは、半導体基板１上のベーシックセル３ｃ、３ｄと、配線層７、９、１１、１３の各配線導体７１、９１、１１１、１３１等に基づき、所望の機能を有するように形成される。また、第２マクロセル２ｂは、半導体基板１上のベーシックセル３ｂ、配線層７、９の各配線導体７２、９２等に基づき、所望の機能を有するように形成される。
【００４５】
次に、電源線４、５の詳細な構成について、図１および図２を参照して説明する。
【００４６】
電源線４は、絶縁層１０上に横方向に設けられた第３配線層１１の配線導体４１と（図１参照）、絶縁層１２上に縦方向に設けられた第４配線層１３の配線導体４２とからなり（図１参照）、配線導体４１と配線導体４２とは絶縁層１２の厚さ方向に貫通する接続導体４３で接続され、全体として閉回路を構成している。同様に、電源線５は、絶縁層１０上に横方向に設けられた第３配線層１１の配線導体５１と、絶縁層１２上に縦方向に設けられた配線導体５２とからなり、配線導体５１と配線導体５２とは絶縁層１２の厚さ方向に貫通する接続導体５３で接続され、全体として閉回路を構成している。
なお、電源線４は例えば電源と接続するために使用され、電源線５は接地用（アース用）として使用される。
【００４７】
以上説明したように、この第１実施形態にかかるセミカスタムＩＣでは、第１マクロセル２ｃに電圧を供給する電源線４、５を、第１マクロセル２ｃの周囲であって第３配線層１１および第４配線層１３を用いて形成するとともに、第２マクロセル２を、電源線４、５の下方の第１マクロセル２ｃに最も近い位置のベーシックセル３ｂと、その上方の第１配線層７および第２配線層９とを用いて形成するようにした。このため、第１マクロセル２ｃに最も近いベーシックセル３ｂをバッテリバックアップ回路などに活用でき、もって、全体のサイズの小型化が図れる。
【００４８】
また、この第１実施形態にかかるセミカスタムＩＣでは、第１マクロセル２ｃと第２マクロセル２ｄとが従来に比べて接近できるので、その分だけ両者の配線距離を短くすることができる。このため、第１マクロセル２ｃと第２マクロセル２ｄとの間の信号の遅延時間が小さくなって高速動作が可能となる上に、信号のタイミングをとるのが容易となる。この効果は、マクロセルが上記のように２つの場合も生ずるが、マクロセルが３以上の場合には、その個数の増加に伴って上記の効果が大きくなる。
【００４９】
なお、この第１実施形態では、電源線４、５は、第３配線層１１と第４配線層１３とを使用し、かつ全体として閉回路を形成するものとした。しかし、本発明は、第３配線層１１または第４配線層１３のいずれか一方を使用することも可能であり、また、その閉回路のうちの一部が開いているようなものであっても良いこと勿論である。
【００５０】
また、この第１実施形態では、第１マクロセル２ｃをメモリとして使用し、第１マクロセル２ｃに最も近い位置のベーシックセル３ｂを用いて第２マクロセル２ｄを構成し、この第２マクロセル２ｄをメモリのバッテリバックアップ用回路として使用するようにした。しかし、本発明では、第１マクロセル２ｃはメモリのほかにＣＰＵやＤＳＰなどとして使用することが可能であり、第２マクロセル２ｄは、第１マクロセル２ｃを使用した回路と他の回路との電気的な接続を行うインタフェース回路とするのが好ましい。
【００５１】
ここで、例えば、第１マクロセル２ｃをＣＰＵとする場合には、上記の他の回路としては各種のアナログ回路やメモリなどが考えられ、この場合には、第２マクロセル２ｄは、ＣＰＵと各種のアナログ回路（またはメモリ）との間で信号の授受を行うインターフェース回路になる。
【００５２】
さらに、この第１実施形態では、電源線４、５と第１マクロセル２ｃとは、その厚さ方向において重ならないようにしたが、その一部が重なり合うような場合であっも良い。
【００５３】
また、この第１実施形態では、配線層を全体で４層とし、そのうちの第３配線層１１および第３配線層１３を電源線４、５に使用するようにした。しかし、本発明は、配線層を全体で３層、または全体で４層以上（例えば５層、６層）とすることも可能である。
【００５４】
配線層を全体で３層とする場合には、例えば、第１配線層７を第２マクロセル２ｄのために使用し、第２配線層９および第３配線層１１を電源線４、５のために使用するようにすれば、配線層が全体で４層の場合に比べて、第２マクロセル２ｄに使用される配線量は少なくなるが、第２マクロセル２ｄの回路規模が小さい場合に６、特に不都合はない。
【００５５】
一方、配線層を全体で５層とする場合には、例えば、第１〜第３の配線層７、９、１１を第２マクロセル２ｄのために使用し、第４配線層１３および第５配線層（図示せず）を電源線４、５のために使用することが可能となる。この場合には、配線層が全体で４層の場合に比べて、第２マクロセル２ｄのために使用される配線量が増加するので、第２マクロセル２ｄの回路規模が比較的大きな場合に好適である。
【００５６】
さらに、この第１実施形態では、図２に示すように、電源線４、５の下方のベーシックセル３ｂと、そのベーシックセル３ｂの上方の第１配線層７および第２配線層９とを用いて第２マクロセル２ｄを形成するようにした。しかし、電源線４、５の下方には、ベーシックセル３ｂの他にベーシックセル３ｅなどが存在する。従って、他の実施形態として、そのベーシックセル３ｅと、そのベーシックセル３ｅの上方の第１配線層７および第２配線層９とを用いて、第２マクロセル２ｄの他に第３マクロセル（図示せず）を形成するようにしても良い。
次に、本発明のセミカスタムＩＣの第２実施形態の構成について、図３および図４を参照して説明する。図３は、その第２実施形態の平面図であり、図４は、そのＣ−Ｃ線の断面図である。
【００５７】
この第２実施形態にかかるセミカスタムＩＣは、図３および図４に示すように、第１実施形態における第１マクロセル２ｃ、第２マクロセル２ｄの他に、第３マクロセル２ｅ、第４マクロセル２ｆを追加するようにしたものである。
【００５８】
また、この第２実施形態にかかるセミカスタムＩＣは、図３および図４に示すように、第１マクロセル２ｃと第３マクロセル２ｅに所定の電圧を供給するために、所定の幅と厚さからなり環状であるとともに、マクロセル２ｃ、２ｅに共通の電源線４ａ、５ａを、第１マクロセル２ｃおよび第２マクロセル２ｅの周囲であって第３配線層１１および第４配線層１３の配線により形成している。
【００５９】
このように、この第２実施形態は、第１実施形態とその構成が共通する部分を有するので、その構成の共通部分については同一符号を付してその説明は省略し、その異なる部分の構成についてのみ、以下にその説明をする。
【００６０】
第３マクロセル２ｅは、ベーシックセル３ｅ、３ｆと、そのベーシックセル３ｅ、３ｆの上方に設けた４つの第１〜第４の配線層７、９、１１、１３の配線とを用いて形成されている。
【００６１】
具体的には、半導体基板１上に設けられたベーシックセル３ｅ、３ｆと第１配線層７の配線導体７６とは、絶縁層６を厚さ方向に貫通する接続導体７８により電気的に接続されている。第１配線層７の配線導体７６と第２配線層９の配線導体９６とは、絶縁層８を厚さ方向に貫通する接続導体９８により電気的に接続されている。また、第２配線層９の配線導体９６と第３配線層１１の配線導体１１５とは、絶縁層１０を厚さ方向に貫通する接続導体１１６により電気的に接続されている。さらに、第３配線層１１の配線導体１１５と第４配線層１３の配線導体１３５とは、絶縁層１２を厚さ方向に貫通する接続導体１３６により電気的に接続されている。
【００６２】
また、第３マクロセル２ｆは、ベーシックセル３ｇと、そのベーシックセル３ｇの上方に設けた２つの第１、第２の配線層７、９の配線とを用いて形成されている。
【００６３】
具体的には、半導体基板１上に設けられたベーシックセル３ｇと第１配線層７の配線導体７７とは、絶縁層６を厚さ方向に貫通する接続導体７９により電気的に接続されている。第１配線層７の配線導体７７と第２配線層９の配線導体９７とは、絶縁層８を厚さ方向に貫通する接続導体９９により電気的に接続されている。
【００６４】
次に、電源線４ａ、５ａの詳細な構成について、図３および図４を参照して説明する。
【００６５】
電源線４ａは、絶縁層１０上に横方向に設けられた第３配線層１１の配線導体４１ａと（図３参照）、絶縁層１２上に縦方向に設けられた第４配線層１３の配線導体４２ａとからなり（図３参照）、配線導体４１ａと配線導体４２ａとは絶縁層１２の厚さ方向に貫通する接続導体４３ａで接続され、全体として閉回路を構成している。同様に、電源線５ａは、絶縁層１０上に横方向に設けられた第３配線層１１の配線導体５１ａと、絶縁層１２上に縦方向に設けられた配線導体５２ａとからなり、配線導体５１ａと配線導体５２ａとは絶縁層１２の厚さ方向に貫通する接続導体５３ａで接続され、全体として閉回路を構成している。
【００６６】
以上説明したように、この第２実施形態にかかるセミカスタムＩＣでは、第１第３マクロセル２ｃ、２ｅに電圧を供給する共通の電源線４ａ、５ａを、そのマクロセル２ｃ、２ｅの周囲であって第３配線層１１および第４配線層１３を用いて形成するとともに、第２マクロセル２ｄと第４マクロセル２ｆを、電源線４ａ、５ａの下方の第１マクロセル２ｃと第３マクロセル２ｅに最も近い位置のベーシックセル３ｂ、３ｇと、その上方の第１配線層７および第２配線層９とを用いて形成するようにした。このため、ベーシックセル３ｂ、３ｇを有効に活用でき、もって、全体のサイズの小型化が図れる。
【００６７】
また、この第２実施形態にかかるセミカスタムＩＣでは、第１マクロセル２ｃと第２マクロセル２ｄ、および第３マクロセル２ｅと第４マクロセル２ｄとが接近できるので、その分だけ両者の配線距離を短くすることができる。このため、第１マクロセル２ｃと第２マクロセル２ｄ、および第３マクロセル２ｅと第４マクロセル２ｄとの間の信号の遅延時間が小さくなって高速動作が可能となる上に、信号のタイミングをとるのが容易となる。
【００６８】
さらに、この第２実施形態にかかるセミカスタムＩＣでは、第１第３マクロセル２ｃ、２ｅに電圧を供給するために、共通の電源線４ａ、５ａを設けるようにしたので、その共通の部分だけ電源線の配線量を軽減できる。
【００６９】
次に、本発明のセミカスタムＩＣの第３実施形態の構成について、図５を参照して説明する。図５は、その第３実施形態の平面図である。
【００７０】
この第３実施形態にかかるセミカスタムＩＣは、第２実施形態の変形例であり、第２実施形態との差異は、図５に示すように、第１マクロセル２ｃと第３マクロセル２ｅに所定の電圧を供給するために、第１マクロセル２ｃと第３マクロセル２ｅの各周囲に所定の幅と厚さからなる環状の電源線４ｂ、４ｃをそれぞれ独立に設けるとともに、その外周に第１マクロセル２ｃと第３マクロセル２ｅに共通の電源線５ａを設けるようにしたものである。なお、電源線５ａは、第２実施形態の電源線５ａに相当する。
【００７１】
また、この第３実施形態にかかるセミカスタムＩＣでは、第１マクロセル２ｃと第３マクロセル２ｅとの間であって電源線４ｂ、４ｃの下方に、第４マクロセルｆに相当する第５マクロセル２ｇが形成されている。
【００７２】
次に、電源線４ｂ、４ｃの構成について、図５を参照して説明する。
【００７３】
電源線４ｂは、図５に示すように、第３配線層（図示せず）に設けられた配線導体４１ｂと、第４配線層（図示せず）に設けられた配線導体４２ｂとからなり、配線導体４１ｂと配線導体４２ｂとは接続導体４３ｂで接続され、全体として閉回路を構成している。同様に、電源線４ｃは、第３配線層（図示せず）に設けられた配線導体４１ｃと、第４配線層（図示せず）に設けられた配線導体４２ｃとからなり、配線導体４１ｃと配線導体４２ｃとは接続導体４３ｃで接続され、全体として閉回路を構成している。
【００７４】
なお、この第３実施形態は、上記以外の部分の構成が第２実施形態と共通するので、その詳細な説明は省略する。
【００７５】
このような構成からなる第３実施形態では、例えば、第１マクロセル２ｃをＣＰＵ、第２マクロセル２ｄをそのＣＰＵと各種のアナログ回路（図示せず）とのインターフェース回路、第３マクロセル２ｅをメモリ、第５マクロセル２ｇをそのメモリと上記のＣＰＵとのインターフェース回路にすることができる。この場合に、ＣＰＵとメモリとの配線を短くできるので、データの読み書きの高速化が実現できる。
【００７６】
以上説明したように、この第３実施形態にかかるセミカスタムＩＣでは、基本的に第２実施形態と同様の効果を得ることができる。
【００７７】
【発明の効果】
以上述べたように、請求項１、請求項２にかかる発明によれば、第１マクロセルに最も近い位置に設けられているベーシックセルを使用して第２マクロセルを形成することができるので、ベーシックセルの有効利用が図れて、全体のサイズの小型化が図れる。
【００７８】
また、請求項３にかかる発明によれば、電源線に４層の配線層のうちの３層と４層とを使用するので、残りの１層と２層を第２マクロセルの配線に使用でき、これにより第２マクロセルは回路規模が比較的大きなものが実現できる。
【００７９】
さらに、請求項４にかかる発明によれば、インターフェース回路を含むセミカスタムＩＣが実現でき、この場合に全体のサイズの小型化が図れる。
【００８０】
さらにまた、請求項５にかかる発明によれば、メモリとそのバッテリバックアップ回路とをセミカスタムＩＣで実現でき、この場合に全体のサイズの小型化が図れる。
【００８１】
また、請求項６、請求項７にかかる発明によれば、電源線で囲まれたマクロセルに最も近い位置に設けられているベーシックセルを使用してマクロセルを形成することができるので、ベーシックセルの有効利用が図れて、全体のサイズの小型化が図れる。
【００８２】
請求項８にかかる発明によれば、電源線が共通部分を有するので、その分だけ電源線の配線量を減少できる。
【００８３】
請求項９にかかる発明によれば、電源線の配線に４層の配線層のうちの３層と４層とを使用するので、残りの１層と２層をマクロセルの配線に使用でき、これによりそのマクロセルは回路規模が比較的大きなものが実現できる。
【図面の簡単な説明】
【図１】本発明のセミカスタムＩＣの第１実施形態の構成を示す平面図である。
【図２】図１のＡ−Ａ線の断面図である。
【図３】本発明のセミカスタムＩＣの第２実施形態の構成を示す平面図である。
【図４】図３のＣ−Ｃ線の断面図である。
【図５】本発明のセミカスタムＩＣの第３実施形態の構成を示す平面図である。
【図６】従来のセミカスタムＩＣの平面図である。
【図７】図６のＢ−Ｂ線の断面図である。
【符号の説明】
１半導体基板
２ｃ第１マクロセル
２ｄ第２マクロセル
２ｅ第３マクロセル
２ｆ第４マクロセル
２ｇ第５マクロセル
３ａ、３ｂ、…３ｎベーシックセル（基本セル）
４、４ａ〜４ｃ電源線
５、５ａ電源
７第１配線層
９第２配線層
１１第３配線層
１３第４配線層

Claims

半導体基板上に多数のベーシックセルが設けられ、そのベーシックセルと複数の配線層とを用いて、第１マクロセルとこの第１マクロセルに関連する第２マクロセルとを形成するようにしたセミカスタムＩＣであって、前記第１マクロセルは、前記多数のベーシックセルのうちの所定のベーシックセルと、このベーシックセルの上方の配線層とを使用して形成し、
前記第１マクロセルの電源線は、前記第１マクロセルの周囲であって前記複数の配線層のうちの上部側の配線層を使用して形成し、
前記第２マクロセルは、前記電源線の直下のベーシックセルと、このベーシックセルの直上の複数の配線層のうちの下部側の配線層とを使用して形成するようにしたことを特徴とするセミカスタムＩＣ。
前記配線層は、３層以上からなることを特徴とする請求項１に記載のセミカスタムＩＣ。
前記配線層は全体で４層からなり、前記電源線はそのうちの３層および４層を使用するようにしたことを特徴とする請求項１に記載のセミカスタムＩＣ。
前記第２マクロセルは、前記第１マクロセルで構成する回路と他の回路との間に介在するインターフェース回路であることを特徴とする請求項１乃至請求項３のいずれかに記載のセミカスタムＩＣ。
前記第１マクロセルはメモリを構成し、前記第２マクロセルは前記メモリの記憶保持用のバッテリバックアップ回路を構成するようにしたことを特徴とする請求項１乃至請求項３のいずれかに記載のセミカスタムＩＣ。
半導体基板上に多数のベーシックセルが設けられ、そのベーシックセルと複数の配線層とを用いて、複数のマクロセルを形成するようにしたセミカスタムＩＣであって、
前記複数のマクロセルのうちの少なくとも２つは、前記多数のベーシックセルのうちの所定のベーシックセルと、このベーシックセルの上方の配線層とを使用して形成し、
前記少なくとも２つのマクロセルの電源線は、その各マクロセルの周囲であって前記複数の配線層のうちの上部側の配線層を使用して形成し、
前記複数のマクロセルのうちの残余のマクロセルは、前記電源線の直下のベーシックセルと、このベーシックセルの直上の複数の配線層のうちの下部側の配線層とを使用して形成するようにしたことを特徴とするセミカスタムＩＣ。
前記配線層は３層以上からなることを特徴とする請求項６に記載のセミカスタムＩＣ。
前記電源線は、前記複数のマクロセルのうちの少なくとも２つのマクロセルに共通に構成するようにしたことを特徴とする請求項６または請求項７に記載のセミカスタムＩＣ。
前記配線層は全体で４層からなり、前記電源線はそのうちの３層および４層を使用するようにしたことを特徴とする請求項６または請求項８に記載のセミカスタムＩＣ。