JPS60124857A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS60124857A JPS60124857A JP23130983A JP23130983A JPS60124857A JP S60124857 A JPS60124857 A JP S60124857A JP 23130983 A JP23130983 A JP 23130983A JP 23130983 A JP23130983 A JP 23130983A JP S60124857 A JPS60124857 A JP S60124857A
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- JP
- Japan
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- wiring
- channels
- chip
- regions
- wiring channels
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- Pending
Links
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052782 aluminium Inorganic materials 0.000 abstract description 4
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000002093 peripheral effect Effects 0.000 abstract 1
- 238000003491 array Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕ＩＯ
本発明はゲートアレーに係り、特に配線に好。
適な配線チャネルの配置方法に関する。
従来のゲートアレーは、配線チャネルの本数をチップ中
に位置する場所に関係無く一定とし１゜ていた為に、チ
ップの中央付近に近い程配線が。
に位置する場所に関係無く一定とし１゜ていた為に、チ
ップの中央付近に近い程配線が。
混むのが通常であり、チップ中央付近では配線。
が混み入って配線チャネルが足らなくなるとは。
逆に、チップ周辺部ではチャネルの使用率が低。
くムダなチャネル領域が発生するという配線効１１、率
の低い現象が発生して、配線領域のチップ面。
の低い現象が発生して、配線領域のチップ面。
積に占める割合が大きくなってチップ面積の増゛大に依
る歩留りの低下、ひいては配線の長い引。
る歩留りの低下、ひいては配線の長い引。
き回しに依る配線遅延時間の増大という欠点を・持って
いた。 ５ 〔発明の目的〕 本発明の目的は配線効率の良い配線チャネル・の配置方
法を提供することＫある。
いた。 ５ 〔発明の目的〕 本発明の目的は配線効率の良い配線チャネル・の配置方
法を提供することＫある。
〔発明の概要］
配線チャネルの使用率がチップ中央部で高＜＋ａチップ
の周辺部で低いという一般的な事実に依。
の周辺部で低いという一般的な事実に依。
リチヴプ中央部の配線チャネル数を多くして周。
辺部な少なくすれば全体の配線チャネルの使用。
効率を増加させることができる。
〔発明の実施例〕１゜
以下１本発明の一実施例を図により説明する。
ＬＳＩ千ツブ１のアルミ配線Ｎ２に、ゲートとゲートを
配線する為の配線領域Ｌ１〜Ｌ５と、ゲート内の素子同
志を配線する為の素子領域Ｅ１〜Ｅ４が交互に配置され
ており、チップ上の両端に位置する配線領域Ｌ１とＬ５
はそれぞれ。
配線する為の配線領域Ｌ１〜Ｌ５と、ゲート内の素子同
志を配線する為の素子領域Ｅ１〜Ｅ４が交互に配置され
ており、チップ上の両端に位置する配線領域Ｌ１とＬ５
はそれぞれ。
５本の配線チャネルＬ１１〜Ｌ１５とＬ５１〜Ｌ５ｓを
。
。
持ち、チップ上の両端と中央部の中間に位置す。
る配線領域Ｌ２とＬ４はそれぞれ５本の配線チ・ヤネル
Ｌ２１〜Ｌ２５とＬ４１〜Ｌ５を持ち、チップ５上の中
央部に位置する配線領域Ｌ５は７本の配・線チャネルＬ
５１〜Ｌ５７を持ち、配線の混む順Ｋ・配線チャネル
の数を多くしており、この為、配・線領域Ｌ１〜Ｌ５の
各領域の配線チャネルの使・周率が平均化され、配線領
域Ｌ１．Ｌ５では配線チャネルが余っているが配線領域
Ｌ３では配。
Ｌ２１〜Ｌ２５とＬ４１〜Ｌ５を持ち、チップ５上の中
央部に位置する配線領域Ｌ５は７本の配・線チャネルＬ
５１〜Ｌ５７を持ち、配線の混む順Ｋ・配線チャネル
の数を多くしており、この為、配・線領域Ｌ１〜Ｌ５の
各領域の配線チャネルの使・周率が平均化され、配線領
域Ｌ１．Ｌ５では配線チャネルが余っているが配線領域
Ｌ３では配。
線チャネルが足らないという様なことがなくな。
す、効率的な配線が可能となっている。
本発明によれば、配線の混む場所に必要数ＫＩ５応じた
数だけ配線チャネルを設けることが出来る為、配線チャ
ネルの減少によるチップサイズの縮少化が実現されチッ
プの歩留りが向上する。
数だけ配線チャネルを設けることが出来る為、配線チャ
ネルの減少によるチップサイズの縮少化が実現されチッ
プの歩留りが向上する。
又、配線の混雑が緩和される為、自動配線を行なった場
合の未配線が減少し人手配線の手間が省けるとともに、
配線の引き回しが少なくなり。
合の未配線が減少し人手配線の手間が省けるとともに、
配線の引き回しが少なくなり。
遅延時間の遅れが小さくなる。
図は本発明の一実施例を示すＬＳＩチップの・アルミ配
線層のレイアウト図である。 １・・・・・・・・・・・・・・・ＬＳＩチップ。 ２・・・・・・・・・・・・・・・アルミ配線層、Ｌ１
〜Ｌ５・・・配線領域。 Ｅ１〜Ｅ４・・・素子領域。 Ｌ１１〜Ｌ５５・・・配線チャネル。 １゜１ろ
線層のレイアウト図である。 １・・・・・・・・・・・・・・・ＬＳＩチップ。 ２・・・・・・・・・・・・・・・アルミ配線層、Ｌ１
〜Ｌ５・・・配線領域。 Ｅ１〜Ｅ４・・・素子領域。 Ｌ１１〜Ｌ５５・・・配線チャネル。 １゜１ろ
Claims (1)
- 【特許請求の範囲】 １ チップ中に交互に配置された複数の素子領。 域と配線領域よりなるゲートアレーＬＳＩにお５いて、
配線領域中の配線チャネルの本数を、チ・ツブ中央部に
近い配線領域はど、チップ周辺部・に比べて多く設けた
ことを特徴とする集積回路・。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23130983A JPS60124857A (ja) | 1983-12-09 | 1983-12-09 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23130983A JPS60124857A (ja) | 1983-12-09 | 1983-12-09 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60124857A true JPS60124857A (ja) | 1985-07-03 |
Family
ID=16921601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23130983A Pending JPS60124857A (ja) | 1983-12-09 | 1983-12-09 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60124857A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63275138A (ja) * | 1987-05-06 | 1988-11-11 | Nec Corp | 集積回路 |
| JP2002164024A (ja) * | 2000-11-28 | 2002-06-07 | Matsushita Electric Ind Co Ltd | 電 池 |
-
1983
- 1983-12-09 JP JP23130983A patent/JPS60124857A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63275138A (ja) * | 1987-05-06 | 1988-11-11 | Nec Corp | 集積回路 |
| JP2002164024A (ja) * | 2000-11-28 | 2002-06-07 | Matsushita Electric Ind Co Ltd | 電 池 |
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