JPH04363062A - メモリ・セル配列 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】本発明は、リードオンメモリ（ＲＯＭ）集
積回路の記憶回路に関する。本発明は、リードオンリメ
モリ集積回路（以後ＲＯＭと呼ぶ）の記憶回路部が、Ｍ
ＯＳトランジスタからなる記憶素子（以後メモリ・セル
と呼ぶ）の直列かつ並列接続（以後直並列接続と呼ぶ）
により構成される事を特徴とする。

【０００２】最近の大規模集積回路（ＬＳＩ）の発展は
目覚ましく、マイクロプロセッサの高性能化及び半導体
メモリの高速化、高密度化に対する進歩は著しい。この
様な状況において、マイクロプロセッサ応用製品が数多
く開発され、それに伴い小型で大容量のＲＯＭが要求さ
れている。

【０００３】一般的なＲＯＭの構成は、図１に示される
。

【０００４】この中において、ＲＯＭチップ面積を一番
多く占有する部分は、メモリ・セルから構成される、図
１（５）のメモリ・セル・マトリクス配列部（以後、セ
ル・アレーと呼ぶ）である。ゆえに、メモリ大容量化に
際し、このセル・アレーの面積を小さくすることが要求
されている。

【０００５】従来のＲＯＭセル・アレーは、ＭＯＳトラ
ンジスタで構成する場合、基本的に、アドレス信号をＲ
ＯＭチップ内部において２分割し、行選択信号と列選択
信号にデコードし、各行列の交点に配置したメモリ・セ
ル用のＭＯＳトランジスタに固定された１ビットデータ
を選択する方法がとられている。図２は、基本的な、メ
モリ・セル１個とコンタクト１個で構成されるセル・ア
レーである。このセル・アレーは、メモリ・セル１個に
対してコンタクト部１個が使われる為、メモリ・セルと
同容量数のコンタクトが使われセル・アレーの面積は大
きい。図３は、コンタクト１個に対して、メモリ・セル
２個を並列に接続した場合である。このセル・アレーは
、図２のセル・アレーに比較して、１個のメモリ・セル
の占めるコンタクト部の面積が半分になり、図２よりは
、セル・アレー面積は小さくなるが、メモリ・セル容量
数の半分のコンタクトが使われ、まだチップの面積は大
きい。

【０００６】これに対して、図４は、メモリ・セルが、
コンタクト１個に対して、直列に接続されている場合で
ある。この直列に接続されたＭＯＳトランジスタの段数
は一般的には、２ｎ　段（ｎ　＝１，２，３，・・・）
となり、メモリ・セル１個の占めるコンタクト面積は、
１／２ｎ　で、直列段数を増やせば、メモリ・セルのサ
イズは、ほぼＭＯＳトランジスタの占有するサイズのみ
となる。この直列接続方法は、図３の並列接続方式に比
べて、メモリ・セル・サイズが、小さくなり、大量のＲ
ＯＭデータを高密度に集積できるが、反面アクセスタイ
ムがＭＯＳトランジスタの直列個数に依存し、直列個数
の増加と共に遅くなる欠点を有している。

【０００７】本発明は、このようなアクセスタイムの速
い、メモリ・セル並列接続回路と、高密度化の可能な、
メモリ・セル直列接続回路を適切に組み合わせる事によ
りアクセスタイムが速くかつチップサイズも小さい。効
率的なメモリ・セル・アレーを提供するものである。

【０００８】図５は、本発明による直並列型ＲＯＭセル
・アレーである。図５（１０）のコンタクトに、（６）
，（７），（８），（９）の列信号を持つ拡散層が並列
に接続し、（２）の行信号線のポリシリコンによるＭＯ
Ｓトランジスタが８段直列に接続されている、４並列８
段直列接続のＲＯＭセル・アレーである。（１０）のコ
ンタクトに並列に接続された（６），（７），（８），
（９）の拡散層による列信号線は、（３），（４）の列
信号選択線により選択される。例えば、（１２）のＭＯ
Ｓトランジスタが、ディプレション型、（１３）のＭＯ
Ｓトランジスタがエンハンスメント型の場合、（１５）
の行選択線と（３）の列選択線が選択された場合、コン
タクト（１０）は、（７）の拡散層が選択され接続され
る。

【０００９】メモリ・セル・アレーについては、列方向
の間隔は、メモリ・セルを構成するＭＯＳトランジスタ
のチャネル巾とメタル巾は等しいが、コンタクト部のメ
タルは、コンタクト・ホールをあけるため、チャネル巾
より広くなり、この部分のメタル間隔で決定される。そ
れゆえに、図５の様に、（６），（７）の２本の拡散層
に１つのコンタクト（１０）を入れ、さらに図３に示し
た考え方と同様な、対向する（８），（９）の拡散層を
（１０）のコンタクトに入れると、４つの拡散層が並列
に入り、効率的なセル・アレーとなる。次に行間隔につ
いては、一般的なＣＭＯＳプロセッサ等のアクセスタイ
ムを考慮して、図５（２）の様な８段のＭＯＳトランジ
スタの直列接続と、（３），（４）の様な２段の拡散層
切り換え用ＭＯＳトランジスタで構成するのが効率的な
セル・アレーとなる。この様にして、図５の様な、２つ
の並んだ拡散層が、１個のコンタクトに対向して配列し
、その各拡散層には、メモリ・セルが８段直列に接続さ
れ、さらに２本の列信号選択線により、拡散層が選択さ
れる、直並列接続のセル・アレーが発明された。

【００１０】以上述べた様に、本発明による直並列接続
のメモリ・セル・アレーを使用すれば、アクセスタイム
を遅くせずに大容量のＲＯＭセル・アレーが実現できる
。

【図面の簡単な説明】

【図１】　　一般的なＲＯＭのブロック・ダイヤグラム
を示す図。

【図２】　　メモリ・セル１個につきコンタクト１個の
基本的なメモリ・セル・アレーを示す図。

【図３】　　２個のメモリ・セルが１個のコンタクトに
並列に入るメモリ・セル・アレーを示す図。

【図４】　　１個のコンタクトにメモリ・セルが直列に
接続する場合を示す図。

【図５】　　直並列型メモリ・セル・アレーを示す図。

【符号の説明】

１１・・・アドレス信号 １２・・・アドレスバッファ １３・・・アドレス列デコーダ １４・・・アドレス行デコーダ １５・・・記憶素子マトリックス配列部１６・・・列セ
レクタとセンスアップ部１７・・・出力バッファ １８・・・出力信号 ２１・・・メタル（列選択線） ２２・・・ポリシリコン（行選択線） ２３・・・コンタクト部 ２４・・・拡散層 ２５・・・メモリ・セル・サイズ ２６・・・フィールド部 ３１・・・メタル（列選択線） ３２・・・ポリシリコン（行選択線） ３３・・・コンタクト部 ３４・・・拡散層 ３５・・・メモリ・セル・サイズ ３６・・・フィールド部 ４１・・・メタル（列選択線） ４２・・・ポリシリコン（行選択線） ４３・・・コンタクト部 ４４・・・拡散層 ４５・・・メモリ・セル・サイズ ４６・・・フィールド部 ５１・・・メタル（列選択線） ５２・・・ポリシリコン（行選択線） ５３・・・ポリシリコン（列信号拡散層選択線）５４・
・・ポリシリコン（列信号拡散層選択線）５５・・・拡
散層（ソース側） ５６・・・拡散層（列信号拡散層） ５７・・・拡散層（列信号拡散層） ５８・・・拡散層（列信号拡散層） ５９・・・拡散層（列信号拡散層） ５１０・・・コンタクト部 ５１１・・・コンタクト部 ５１２・・・ディプレション形ＭＯＳトランジスタ５１
３・・・エンハンスメント形ＭＯＳトランジスタ５１４
・・・フィールド部

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　リードオンメモリ（ＲＯＭ）集積回路
   において、ＭＯＳトランジスタにより構成される記憶素
   子が、行選択線あるいは、列選択線に対して、直列かつ
   並列に接続されていることを特徴とするリードオンメモ
   リのメモリ・セル配列。
2. 【請求項２】　　１つのコンタクトに対して、２つの並
   んだ拡散層が互いに対向して接続され、その各々の拡散
   層上には、８個のＭＯＳトランジスタが直列に、記憶素
   子として構成され、その各拡散層を、前記８個のＭＯＳ
   トランジスタにさらに直列に入った２個のトランジスタ
   で、選択する事を特徴とする請求項１記載のリードオン
   メモリのメモリ・セル配列。