JPH03201551A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、マイクロ
プロセッサを含むシステムを搭載する半導体集積回路装
置に適用して有効な技術に関するものである。

〔従来の技術〕

半導体デバイスの高集積化にともない、マイクロプロセ
ッサモジュールを含むシステム全体を１つの半導体基板
内に集積化する、所ｎ１チップマイクロプロセッサの開
発が進められている。この種の半導体集積回路装置は前
記システムの各モジュールを個別に集積化した半導体集
積回路装置をプリント配線板上に複数個実装し構成した
システムに比べて遥かに高速性能に優れている。

本発明者は半導体集積回路装置としてＡＳＩＣ（Ａ　ｐ
ｐｌｉｃａｔｉｏｎ　Ｓ　ｐｅｃｉｆｉｃ　Ｉ　ｎｔｅ
ｇｒａｔｅｄ　Ｃ１ｒｃｕｉｔ：特定用途向けＩＣ）を
開発中である。ＡＳＩＣのうち、カスタム方式のスタン
ダードセル方式を採用する半導体集積回路装置は、平面
形状が方形状の半導体基板（半導体チップ）の主面の中
央部に前記システムの複数個のモジュールを配置する。

このモジュールは、自動配置配線システム（Ｄｅｓｉｇ
ｎ　Ａｕｔｏｍａｔｉｏｎ）に基づき、１つの機能ブロ
ック又は１つの回路ブロックを構成するマクロセルとし
て自動配置される。前記システムの周辺部にはシステム
側からその外側に向ってインターフェイス回路（入出力
バッファ回路）、外部端子（ポンディングパッド）の夫
々が順次配置される。

前記スタンダードセル方式を採用する半導体集積回路装
置は、プリント配線板に実装され、このプリント配線板
上に配置された外部共通バスラインに接続される。この
半導体集積回路装置に集積化されたシステムのモジュー
ル、プリント配線板の外部共通バスラインの夫々は前記
インターフェイス回路及び外部端子を介在させて接続さ
れる。

なお、前述のＡＳＩＣについては、例えば電子材料、１
９８７年７月号、第４９頁乃至第５２頁に記載される。

〔発明が解決しようとする課題〕

前述のスタンダードセル方式を採用する半導体集積回路
装置の開発に先立ち、本発明者は次の問題点が生じるこ
とを見出した。

スタンダードセル方式を採用する半導体集積回路装置は
システムの周囲にインターフェイス回路、外部端子の夫
々が配置される。つまり、前記システムの複数個のモジ
ュールは、近接配置されたインターフェイス回路、外部
端子の夫々を介在させ、夫々独立に外部共通バスライン
に接続される。この種の接続方式は、外部共通バスライ
ンの各信号配線の本数と前記システムのモジュールの配
置数との積に相当する分、モジュールと外部共通バスラ
インとを接続する信号配線本数が増大し、この信号配線
本数に接続されるインターフェイス回路数及び外部端子
数が増大する。このため、前記システムのモジュールを
搭載できる領域が縮小されるので、スタンダードセル方
式を採用する半導体集積回路装置は回路の実装効率を低
下するという問題があった。

また、前記スタンダードセル方式を採用する半導体集積
回路装置は相補型ＭＩＳＦＥＴ　（ＣＭＯ８）の採用が
高集積化に有利である。ところが、前記システムの各モ
ジュールからＣＭＯ８で構成されたインターフェイス回
路を通して外部共通バスラインに信号を出力する場合、
インターフェイス回路の駆動能力が低いので、外部共通
バスラインを通して直接外部デバイスを駆動できない。

このため、スタンダードセル方式を採用する半導体集積
回路装置と外部共通バスラインとの間に駆動能力増強用
のデバイスの外付けが必要となり、プリント配線板上で
の実装密度を低下するという問題があった。

本発明の目的は、マイクロプロセッサモジュールを含む
システムを搭載した半導体集積回路装置において、回路
の実装効率を向上することが可能な技術を提供すること
にある。

本発明の他の目的は、マイクロプロセッサモジュールを
含むシステムを搭載した半導体集積回路装置において、
システムの動作速度の高速化を図ることか可能な技術を
提供することにある。

本発明の他の目的は、マイクロプロセッサモジュールを
含むシステムを搭載した半導体集積回路装置において、
外部デバイスの駆動能力を増加することが可能な技術を
提供することにある。

本発明の他の目的は、マイクロプロセッサモジュールを
含むシステムを搭載した半導体集積回路装置において１
回路の実装効率を向上すると共に、外部デバイスの駆動
能力を増加することが可能な技術を提供することにある
。

本発明の他の目的は、前記半導体集積回路装置を基板に
実装す゛る電子装置において、実装密度を向上すること
が可能な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

（１）１つの半導体基板の主面にマイクロプロセッサユ
ニット、メモリユニット等の複数のモジュールを含むシ
ステムが集積化され、このシステムの各モジュールがイ
ンターフェイス回路を介在させて外部端子に接続される
半導体集積回路装置において、前記外部端子、インター
フェイス回路の夫々を、前記モジュール間に共通の内部
バスラインを介在させて接続する。前記システムの各モ
ジュール、内部バスラインの夫々の配置は自動配置配線
システムで行われる。

（２）前記手段（１）の内部バスラインを前記半導体基
板の中央部分に配置し、この内部バスラインの両側に沿
った半導体基板の主面に前記システムの各モジュールを
配置する。

（３）前記手段（１）の内部バスラインを前記システム
の外周に沿った半導体基板の主面に配置する。

（４）前記手段（１）の内部バスラインに接続されるイ
ンターフェイス回路を前記内部バスライン以外の信号配
線に接続されるインターフェイス回路に比べて小さい占
有面積で構成する。

（５）前記手段（４）の内部バスラインに接続されるイ
ンターフェイス回路を、前記内部バスライン以外の信号
配線に接続されるインターフェイス回路が配置される領
域に配置する。つまり、信号配線に接続されるインター
フェイス回路の配列に沿って、内部バスラインに接続さ
れるインターフェイス回路を配置する。

（６）前記手段（１）乃至手段（５）の夫々の内部バス
ラインに接続されるインターフェイス回路は少なくとも
その出力段回路をバイポーラトランジスタで構成する。

〔作　　用〕

上述した手段（１）によれば、前記システムの各モジュ
ール毎に外部共通バスラインの各信号配線の本数に対応
したインターフェイス回路及び外部端子を配置すること
がなく、前記内部バスラインの各信号配線の本数に対応
するだけのインターフェイス回路及び外部端子を配置す
ればよいので、インターフェイス回路及び外部端子の配
置数を低減し、モジュールの実装効率を向上できる。

上述した手段（２）によれば、前記手段（１）の効果の
他に、前記内部バスラインの配線長を最小限に短くでき
、内部バスラインに付加される寄生容量や抵抗を低減で
きるので、内部バスラインに伝達される信号の伝達速度
を速め、システムの動作速度の高速化を図ることができ
る。

上述した手段（３）によれば、前記手段（１）の効果の
他に、前記システムの領域（モジュールの配置領域）に
対して実質的に独立した空領域に前記内部バスラインを
配置できるので、前記内部バスラインの占有面積に相当
する分、前記モジュールの実装効率を向上できる。また
、前記システムの各モジュールは前記内部バスラインに
実質的に独立した領域に配置され、内部バスラインの配
置に対して各モジュールの配置が制約されないので、シ
ステムの各モジュールの配置の自由度を高められる。

上述した手段（４）によれば、前記手段（１）の効果の
他に、前記内部バスラインに接続されるインターフェイ
ス回路の占有面積を縮小できるので、前記モジュールの
実装効率を向上できる。

上述した手段（５）によれば、前記内部バスラインに接
続されるインターフェイス回路の占有面積を縮小し、こ
のインターフェイス回路及び前記それ以外の信号配線に
接続されるインターフェイス回路の合計のインターフェ
イス回路の占有面積を縮小できるので、モジュールの実
装効率を向上できる。

上述した手段（６）によれば、前記内部バスラインに接
続されるインターフェイス回路の駆動能力を高めること
′ができる。この結果、前記半導体集積回路装置をプリ
ント配線板に実装した場合、前記インターフェイス回路
で外部デバイスを直接駆動できるので、駆動能力増強用
の外付はデバイスを廃止し、プリント配線板上での実装
密度を向上できる。

以下１本発明の構成について、ＡＳＩＣのうち、カスタ
ム方式のスタンダードセル方式を採用する半導体集積回
路装置に本発明を適用した一実施例とともに説明する。

なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。

〔発明の実施例〕 （実施例Ｉ） 本発明の実施例Ｉであるマイクロプロセッサモジュール
を含むシステムを搭載した、スタンダードセル方式を採
用する半導体集積回路装置の基本概略構成を第１図（チ
ップレイアウト図）で示す。

第１図に示すように、半導体集積回路装置１は平面形状
が方形状のチップ（例えば単結晶珪素基板）で構成され
る。この半導体集積回路装置１はこの方式に限定されな
いが、カスタム方式のスタンダードセル方式で構成され
る。

この半導体集積回路装置１の方形状の中央部分にはマイ
クロプロセッサユニット（Ｍ　Ｐ　Ｕ）　５を含む論理
システムが搭載される。これに限定されないが、前記論
理システムは、マイクロプロセッサユニット５の他にダ
イレクトメモリアクセスコントローラユニット（ＤＭＡ
Ｃ）８、メモリユニット（ＲＯＭ／ＲＡＭ）７、ハード
ディスクコントローラユニット（ＨＤＣ：）８及びフロ
ッピーディスクコントローラユニット（ＦＤＣ）９で構
成される。この論理システムを構成するユニット５〜９
の夫々は１つの機能ブロック又は回路ブロックの単位と
なるモジュールである。このユニット５〜９の夫々は自
動配置配線システム（ＤＡ）においてマクロセルとして
自動配置される。前記ユニット５〜９のうち、メモリユ
ニット７はＲＡＭとして例えばＤＲＡＭ、ＳＲＡＭのい
ずれか或は両者で構成される。また、ＲＯＭとしては例
えばマスクＲＯ、Ｍ、ＥＰＲＯＭ、ＥＥＰＲＯＭのいず
れか或はそれらの、組合せで構成される。

本実施例においては、前記論理システムのマイクロプロ
セッサユニット５及びダイレクトメモリアクセスコント
ローラユニット６は半導体集積回路装置１の上側の主面
に配置される。また、前記論理システムのメモリユニッ
ト７、ハードディスクコントローラユニット８及びフロ
ッピーディスクコントローラユニット９は半導体集積回
路装置１の下側に配置される。前記論理システムのユニ
ット５〜９の夫々は基本的には高集積化を目的としてＣ
ｕＯ２を主体とする回路で構成される。また、前記ユニ
ット５〜９の夫々の出力段回路等、駆動能力が要求され
る回路はバイポーラトランジスタ又はバイポーラトラン
ジスタとＣｕＯ３とを組合せた回路で構成される。つま
り、本実施例の半導体集積回路装置１は同一半導体基板
の主面にバイポーラトランジスタとＣｕＯ２とを混在さ
せた所謂Ｂｉ−ＣＭＯ８で構成される。

前記半導体集積回路装置１の前記論理システムの周囲つ
まり方形状のチップの各辺に沿った周辺部分にはインタ
ーフェイス回路（入出力バッファ回路）３が複数個配置
される。また、半導体集積回路装置１のインターフェイ
ス回路３のさらに周囲には外部端子（ポンディングパッ
ド）２．２Ａの夫々が複数個配置される。

本実施例の半導体集積回路袋［１，はこれに限定されな
いが２層配線構造で構成される６つまり、前記論理シス
テムのユニット５〜９の夫々を構成する半導体素子間や
回路間は主に２層の配線層に形成される信号配線で結線
される。この２層配線構造の各配線層に形成される信号
配線は例えばアルミニウム配線で形成される。前記外部
端子２゜２Ａの夫々は前記２層目（又は及び１層目）の
配線層において前記信号配線と同一製造工程で形成され
る。

前記外部端子２．２Ａの夫々のうち、外部端子２は半導
体集積回路装置１の論理システムのユニット５〜９の夫
々と半導体集積回路装置１の外部に配置される外部デバ
イスとを接続する入力信号用又は出力信号用外部端子と
して使用される。外部端子２は前記論理システムの周囲
のほぼ全域に配置される。

外部端子２．２Ａの夫々のうち、外部端子２Ａは、第３
図（プリント配線板に実装した際の簡略ブロック図）に
示すように、半導体集積回路装置１の内部に配置された
内部共通バスライン（共通信号配線）４、半導体集積回
路装置１の外部に配置された外部共通バスライン１１の
夫々を接続する。

つまり、外部端子２Ａはバスライン専用の入力信号用又
は出力信号用外部端子として使用される。

外部端子２Ａは、本実施例の半導体集積回路装置１にお
いて、方形状のチップの対向する２辺の夫々の中央部分
に複数個配置される。

前記バスライン専用の外部端子２Ａに接続された内部共
通バスライン４は半導体集積回路装置１の中央部分に配
置される。具体的に、内部共通バスライン４は半導体集
積回路装置１の上側に配置されたユニット５及び６と下
側に配置されたユニット７〜９との間に配置される。つ
まり、この内部共通バスライン４は方形状のチップの対
向する２辺のうちの一辺側から他辺側に向って（第１図
中横方向に向って）延在する。この内部共通バスライン
４は前記論理システムのユニット５〜９の夫々に共通の
信号配線として構成される。内部共通バスライン４は所
定の配線ピッチで同一横方向に延在する複数本の信号配
線で形成される。内部共通バスライン４は、例えばクロ
ック系信号、データ系信号、アドレス系信号、制御系信
号等の共通の信号が伝達され、数十〜数百本程度の信号
配線の集合体として構成される。この内部共通バスライ
ン４は２層配線構造のうちのいずれかの配線層において
形成される。

前記第３図に示す外部共通バスライン１１は図示しない
が例えば半導体集積回路装置１を実装するプリント配線
板に配置される。プリント配線板には同第３図に示すよ
うにフロッピーディスクコントローラ（ＦＤＣ）を搭載
した外部デバイス１０等が実装される。この外部デバイ
ス１０、半導体集積回路装置１の夫々は前述のように外
部共通バスライン１１を介在させて相互に接続される。

外部共通バスライン１１は前記内部共通バスライン４と
同程度の信号配線本数で構成される。

前記インターフェイス回路３は前記論理システムのユニ
ット５〜９の夫々と外部端子２との間に複数個配置され
る。このインターフェイス回路３は前記ユニット５〜９
の夫々と外部デバイスとのインターフェイス回路として
構成される。インク−フェイス回路３は第２図（等価回
路図）に示すように例えばスリーステートバッファ回路
で構成される。同第２図に示すインターフェイス回路３
は、ＣＭＯ８、バイポーラトランジスタ、抵抗素子及び
ショットキーバリアダイオード素子を主体に構成される
。特に、インターフェイス回路３は、出力用として構成
した場合、駆動能力を増強するために、出力段回路がバ
イポーラトランジスタからなるトーテムポール構造で構
成される。第２図中、ＩＮは入力信号端子、ＯＵＴは出
力信号端子、ＥＮＢはイネーブルバッファ信号端子、Ｖ
ｃｃは電源端子である。このインターフェイス回路３は
、前記各半導体素子が予じめ基本設計により配置された
インターフェイス回路用セルの各半導体素子を前記２層
配線構造のうちの第１層目の配線層に形成される配線で
結線することにより構成される。

前記第１図に示すように、前記半導体集積回路袋！１の
上側に配置されたユニット５及び６．下側に配置された
ユニット７〜９の夫々と内部共通バスライン４との間に
はインターフェイス回路３Ａが複数個配置される。この
インターフェイス回路３Ａは、前記論理システムのユニ
ット５〜９の夫々と内部共通バスライン４との間に配置
され、相互に接続される。インターフェイス回路３Ａは
、第２図に示す入力信号端子ＩＮの近傍に配置されたい
くつかの０ＭＯ８（点線で囲まれた領域の０ＭＯ３）が
配置されないだけで５前記インタ一フエイス回１３とほ
ぼ同一構造で構成される。つまり、インターフェイス回
路３Ａは、前記いくつかの０ＭＯ８に相当する分、イン
ターフェイス回路３に比べて小さい面積で構成される。

このインターフェイス回路３Ａは、前記インターフェイ
ス回路３と同様に、インターフェイス回路用セルの各半
導体素子を第１層目の配線層に形成される配線で結線す
ることにより構成される。

このように、１つの半導体基板の主面にマイクロプロセ
ッサユニット５、メモリユニット７等の複数のユニット
（モジュール〉５〜９を含む論理システムが集積化され
、この論理システムのユニット５〜６の夫々がインター
フェイス回路３Ａを介在させて外部端子２Ａに接続され
る半導体集積回路装置１において、前記外部端子２Ａ、
インターフェイス回路３Ａの夫々を、前記ユニット５〜
９の夫々の間に共通の内部共通バスライン４を介在させ
て接続する。つまり、半導体集積回路装置１の論理シス
テムのユニット５〜９の夫々と外部共通バスライン１１
との接続が、前記ユニット５〜９の夫々側からインター
フェイス回路３Ａ、内部共通バスライン４、外部端子２
Ａの夫々を順次介在させて行われる。この構成により、
前記論理システムのユニット５〜９の夫々毎に外部共通
バスライン１１の各信号配線の本数に対応したインター
フェイス回路３Ａ及び外部端子２Ａを配置することがな
くなり、前記内部共通バスライン４の各信号配線の本数
に対応するだけのインターフェイス回路３Ａ及び外部端
子２Ａを配置すればよいので、インターフェイス回路３
Ａの配置数及び外部端子２Ａの配置数を低減し、ユニッ
トの実装効率を向上できる。つまり、半導体集積回路装
置１の集積度を向上できる。

また、前記内部共通バスライン４を前記半導体基板の中
央部分に配置し、この内部共通バスライン４の両側に沿
った半導体基板の主面に前記論理システムのユニット５
〜９の夫々を配置する。この構成により、前記内部共通
バスライン４の配線長を最小限に短くでき、内部共通バ
スライン４に付加される寄生容量や抵抗を低減できるの
で、内部共通バスライン４に伝達される信号の伝達速度
を速め、論理システムの動作速度の高速化を図ることが
できる。つまり、半導体集積回路装置１の動作速度の高
速化を図れる。

また、前記内部共通バスライン４に接続されるインター
フェイス回路３Ａを前記内部共通バスライン４以外の信
号配線に接続されるインターフェイス回路３に比べて小
さい占有面積で構成する。

この構成により、前記内部共通バスライン４に接続され
るインターフェイス回路３Ａの占有面積を縮小できるの
で、前記ユニットの実装効率を向上できる。

また、前記内部共通バスライン４に接続されるインター
フェイス回路３Ａは少なくともその出力段回路をバイポ
ーラトランジスタで構成する。この構成により、前記内
部共通バスライン４に接続されるインターフェイス回路
３Ａの駆動能力を０ＭＯ８で構成した場合に比べて高め
られる。この結果、前記半導体集積回路装置１をプリン
ト配線板に実装した場合、前記インターフェイス回路３
Ａで外部デバイス１０を直接駆動できるので、駆動能力
増強用の外付はデバイスを廃止し、プリント配線板上で
の実装密度を向上できる。つまり、プリント配線板に複
数個の半導体集積回路装！（デバイス）を搭載する電子
装置において、部品点数を低減できるので、実装密度を
向上できる。また、バイポーラトランジスタは０ＭＯ８
に比べて静電気破壊耐圧が高いので、インターフェイス
回路３Ａ（３も同様）の静電気破壊を防止できる。

また、前記半導体集積回路装Ｗ１に内部共通バスライン
４を設ける。この内部共通バスライン４は、自動配置配
線システムにおいて自動配置されるが、ユニット５〜９
の夫々を接続する信号配線やユニット５〜９の夫々の内
部に配置された論理回路間を接続する信号配線とは別に
、電源配線と同様な固定パターンとして配置される。こ
のように、内部共通バスライン４を自動配置配線システ
ムにおいて固定パターンとして配置することにより、内
部共通バスライン４の夫々の信号配線の配線負荷を均一
にできる。特に、ユニット５〜９の夫々はＣＭＯ８を主
体に構成され、このＣＭＯＳは配線負荷に対する動作速
度の依存性が高いが、内部共通バスライン４の配線負荷
を均一にできるので、結果的に前記論理システムの動作
速度の高速化を図れる。

（実施例■） 本実施例■は、前記実施例Ｉのスタンダードセル方式を
採用する半導体集積回路装置において、内部共通バスラ
インを前記論理システムの周囲に配置した、本発明の第
２実施例である。

本発明の実施例■であるマイクロプロセッサユニットを
含むシステムを搭載した、スタンダードセル方式を採用
する半導体集積回路装置の基本概略構成を第４図（チッ
プレイアウト図）で示す。

第４図に示すように、本実施例■の半導体集積回路装置
１は、マイクロプロセッサユニット５等で構成される論
理システムの周囲に内部共通バスライン４を配置する。

つまり、内部共通バスライン４は、インターフェイス回
路３及び３Ａと外部端子２及び２Ａとの間（又は外部端
子２の外周でもよい）に配置され、前記論理システムの
周囲をリング状に取り囲む。

前記論理システムと内部共通バスライン４との間には複
数個のインターフェイス回路３が配置される。前記論理
システムのユニット５〜９の夫々と内部共通バスライン
４との間に配置されるバスライン専用のインターフェイ
ス回路３Ａは、インターフェイス回路３が配置される領
域において、このインターフェイス回路３の配列に沿っ
て、規則的に戒はランダムに配置される。また、前記外
部端子２のうち、所定の領域例えばインターフェイス回
路３Ａの近傍に配置された外部端子２は、配線形成工程
で内部共通バスライン４に接続され、バスライン専用の
外部端子２Ａとして使用される。

このように、前記スタンダードセル方式を採用する半導
体集積回路装置！！１において、内部共通バスライン４
を前記論理システムの外周に沿った半導体基板の主面に
配置する。この構成により、前記実施例Ｉの効果の他に
、前記論理システムの領域（ユニット５〜９の夫々の配
置領域）に対して実質的に独立した空領域に前記内部共
通バスライン４を配置できるので、前記内部共通バスラ
イン４の占有面積に相当する分、前記論理システムの実
装効率を向上できる。また、前記論理システムのユニッ
ト５〜９の夫々は前記内部共通バスライン４に実質的に
独立した領域に配置され、内部共通バスライン４の配置
に対してユニット５〜９の配置が制約されないので、論
理システムのユニット５〜９の夫々の配置の自由度を高
められる。

また、前記内部共通バスライン４に接続されるインター
フェイス回路３Ａを、前記内部共通バスライン４以外の
信号配線に接続されるインターフェイス回路３が配置さ
れる領域に配置する。つます、信号配線に接続されるイ
ンターフェイス回路３の配列りこ沿って、内部共通バス
ライン４に接続されるインターフェイス回路３Ａを配置
する。この構成により、前記内部共通バスラインに接続
されるインターフェイス回路３Ａの占有面積を縮小し、
このインターフェイス回路３Ａ及び前記それ以外の信号
配線に接続されるインターフェイス回路３の合計のイン
ターフェイス回路の占有面積を縮小できるので、論理シ
ステムの実装効率を向上できる。

また、前記インターフェイス回路３Ａは３として、イン
ターフェイス回路３は３Ａとして相互に使用できるので
、半導体集積回路袋＠１のユニット５〜９の配置の自由
度をさらに向上できる。

以上、本発明者によりなされた発明を前記実施例に基づ
き具体的に説明したが、本発明は、前記実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲において
、種々変更し得ることは勿論である。

例えば、本発明は、ＡＳＩＣにおいて、カスタム方式の
フルカスタム方式を採用する半導体集積回路装置、セミ
カスタム方式のゲートアレイ方式を採用する半導体集積
回路装置の夫々に適用できる。

また、本発明は、３層配線構造又はそれ以上の多層配線
構造を有する半導体集積回路装置に適用できる。

〔発明の効果〕

本願において開示された発明のうち、代表的なものの効
果を簡単に説明すれば、次のとおりである。

マイクロプロセッサモジュールを含むシステムを搭載し
た半導体集積回路装置において、回路の実装効率を向上
することができる。

マイクロプロセッサモジュールを含むシステムを搭載し
た半導体集積回路装置において、システムの動作速度の
高速化を図ることができる。

マイクロプロセッサモジュールを含むシステムを搭載し
た半導体集積回路装置において、外部デバイスの駆動能
力を増加することができる。

マイクロプロセッサモジュールを含むシステムを搭載し
た半導体集積回路装置において、回路の実装効率を向上
すると共に、外部デバイスの駆動能力を増加することが
できる。

前述の半導体集積回路装置を基板に実装する電子装置に
おいて、実装密度を向上することができる。

【図面の簡単な説明】

第１図は、本発明の実施例Ｉであるマイクロプロセッサ
ユニットを含むシステムを搭載した半導体集積回路装置
の基本概略構成を示すチップレイアウト図。 第２図は、前記半導体集積回路装置のインターフェイス
回路の等倍回路図、 第３図は、前記半導体集積回路装置をプリント配線板に
実装した際の簡略ブロック図、第４図は、本発明の実施
例■であるマイクロプロセッサユニットを含むシステム
を搭載した半導体集積回路装置の基本概略構成を示すチ
ップレイアウト図である。 図中、１・・・半導体集積回路装置、２，２Ａ・・・外
部端子、３，３Ａ・・・インターフェイス回路、４・・
・内部共通バスライン、５〜９・・・ユニットである。 第１図

Claims (1)

1. 【特許請求の範囲】 １、１つの半導体基板の主面にマイクロプロセッサユニ
   ット、メモリユニット等の複数のモジュールを含むシス
   テムが集積化され、このシステムの各モジュールがイン
   ターフェイス回路を介在させて外部端子に接続される半
   導体集積回路装置において、前記外部端子、インターフ
   ェイス回路の夫々が、前記モジュール間に共通の内部バ
   スラインを介在させて接続されることを特徴とする半導
   体集積回路装置。 ２、前記内部バスラインは前記半導体基板の中央部分に
   配置され、この内部バスラインの両側に沿った半導体基
   板の主面に前記システムの各モジュールが配置されたこ
   とを特徴とする請求項１に記載の半導体集積回路装置。 ３、前記内部バスラインは前記システムの外周に沿った
   半導体基板の主面に配置されたことを特徴とする請求項
   １に記載の半導体集積回路装置。 ４、前記内部バスラインに接続されるインターフェイス
   回路は前記内部バスライン以外の信号配線に接続される
   インターフェイス回路に比べて小さい占有面積で構成さ
   れることを特徴とする請求項１乃至請求項３に記載の夫
   々の半導体集積回路装置。 ５、前記内部バスラインに接続されるインターフェイス
   回路は、前記内部バスライン以外の信号配線に接続され
   るインターフェイス回路が配置される領域に配置される
   ことを特徴とする請求項４に記載の半導体集積回路装置
   。 ６、前記内部バスラインに接続されるインターフェイス
   回路は少なくともその出力段回路をバイポーラトランジ
   スタで構成することを特徴とする請求項１乃至請求項５
   に記載の夫々の半導体集積回路装置。 ７、前記システムの各モジュール、内部バスラインの夫
   々の配置は自動配置配線システムで行われることを特徴
   とする請求項１乃至請求項６に記載の夫々の半導体集積
   回路装置。