JPS60182151A - 機能する回路の電気的マトリツクスを構成する方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔利用分野〕 本発明は、集積回路の製造と使用に関するものである。

更に詳しくいえば、本発明は、半導体ウェハー基板上に
形成された機能的な集積回路のマツピングに関するもの
である。

〔従来技術〕

機能する回路と機能しない回路とのマトリックスを含ん
だウエノ１−上の機能する回路を相互に接続することに
よシ、回路の集積度を高くするいくつかの技術が開発さ
れている。「選択配線法」と呼ばれるそのような技術の
１つは、ウエノ・−上に形成された回路を個々に試験す
ることと、機能する回路をマツピングすることと、コン
ピュータ制御の下にその特定のウエノ・−のために独特
の金属相互接続部を形成することを含む。機能する回路
のみを相互に接続する独特の金属相互接続層を形成する
ために、マスクが用いられる。この技術の欠点として、
個々のウェハー用の特注マスクを製作する費用と、ウェ
ハーを完全に機能させなくする別の欠陥をひき起すこと
がある金属化工程を、後で行わなければならないことが
あげられる。その結果、それまでにかかった費用と、そ
の特定のウェハーにのみ使用できる特注マスクを作るた
めに費した努力とが無駄になる。

集積回路の集積度を高くする別の技術が、米国特許第４
　、１２２　、５４０号に開示されている。この技術は
、相互接続リードを有する個々の回路を作る工程と、相
互接続格子に沿って回路を配置する工程とよシ成る。個
々の回路は、回路の機能の有無に従って相互接続格子に
接続され、あるいは相互接続格子から切シ離される。「
選択配線法」とは対照的に、この技術は付加処理工程を
必要としない。

しかし、２つの材料層の上に直交する相互接続格子を設
けたければならない。すなわち、格子の水平リード線お
よび垂直リード線のために、少くとも２つの金属層また
は接続平面を必要とする。

〔問題点〕

前記米国特許に開示されている技術の別の欠点は、個々
の機能する回路の使用に限界が課されることである。そ
れらの回路は所定のやシ方で配線されるから、必要とす
る数よシ少い数の機能する回路しか格子線に沿って利用
できないものとすると、超ＬＳＩを完成できないことが
ある。たとえば、集積化された時に７２個の機能する回
路の９×８のマトリックスを生ずる１９６個の集積回路
の１４×１４マトリツクスにおいては請求められている
７２個の機能する回路が格子上のめられている場所に含
まれないことが起シ得る。す々わち、７２個の機能する
回路が、９×８のマトリックスを作れないように、分布
することがある。したがって、最終製品が９×８のマト
リックスを有しながら、動作する製品でないことがある
。

前記米国特許に開示されている技術は、必要とする数よ
シ大幅に多い機能する回路を必要とする。

たとえば、７２個の機能する回路の９×８のマトリック
スを形成するために１００個の機能する回路を必要とす
ることがある。その理由は、配線用格子を組付けること
と、その後の配線（試験後の）に融通性を欠くことであ
る。前記米国特許に開示されている技術は、機能する回
路を「無駄」にすることによシ、「選択配線法」におい
て必要とされていた後の金属化工程と、特注の金属マス
クとを使用する必要を無くしているのである。

前記米国特許に開示されている技術における別の問題は
、相互接続格子が存在する状態で個々の回路を試験する
ことが困難なことである。ある回路について得られる結
果を妨げることなしに、他の回路を適切に試験するため
には、相互接続格子を試験される回路から切シ離さなけ
ればならない。

その後のプログラミングの後では、相互接続格子は非常
に低いインピーダンスとならなければならない。

ウェハーレベルの集積のための別の技術が、米国特許第
４，０３８，６４８号明細書に開示されている。

との技術では、電気的ラッチを使用することによシ集積
回路素子の機能しないピットをバイパスする。その技術
では、集積回路素子が、４ワーアツプされるたびに、そ
れらのラッチをリセットする必要がある。その技術は、
一般的に実用性がなく、試験のために個々の回路が物理
的に分離されないという別の欠点も有する。

〔概要〕

本発明は、機能する集積回路の電気的に順序づけられた
マトリックスを半導体ウニノ・−上に組込むことができ
るように、回路をウニノー−レベルで集積化するもので
ある。選択配線技術とは異なって、各ウェハーに特注の
マトリックスを必要とすることはない。また、本発明で
は、個々の機能する回路に相互接続格子を最初から設け
ることもしない。したがって、個々の回路の試験は容易
に行える。更に、機能する回路マトリックスを作るため
に、機能する回路の行当シの１００分率（ｐｓｒａｅｎ
−ｔａｇｅ　−ｐｅｒ−ｒｏｗ）の要求がなく、また、
回路をノくワーアップする時に内部回路ラッチを再構成
する必要もない。

本発明の好適な実施例を、２Ｍピットメモリモジュール
の構成ブロックとしての１６にスタチックランダムアク
セスメモリで説明するが、本発明は、メモリ素子ま７’
Ｃは非メモリ素子として与えることができる。本発明の
好適な実施例においては、１２８個の記憶回路を有する
マトリックスが集積回路ウェハー基板上に８行×１６列
で配置され、ウニノ＼−当シ２Ｍビットすなわち２５６
バイトとなる。

各回路は、半導体ウニノ・一基板上に形成される。

各回路は、機能性について個々に試験される。その後で
、ウェハー上の全ての集積回路を相互に接続するために
、包括的な導電性格子がそのウニノ＼−上に形成される
。試験によシ機能しないことが認められた回路は、この
欠陥のある回路と導電性格子との間の接続を切シ離すこ
とによシ分離される。

各マトリックス行はいくつかの個々の回路を構成し、か
つ冗長デコーダを含む。それらの冗長デコーダは、余分
の機能回路を、ある物理的マ）　ＩＪソック行場所から
、欠陥のある回路を有する電気的マトリックス行場所へ
、再び割当てるようにプログ２ミングされる。このよう
にして完全に機能するマトリックス行が形成され、機能
回路のランダムな分布が秩序づけられて機能する回路の
マトリックスを構成する。冗長デコーダと関連する余分
な機能する回路を、主行デコーダと関連する回路に組合
わせることによシ、完全な行が構成される。各回路に対
して余分なビット位置配線を行い、その後で、回路が割
当てられている全てのビット位置を除いた部分の相互接
続を無くすことにより、個々の回路がある行のあるビッ
ト位置に配置される。

完全な機能する回路を作るために、部分的に機能する回
路が、他の部分的に機能する相補回路に組合わされる。

たとえば、ある回路の上半分と、他の回路の下半分が機
能するものとすると、それらの回路を電気的に組合わせ
て、１つの完全に機能する回路を作ることができる。と
れは、選択された回路が回路のその機能する部分に関連
するアドレスに一致するように、回路の各部分のアドレ
スを同じ回路選択信号に組合わせることにより行われる
。たとえば、ある回路の上半分が機能しておシ、その上
半分に対応するアドレスが完成された回路の回路選択信
号に組合わされる（論理積操作される）ものとすると、
完成された回路の上半分がアドレスされた時は、その上
半分の機能する部分のみが選択されることがある。同様
に、下半分に機能する部分を有し、その下半分に対応す
るアドレスを有する別のランダムな回路が、完成された
回路の同じ回路選択信号に組合わされる（論理積操作さ
れる）ものとすると、完成された回路の下半分がアドレ
スされた時には、下半分の機能する部分だけが選択され
ることがある。したがって、完成された回路の下半分が
アドレスされた時は、与えられたあるマトリックス場所
において完成された回路の上半分に電気的に割当てられ
た部分回路は、回路選択信号を無視する。そして、その
マトリックス場所に対して完成された回路の下半分を与
えるために、機能する下半分を有する他の回路にそのア
ドレスが組合わされる。同様に、他の半分もアドレスで
きる。

部分的に機能する回路を組合わせて１つの完全な回路を
構成することは、半分が機能する回路に限定されるもの
ではない。この技術を用いることによシ、それぞれ異な
る４分の１部分が機能する４つの回路を組合わせて１つ
の完全な回路を構成できる。その場合には、２つのアド
レスが回路選択信号に組合わされて部分回路選択を行う
。

したがって、機能する回路と、部分的に機能する回路と
、機能しない回路とを有する集積回路ウェハーから、最
高の歩留シを得るための方法が得られる。本発明に従っ
て形成されるウェハーの物理的な外観は、使用できる回
路と使用できない回路のつぎはぎ細工である。電気的に
は、本発明に従って形成されたウェハーは、同様な機能
を得るために作られた完全に機能する回路と区別するこ
とはできない。完全なシステムまたはサブシステムを集
積回路ウェハー上に形成して、ウェハーを切シ離す費用
と、個々の素子をパッケージする費用とを省いて、それ
から個々にパッケージされた回路を、プリント回路板上
のシステムまたはサプシステムに組合わせることができ
る。更に、相互接続に要する費用を大幅に減少でき、シ
ステムの物理的寸法を大幅に小さくでき、かつ、システ
ムの動作速度と信頼度とを大幅に向上できる。

〔実施例〕 以下、図面を参照して本発明の詳細な説明する。

集積回路が半導体ウニノ・−上に作られた時には、機能
する素子と、部分的に機能する素子と、機能しない素子
とが生ずる。したがって、第１図のウェハー１０につい
て示されているように、機能する回路と部分的に機能す
る回路とのランダムな物理的分布が作られる。本発明は
、第１図に仮想的なウェハー１２について示されている
ように、機能する回路の一様で容易にアクセスされる機
能素子を作るために、機能する回路と部分的に機能する
回路との系統的な分布すなわち電気的な分布を作るもの
である。したがって、本発明は、半導体ウェハー基板上
に形成された集積回路のマトリックスをマツプする技術
である。第１図において、１１ａで示すような黒四角お
よび１１ｂで示すような上の黒髪方形と下の黒髪方形と
の組合せは機能する素子のシンボルで６Ｌ１１ｃで示す
ような上の黒髪方形は部分的に機能する素子（Ａ＝０と
も表示する）のシンボルで＝ｌｌ、ｆｌｄで示すような
下の黒髪方形は部分的に機能する素子（とれはＡ＝１と
表わす）のシンボルでｓｂ、１１ｅのような無表示は機
能しない表示を示すものである。

第１図は、１１ＸＩ　１のマトリックスにされた機能す
る素子と、部分的に機能する素子と、機能しない素子と
を示すものである。ここで説明するマトリックスのサイ
ズは説明のためだけのものであシ、本発明を特定のマト
リックスサイズに限定するものと解してはならない。本
発明は任意の数のマトリックスサイズを用いて実施でき
、一様に類似する機能する種類の集積回路を構成でき、
または種々の機能する種類の集積回路の混合されたもの
とすることができる。

従来のメモリボードの部分的な簡略化したブロック図を
第２図に示す。図示のメモリボードは、本発明の詳細な
説明するためのものとして示すものである。しかし、本
発明は、機能する回路の歩留シを最高にするウェハーレ
ベル集積化を行うために、どのような集積回路素子にも
使用するものである。第１２図に示すメモリ１６のよう
なメモリは、１６にスタメツクランダムアクセスメモリ
である。典型的な１６ＫＸ１ビツト記憶素子は、次のよ
うなビン接続を必要とする。１４本のアドレス線と１本
のｖＤＤ線と、１本のＶＳｆｌ線と、１本の回路選択線
と、１本の明、込イネーブル線と、１本のデータ入力線
と、１本のデータ出力線とが必要で、すなわち、全部で
２０個所の接続が行われる。一般に、プリント回路板に
は、２Ｍピットすなわち２５６にバイトのアドレス可能
々メモリスペースを構成する１２８個のそのよう外素子
が、８×１６のマトリックス第２図に示すように配置さ
れる。

ここで説明しているメモリボードにおいては、２０個所
の接続部のうちの１７個所が、第２図にバス１４で示さ
れているように、全部で１２８個の素子に並列に設けら
れる。各マトリックス列は、入力線Ｉ、〜Ｉ８と出力線
０．−０８を含む。各マトリックス行は、回路選択線Ｃ
８１〜Ｃ８１６を含む。

回路選択がデコーダ回路２２によシ制御される。

したがって、メモリチップ１６〜２１の任意の行のアク
セスは、アドレスおよび回路選択情報の関数である。

バイト（ここで説明している実施例においては８ビツト
）がアクセスされると、与えられた行に対応するチップ
選択線が作動させられる。希望の内部ビット位置がアド
レス信号によシ選択される。

プリント回路板のような従来の例においては、メモリマ
トリックスを相互に接続する水平線と垂直線が、プリン
ト回路板に付着された種々の金属層によ多形成される。

プリント回路板上の全ての回路は予め試験されているか
ら、機能しない回路から接続を切シ換える必要はない。

本発明は半導体ウェハー基板上の集積回路のマトリック
スを相互に接続するものである。ウニノ１−上にいくつ
かの集積回路が形成されるが、相互接続格子は無い。

本発明においては、個々の回路の機能性、すなわち、回
路が機能するか否か、が試験される。機能する回路と、
部分的に機能する回路と、機能しない回路とがマツプさ
れる。その後で、相互接続格子を設けるために金属層が
ウェハー基板上に形成される。相互接続格子は、ガス付
着、スパッタリング、Ｘ線リトグラフィ、電子ビームリ
トグラフィを含む任意の公知技術によ多形成できる。機
能しない回路は、第３図に示すように格子から分離され
る。

第３図には、接続パッド２５と試験パッド２６を含めて
相互接続格子の１本の線２４が示されている。試験パッ
ド２６は集積回路２７に結合される。相互接続格子を形
成する前に、各素子を試験できるように、各素子は他の
回路から電気的に完全に分離される。試験パッド２６は
、試験プローブを接続するのに便利な点である。１個の
試験バンド２６が一例として示されている。好適な実施
例では、実際には、２０個の試験パッド２６が集積回路
２７に結合されるが、簡単にするためにただ１個の試験
パッド（およびただ１本のそのような相互接続格子線）
が示されている。

相互接続格子と集積回路２７の間に、ヒユーズ２８で構
成されたリンクが存在する。そのヒユーズは、ポリシリ
コンヒユーズまたは金属ヒユーズのような任意の種類の
公知の集積回路用ヒユーズを使用できる。それらのヒユ
ーズは、最初は非導電性とし、レーザ光を照射する、ま
たは受動電流を流すというような公知の任意の技術によ
シ、導電性とすることができ、あるいは、２つの半導体
層をレーザによＪｌ［続させることができる。そのよう
な応用では工程は逆にされる。すなわち、機能する回路
および部分的に機能する回路は接続され、機能しない回
路は放置される。ここで説明している実施例においては
、集積回路２７が機能し表い回路であるとすると、なる
べく相互接続格子の形成前に、レーザ光または大きな電
流のような任意の公知技術によシヒューズ２８をとばす
。このようにして機能しない回路が相互接続格子から完
全に分離され、回路マトリックスの性能に悪影響を及ば
ず、すなわち性能を低下させることはない。第４＆図に
示す例においては、機能しない回路のヒユーズを適切に
とばすことによシ、そのような接続の全てが切シ離され
ていることが示されている。電子ビーム技術によ多形成
された相互接続格子を有する素子においては、接続は機
能する回路と部分的に機能する回路に対してのみ行われ
、ヒユーズは使用され々い。

一例として、接続パッド２５を試験パッド２６に結合す
る１個のヒユーズ２Ｂが示されている。

実際には、抵抗値を低くシ、電流容量を大きくするため
に、各点たとえば電流を伝えるパッドＶＳ８とＶＤＤに
１個のヒユーズまたはヒユーズ群を設けることができる
。機能しない素子が相互接続格子から無くされると、ラ
ンダムに分布されている機能する素子と部分的に機能す
る素子がマツプされて仮想マトリックスを形成する。

機能する素子の物理的分布の電子的識別は、回路選択線
と入力線／出力線を系統的に割嶺てることによシ行われ
る。回路選択線の制御は、ウェハー基板上に形成されて
いる独立した集積回路の関数とたる。そのような集積回
路はデコーダである。

２５６にバイトメモリボードにおいては、回路選択素子
は、４つの入力と１６個の出力を与える。各線は、８個
またはそれ以上の回路の行に接続するように配置される
。

回路選択線およびデコーダの配置が第４ａ図にブロック
図で示されている。この例では、１行に回路４４と５２
を含めて１１個の回路が配置される。回路選択線Ｃ８１
に加えて、１本またはそれ以上の冗長選択線が、行に沿
う回路に結合される。

したがって、回路選択装置３０は、主回路選択デコーダ
３１と、２個の冗長回路選択デコーダ３２゜３３とを含
む。それらの回路選択デコーダは、回路選択１ｃｓ１　
、　ＲＣ８１、ＲＣ８１’を与えル。ソれらの回路選択
線Ｃ８１、ＲＣ８１、ＲＣ８１’は、線３４，３５゜３
６にそれぞれ対応する。

各回路ごとに、各選択線に対応する格子接続パッドが存
在する。したがって、回路４４はパッド３１〜３９を含
み、回路５２はパッド４５〜４７を含む。各パッドは、
含んでいるそれぞれの選択線を、相互接続ヒユーズによ
シ回路試験パッドヘ結合する。回路４４の場合には、試
験パッド４３がヒユーズ４０〜４２によシパッド３７〜
３９に結合され、一方、回路５２の場合には、試験パッ
ド５１がヒユーズ４８〜５０によシパッド４５〜４７に
結合される。ところで第４ａ図に示す例においては、欠
陥のある回路の場合に回路選択線が相互接続格子から全
て分離されるととを示すために、回路５２には欠陥状態
を割当てている。

回路４４には、回路選択線のうちの任意の２本の線のた
めのヒユーズをとばすことによシ、残シの１本の回路選
択線が割当てられる。このようにして、欠陥のあるデコ
ーダ３１〜３３を無くすことができ、または他の割当て
られていない機能する回路と部分的に機能する回路を別
の行の回路選択線へマツプできる。

１行に１１個の回路を有するマトリックスの例において
は、回路４４が機能する回路であると仮定する。ヒユー
ズ４１．４２がとばされて、回路選択線３５．３６と回
路４４の間の双方の接続も切シ離される。１１個の回路
を含む行には２つの可能性が存在する。

（１）行中に８個またはそれ以下の機能する回路が存在
し得る。

（２）行中に９個以上の機能する回路が存在し得る。

行中に８個またはそれ以下の機能する回路が存在するも
のとすると、ヒユーズがとばされるから、その行中のど
の回路へも、冗長回路選択デコーダ３５．３６は接続さ
れない。行中に９個以上の機能する回路が存在する時は
、冗長回路選択線３５゜３６の一方が付加的に機能する
回路へ接続される。

回路４４がその行における付加的に機能する回路である
とすると、ヒユーズ４０と、ヒユーズ４１゜４２のうち
の一方とがとばされる。

ここで説明している例において、ただ５個の機能する回
路を有する回路性（たとえば行３）が作られておシ、行
１が１１個の機能する回路を有するものと仮定する。行
３の主回路選択線は、行１の３つの機能する付加的な回
路に結合される。行１における付加的な線のデコーダは
予備のデコーダであるから、そのデコーダを、行３の主
回路選択デコーダが同じアドレスを有するようにプログ
ラムできる。したがって、行３が選択される時は、行３
の主回路選択線と、行１の回路選択線のうちの１本とが
常に作動させられる。その結果として、８個の機能する
回路（そのうちの３個は行１から、残シの５個は行３か
ら）が選択される。

冗長デコーダプログラミング回路の簡略化した回路図を
第４ｂ図に示す。電流源トランジスタＱ１が選択バスに
電力を供給する。回路選択装置へ与えられた各種の入力
アドレス（Ａ／Ａ／Ｂ／Ｂ　）に従って、一連のアドレ
ストランジスタＱ２〜Ｑ５が動作できる。各トランジス
タは、対応するヒユーズ５４〜５７を有する。ある特定
の回路選択線に対応するある特定の希望のアドレスに、
デコーダをプログラムするために、その希望のアドレス
に対応しないトランジスタのヒユーズはとばされ、その
希望のアドレスに対応するトランジスタのヒユーズはと
ばされない。その結果として、適切なアドレスがデコー
ダに与えられた時に、回路選択線が作動させられる。簡
単にするために、第４ｂ図には、２つのアドレスと、そ
れらのアドレスの相補アドレスとを有する四者択−デコ
ーダが示されている。実際には、デコーダは、もつと多
くのアドレスと、もつと多くのトランジスタが存在する
。

必要ではないが、各行中のどの回路が機能しているかを
決定するために、ヒユーズがとばされる前にウェハー全
体を試験すると有利である。ここで説明している例にお
いて、行１が必要な８個の機能する回路の他に、２個の
機能する付加回路を有するものと（機能する回路は全部
で１０個）、行３の５個の機能する回路にそれら２個の
機能する付加回路を使用でき、または６個の機能する回
路を有するある別の行に使用できる。

本発明のこの面の融通性には、２つの行が全部で８個の
機能する回路を含まないような状況を含む。すなわち、
行３は５個の機能する回路を有することができ、行１は
２個の余分の機能する回路を有することができる。これ
によシ全部で７個の機能する回路が得られる。第３の行
としては１つの機能する付加回路を有するものを見出す
ことができる。その第３の行（たとえば行９）は、行３
と同様にしてプログラムされる。したがって、行１と、
行３と、行９との３つの行は、同じ時刻に作動させられ
て８個の機能する素子を有する行を構成する。

本発明のこの面の極限は、１つの機能する付加回路を有
する（すなわち、機能する回路を合計９つ有する）か、
１つの正規の機能する回路を有するか、または両者の組
合わせのいずれかである最大限８つの行を用いることで
ある。

このようにして最大数の回路が用いられて歩留シを高く
し、効果的なウニノ・−集積化を可能にする。

第２図に示す作来の装置においては、１４本のアドレス
線と、２本の電源線と、１本の書込みイネーブル線とが
、装置内の全ての素子の間で共用されていることが示さ
れている。ウェハーレベル集積化においては、それらの
線を再び割当てる必要はなく、むしろ機能しない回路か
らそれらの線を切シ離すことだけである。第４＆図およ
び第４ｂ図を参照して行った説明は、半導体基板上に形
成されて、機能する回路と、部分的に機能する回路と、
機能しない回路とを含んでいる一連のランダムに分布さ
れている回路から、系統的に分布された機能する回路の
組立性に回路選択線を割当てることに関するものである
。ランダムな分布が、回路選択線を割当てることによシ
整列させられると、選択されかつアドレスされた回路に
対するアクセスが、適切な点において与えられるように
、適切な列に入力線と出力線を割当てなければならない
。

この説明は、回路選択線を最初に割当て、その後で出力
線を割当てるものであるが、それらの線は任意のｊ−序
で割当てることができ、または同時に割当てることがで
きることを理解すべきである。

メモリ回路においては、各メモリアクセス中に、８ビツ
トを並列に入力または出力することが望ましい。前記の
ように回路選択線によ！ｌ１８個の回路が作動させられ
ると、適切な順序で出力が得られ、または入力が受けら
れる。これを行うために、ウェハー基板上で各回路性に
涜って８本の並列接続線が設けられる。

第５図には、行１のための８本の線の分岐と、行２のた
めの８本の線の分岐を含む出力バスＯ１〜Ｏｓ　（また
は入力バスＩｌ〜Ｉｓ）が示されている。そのような分
岐は、マトリックス中の各行ごとに設けられる。メモリ
装置のこの例においては、そのような行が、８行設けら
れる。一連の格子接続パッド５９〜６６において回路７
６に結合されている行バス５８が示されている。それら
の格子接続パッド５９〜６６は、複数の対応するヒユー
ズ６７〜７４によシ、試験バッド７５に結合される。回
路７６が機能しないとすると、８個のヒユーズ６７〜７
４の全部がとばされて、回路Ｔ６を入力バスまたは出力
バス５８から分離する。

第１の行に沿って進んでいくうちに第１の機能する回路
が見つかると、ヒユーズ６８〜７４が常にとげされて、
ピット位置１のためにヒユーズ６７によシ接続が行われ
る。次の機能する回路が見つかると、ヒユーズ６７と６
９〜７４がとばされて、ピット位置２のための接続がヒ
ユーズ６８によシ行われ、以下同様にしてヒユーズの切
断と、機能する回路への接続が行われる。このようにし
て、４番目の機能する回路が見つかると、４番目のピッ
ト位置に対応する４番目のヒユーズ（７０）を除く全て
の出力ヒユーズがとばされる。

ある特定の行に対する全ての機能する回路は、必ずしも
その特定の行中にない。回路選択線についての例におい
て先に説明したように、それらの回路は最大８つの行ま
での任意の数の行から集めることができる。行１が３つ
の機能する付加回路を有し、行３が全部で５つの機能す
る回路を有するものと仮定すると、行１の３つの機能す
る付加回路がバス５８の初めの３本の出力線に接続され
、行３の５つの回路がバス５８の次の５本の出力線に接
続される。したがって、ウェハー基板上の機能する回路
の実際の物理的場所とは無関係に、選択された行の８つ
のピット位置に対する８つの選択された回路によシ８つ
の出力が常に与えられる。

ある状況においては、部分的に機能する回路を作ること
ができる。その部分的に機能する回路は、機能する回路
の上部、下部、左側部分、または右側部分のことがＦム
その他は機能しない回路である。部分的に機能する回路
は、アドレス線たとえばアドレスｇＡ上のアドレスに応
答するようにプログラムされる。アドレス線は、対応す
るビット位置が選択された時に、対応する行のための回
路選択線と協働して、その特定の回路に応答するように
プログラムされる。第６図は、部分的に機能する回路を
対として割当てて完全な機能する回路を形成する本発明
の実施例の概略回路図を示す。

第６ａ図においては、ある回路の上部または下部（また
は左側部分あるいは右側部分）に対応する回路の回路部
分に対して割当てが行われる。ある回路の上部の（部分
的に機能する）部分が見出された時はアドレスＡは真（
「１」）であり、ある回路の下部の（部分的に機能する
）部分が見出された時はアドレスＡは偽（ｒＯＪ　）で
ある。適切なヒユーズをとばすことによシ回路はプログ
ラムされる。回路が完全に機能する時は、ヒユーズＦ１
とＦ４がとばされるか、またはＦｌとＦ３がとげされる
だけである。部分的に機能する回路において、アドレス
Ａを真にするものとすると、ヒユーズＦ２とＦ３がとば
される。部分的に機能する回路において、アドレスＡを
偽にするものとすると、ヒユーズＦ２とＦ４がとばされ
る。

アドレスＡはヒユーズＦ４を介してアンドゲート７８に
結合され、そこでその行のだめの回路選択信号と論理積
操作されて、その回路の部分的に機能する部分のための
回路信号を発生する。アドレスＡはインバータ７Ｔとヒ
ユーズＦ３を介してアントゲ−）７８へも与えられて、
回路選択信号と論理積操作され、その回路の部分的に機
能する部分のための回路信号を発生することもできる。

たとえば、アドレスＡが真であるという条件の下である
特定の回路を作動させるために、アドレス線が回路選択
線とともにプログラムされ、その回路のこの部分がある
特定のビット位置のだめのＩ１０線、たとえば線４に接
続されると仮定する。

そうすると、アドレスＡが偽である機能する部分を有す
る次の部分的に機能する回路が見出されると、それは、
アドレスＡが偽の時に選択されるようにプログラムされ
る。第２の部分的に機能する回路も、同じＩ１０線すな
わち線４に接続される。

したがって、アドレスＡが真の時は、第１の回路が選択
されてその回路の半分として使用され、アドレスＡが偽
の時は第２の回路が選択されてその回路の他の半分とし
て使用される。

２つの部分的に機能する回路が７個の完全に機能する回
路に用いられるものとすると、全部で９個の回路から８
個の機能する回路が得られる。本発明によシ、１６個の
半分機能する回路で、回路の完全な行を形成することが
可能である。その場合には、ある特定の行のための回路
選択線が、１６個の部分的に機能する回路の全部に接続
される。

それらの回路の半分は真であるアドレスＡを有するよう
にプログラムされ、残シの半分が偽であるアドレスＡを
有するようにプログラムされる。８本の各Ｉ１０線の一
方が２つの部分的に機能する回路に接続されるように、
８本のＩ１０線が接続される。その２つの部分的に機能
する回路のうち、一方はアドレスＡが真の回路で、他方
はアドレスＡ−が偽である回路である。

第６ｂ図および第６ｃ図は、部分的なアドレスをプログ
ラミングするだめの本発明の別の実施例を示すものであ
る。第６ｂ図に示す実施例は、回路を選択する時に回路
選択ハイである回路についての実施例を表す。この実施
例は、部分的なアドレスを関連する回路に割当てるため
に、ヒユーズＦ１’ＪたはＦ２’をとばすことを要する
。すなわち、完全に機能する場合にはヒユーズをとばす
必要がなく、部分的に機能する場合でアドレスＡ＝１な
らヒユーズＦ１′をとばし、アドレスＡ＝０ならヒユー
ズＦ２’を、それぞれとばす必要がある。第６゜図に示
す実施例では、回路を選択する時に回路選択ロウである
実施例を表す。この実施例は、第６ｂ図に示す実施例よ
シも少い機能する部品ですむが、完全に機能する回路が
アドレスされる時にはヒユーズＦ１″およびＦ２“をと
ばす付加工程を必要とする。すなわち、完全に機能する
場合にはヒユーズＦ１’、Ｆ２“の双方をとばす必要が
あシ、部分的に機能する場合でアドレスＡ＝１ならヒユ
ーズＦ１″をとばし、アドレスＡ＝ＯならヒユーズＦ２
“を、それぞれとばす必要がある。

欠陥のある行と欠陥のある列の少くとも一方を交換する
ために、各回路内で公知の冗長技術を使用できる。ウェ
ハー上の回路行を予備の回路行で同様に置き換えること
ができる。たとえば、それぞれ８個６機能する回路を含
んでいる１つまたはそれ以上の予備行をウェハー上に残
すことができる。それらの累子は、それらに組合わされ
ているデコーダをプログラミングするととなしには、予
備回路選択線を用いて選択されない。相互接続格子の形
成後（たとえば、第２の金属化工程中）に、ある行に欠
陥があることが見出されたとすると、その行をウェハー
上の予備行と交換できる。

この技術によυ次のような４種類の冗長特性が得られる
。

１）回路内の冗長性 ２）回路割当て冗長性 ３）部分的な割当て冗長性 ４）行冗長性 回路内の冗長性は、相互接続格子がウニノ・−上に形成
される前に、公知の技術によシ設けることができる（工
程１）。回路割当ての冗長性と部分的に機能する回路の
割当ての冗長性は、相互接続格子がウェハー上に形成さ
れる前または後で、本発明に従って設けることができる
（工程２，３）。

行冗長性は、相互接続格子がウニノ・−上に形成された
後に、本発明に従って設けることができる（工程４）。

技術のこの組合わせを用いて、ウニノ・−上の作動ピッ
トの製造歩留シを最高にできる。

先行技術においては、部分的に機能する製品は、組立コ
ストが極めて高くつくために、組立てられない。その組
立コストは、部分的に機能する製品の組立によシ製造さ
れた製品の販売によシ得られる収入によシ償われるもの
ではないのが普通である。本発明に含まれている手法を
用いることによシ、部分的に機能する製品をウニノ蔦−
レベル集積化にて容易に使用できるから、従来廃棄され
ていた製品が使用でき、従って利益が得られる。

本発明は、基板上に形成された別々のデコーダ回路を用
いることによシ、ウェハー上に回路選択信号を発生する
。後で説明するように、各回路内で回路選択信号を発生
するために、回路選択アドレスを全ての回路へ送ること
も可能である。別々の回路において回路選択信号が発生
されると、回路選択デコーダは必ず機能するものでなけ
ればならず、そうでなければ、ウェハー全体が使用でき
ない。回路選択デコーダを必ず機能するようにするため
に、相互接続格子の形成中に、１個以上の回路選択デコ
ーダが、ウェハー上に集積化され、配線される。デコー
ダを試験した結果、そのデコーダが欠陥デコーダである
ことが判明すると、前記のように、そのデコーダに関連
するヒユーズをとばすことによシ、そのデコーダは相互
接続格子から切シ離される。

第７図は、ヒユーズ８７〜８９を介して回路選択線接続
パッド９０〜９２に結合されているデコーダ回路Ｄ１〜
Ｄ３（８４〜８６）を示すそのような回路装置のブロッ
ク図である。欠陥のある回路選択デコーダを相互接続格
子から切シ離すために、関連するヒユーズがとばされて
回路を分離する。デコーダＤ１が機能し、デコーダＤ２
．Ｄ３が機能しないとすると、ヒユーズ８８と８９とを
とばすことによシ、デコーダＤ２．Ｄ３が除去される。

ここで説明している実施例においては、ウェハー基板上
に形成される回路は、２０個所の接続部を有すると仮定
している。したがって、２０個所の接続部を有するプロ
ーブを用いて試験が行われる。回路選択デコーダは、２
０個所より多少多い接続部を有する。その理由は付加性
を備えているからである。希望のマトリックスを得るた
めに必要とする数取上の行が設けられることを理解すべ
きである。たとえば、１６行のマトリックスを得るため
に６４行を設けることができる。

全ての動作を試験せねばならない。回路選択デコーダの
試験を行う様子が、第８図にブロック図で示されている
。第８図において、デコーダ９３は、シフトレジスタ９
４を含む。このシフトレジスタは、デコ、−ダ９３の出
力端子に接続される。

一連の試験ベクトルが回路選択デコーダの入力端子へ与
えられ、それらの試験ベクトルに従って発生された出力
が、線Ｃ８１〜ｃｓＮを介してシフトレジスタ９４へ与
えられ、出力ビツト形式を発生する。シフトレジスタ９
４からの出力が、デコーダ９３へ、与えられた試験ベク
トルに一致したとすると、回路選択デコーダは機能する
素子であると判定される。試験が終った後で、ここで説
明している技術、すなわち、適切なヒユーズをとばすこ
とによシ、シフトレジスタ９４は回路選択デコーダから
分離される。

第４図を参照して行った説明には、冗長回路選択線を、
それを割当てられていない機能する回路へ割当てて、機
能する行を形成することを含むものである。機能する回
路へ回路選択線を割当てる別の方法が第９図にブロック
図で示されている。

機能する回路７Ｂが試験パッド８３を含む。この試験パ
ッドは、線パッド７９．８０においてヒユーズ８１．８
２によシ、１６本の回路選択線ｃｓ１−Ｃ８１６に結合
される。機能する回路７８をある特定の回路選択線に割
当てて行を形成するために、その１本の線に関連するヒ
ユーズ以外の全てのヒユーズがとばされる。このように
して、マトリックス中の任意の点に配置されている回路
を、それの物理的な場所を顧慮することなしに任意の行
に割当てることができる。

系統的な回路マトリックスを構成するために、ランダム
に分布されている回路の電気的な再構成法が、第１０図
にブロック回路図で示されている。

回路選択デコーダ９５は、一連の回路を動作させるよう
に配置された回路選択線Ｃ８１〜Ｃ８ｎを含む。

第１の行は回路１００〜１０９を含む。第１０図に示す
例は、第１の行に１０個の機能する回路を示すから、初
めの８個の回路１００〜１０１は線Ｃ８ｉ　（９７）に
結合されているのが示されている。その線ｓｃ１は行１
のための回路選択線である。したがって、ヒユーズ１２
２，１２４，１２６，１２８，１３０，１３２，１３４
゜１３６はそのまま残る。機能する回路を冗長回路選択
線ＲＣ８１（９６）に結合するヒユーズはとばされる。

すなわち、ヒユーズ１２３　、１２５　、１２７　、１
２９　。

１３１　、１３３　、１３５　、１３７がとばされる。

行１のための入力線と出力線が、入力−出力バス２００
ヘピット位置順に割当てられる。したがって、行１を構
成する回路１００〜１０７に対して、対応するビット位
置ヒユーズ１５８〜１６５がそのｉｔ示されている。各
回路１００〜１１７は、８本の入力線と８本の出力線と
を含む。割当てられたピット位置を除き、対応する入力
バイトまたは出力バイト中の全てのビット位置に対する
接続部がそれらの位置に対する対応するヒユーズをとば
すことによシ無くされているから、それらの入力線と出
力線のだめのヒユーズは示していない。たとえば、ヒユ
ーズ１５８が回路１００を行１のピット位置１、バス２
００の入力線（または出力線）に結合し、ヒユーズ１５
９が回路１０１を行１のピット位置１、バス２００の入
力線（または出力線）に結合する、等である。

回路１０８　、１０９は、行１における完全に機能する
余分の回路である。それらの回路は、ヒユーズ１３８　
、１４０をとばすことによシ、回路選択線Ｃ８１から分
離される。行１のだめの冗長回路選択線（ＲＣ８［）が
、ヒユーズ１３９　、１４１によ多回路１０８゜１０９
に結合される。また、冗長回路選択線ＲＣ８１は、回路
選択線Ｃ８２と冗長回路選択線ＲＣ８１の間の物理的な
接続によっては回路選択線Ｃ８２へ結合されない。回路
選択線Ｃ８２をアドレッシングする時に、冗長回路選択
線ＲＣ８１をもアドレッシングする好適な方法は、前記
のように、回路選択線Ｃ８２のアドレスに応答するよう
に冗長回路選択線ＲＣ８１をプログラミングすることを
含む。したがって、回路１０８　、１０９は行２の初め
の２−″）の回路となる。

回路１０８　、１０９の入力線と出力線の接続部は、ヒ
ユーズ１６６　、１６７をそれぞれ介してビット位置順
に接続される。回路１０８　、１０９は、行２のための
初めの２つのピット位置を与える。行２は、回路１１０
〜１１７を含んでいるのが第１０図に示されている。こ
とで説明している実施例においては、回路１１０　、１
１１　、１１３　、１１４　、１１６　、１１７は、完
全に機能する回路として示されている。回路１１２゜１
１５は部分的に機能する回路として示されている。

それらの回路は、回路１０８　、１０９に加えて６個の
回路がまとめられて、８個の機能する回路を含む完全な
行を形成するまで、回路選択線Ｃ８２に割当てられる。

それら６個の回路は、行１の２個の余分の機能する回路
で始まる行を完結する。ヒユーズ１４２〜１５５に関連
する回路を回路選択線Ｃ８２に接続するための必要に応
じて、それらのヒユーズはそのまま残され、ま、たはと
ばされる。同様に、入力線ヒユーズと出力線ヒユーズ１
６８〜１７４は対応するビット位置ヒユーズを表す。そ
れらのヒユーズによシ回路は行２のための入力−出力接
続を行うためにそれぞれの正しいビット位置に割当てら
れる。

回路１１２と１１５は部分的に機能する回路である。

したがって、選択線Ｃ８２は、各回路内のアントゲ−）
　１１９　、１２０に結合される。回路の対応する部分
が要求された時にアンドゲートを介してアドレス信号が
結合されて、回路１１２　、１１５の動作をイネーブル
にする。アンドゲート１１９　、１２０の動作は、第６
図に示すアンドゲートの動作に類似し、各回路において
プログラムできる。したがって、ある回路の下半分をア
ドレスするものとすると回路１１２が選択され、その回
路の上半分をアドレスす不ものとすると回路１１５が選
択される。

協働する部分的に機能する回路のうちの任意の１つの回
路の選択は、アドレスプログラミングの関数となる。回
路１１２　、１１５の入力線と出力線は組合わされて、
適切なビット位置に回路の入力と回路の出力を与える。

ここで説明している実施例においては、協働する部分的
に機能する回路の入力線および出力線は、回路を共通ビ
ット位置に割当てることによシー緒に結合される。これ
は、適切なヒユーズをとばし、対応するビット位置のヒ
ユーズをそのまま残すことによシ行われる。部分的に機
能する回路は共通ビット位置を共有し、回路の入力線と
出力線は機能する全部の回路の適切な選択された部分へ
向けられる。

回路１０８〜１１６からの入力線と出力線は、並列に組
合わされて８ビツト人カバスと８ビツト出力パスを構成
する。残シの機能する回路１１７がヒユーズ１５７を介
して冗長回路選択線ＲＣ８２に結合される。その冗長回
路選択線ＲＣ８２は、回路選択線Ｃ８３のアドレスと同
じアドレスを有するようにプログラムされる。機能する
回路１１７はヒユーズ１７５を介して行３のだめの第１
のビット位置に割当てられる。行３における機能する回
路（図示せず）は、その後でビット位置順に割当てられ
て行を完成する。

前記のように、回路選択アドレスを全ての回路へ送るこ
とができ、関与しない選択アドレスデコーダを各回路に
与えて、特定の回路に合わせられた回路選択信号を発生
する。そのような回路装置が、第１１図に回路図で示さ
れている。この回路装置においては、回路２０１　、２
０２　、２１１を含む回路マトリックスが、選択アドレ
スバス２０７と入力および出力バス２０８とによシ、相
互に接続される。

各回路は、プログラム可能なデコーダ部２０３，２０５
゜２０９をそれぞれ有し、かつ機能する部分２０４，２
０６゜２１０をそれぞれ有する。プログラム可能なデコ
ーダ２０３　、２０５　、２０９は前記したヒユーズを
含む。

それらのヒユーズは製造中に容易にとばされて、関連す
る機能する回路を、ビット配置またはバイト配置で割当
てる。

たとえば、１２８個の機能する回路を含む半導体ウェハ
ー基板上には、回路を１２８Ｘ１のマトリックス（ビッ
ト編成された）、または６４Ｘ２゜３２Ｘ４．１６Ｘ８
、あるいは８×１６のマトリックス（バイト編成された
）として配置できる。

そのような配置によシ融通性が与えられ、本発明を任意
の数の回路応用に使用できるようにする。

各半導体ウェハーがバイト中の１ビツトのためのメモリ
を与える大きなメモリアレイを必要とする用途において
は、ビット編成された配置が最も有用である。マイクロ
コンピュータのような内蔵装置用の全バイトメモリをウ
ェハーが与えることができる一部小さいメモリ用途にお
いては、バイト編成された配置が最も有用である。

第１表は、ビットＮＭ成された用途における関与してい
ない選択アドレスデコーダのプログラミング例を示すも
のである。第１１図に示す例においては、７本の選択ア
ドレスデコーダ線が、関与していない各選択アドレスデ
コーダへ与えられる。

使用される選択アドレスデコーダ線の実際の数は、アド
レスできる機能する回路の数を決定する。それらのデコ
ーダ中のヒユーズは、そのｔ−を残すこともできれば、
第１表に示すようにアドレスを割尚てるためにとばすこ
ともできる。したがって、アドレス「ＯＯＯ００００ｊ
が受けられると、半導体ウェハー基板上の個々の回路は
、独自にアドレスされる。半導体ウェハー基板上の全て
の回路のための入力線と出力線は、共通ビット位置に一
緒に結合される。この構成は、ウェハーが組込ま第１表 関与しない選択アドレスデコーダ ビット編成された回路から編成されたビットれている素
子が、適切なビット位置を割当てることができるように
設けられる。任意の１本のＩ１０線を接続したままとし
、残シの７本を切シ離すことができることに注意すべき
である。それら７本の線は、入力パッドと出力パッドに
対する負荷を最小にするためにのみ切シ離される。それ
ら７本の線を接続した−ままとしても回路の機能性は損
われないが、回路の性能は低下する。

第２表は、ビット編成された個々の回路を用いて、本発
明のバイト編成された用途に対する関与しない選択され
たアドレスデコーダドレッシング手法を示すものである
。したがって、各選択アドレスのための８ピツト出力を
与えるために、この例では、８個の回路よ構成る機能す
る回路の群中の機能する各回路内に、ヒユーズはそのま
ま残され、またはとばされる。したがって、第１のアド
レスｒ０００００００ｊが、８個の機能する回路に結合
される。８ビツトバイトを与えるために、機能する回路
の入力線と出力線が、各種のビット位置に結合される。

同様に、半導体ウェハー基板上の次の８個の回路がビッ
ト位置順に配置され、第２表 関与しない選択アドレスデコーダ ビット編成された回路から編成されたバイト選択パスに
沿って与えられた次のアドレスに応答するようにプログ
ラムされる。この場合には、初めの４つのアドレス−だ
けが用いられ、後の３つのアドレスは無視され、または
ウェハー選択信号用途に使用できる。

第３表は、バ・イト編成された個々の回路を用いて、本
発明のバイト編成された用途に対する関与しない選択さ
れたアドレスデコーダアドレッシング手法を示すもので
おる。その場合には、アドレッシング手法は、全てのＩ
１０線が、各機能する回路に接続されて、七対の線を切
シ離す必要を無くすことを除き、第１表に示すアドレッ
シング手法に類似する。バイト編成された回路が用いら
れる場合には、各回路に八対のＩ１０パッドと八対の接
続パッドが設けられる。それらのパッドは第５図に示す
パッドに類似する。したがって、第５図に示すヒユーズ
６７〜７４は、各回路の８個の試験パッド（第５図のパ
ッド７５に類似する）に接続第３表 関与しない選択アドレスデコーダ バイト編成された回路から編成されたバイトされる。ビ
ット編成された用途には、バイト編成された個々の回路
を使用することは適当ではないが、完全なバイトを読出
し、または書込むために８個の回路ではなくてただ１つ
の回路を選択することを必要とすることが有利である。

本発明は、長い間求められていたウェハーレベル集積化
という目的を達成するだめの技術を提供するものである
。以上の説明は、スタチックメモリ装置についてのもの
であるが、本発明の技術は、ＲＡＭ、　ＲＯＭ、　ＰＲ
ＯＭ、　ＥＰＲＯＭ、　Ｅ”ＦＲＯＭを含むＮＭＯ８゜
ＣＭＯ８，ＣＣＤのようなバイポーラメモリのような装
置と、半導体ウェハー基板上に形成された回路が非常に
類似する諸機能を与える、メモリ以外の装置との組合わ
せのために使用するものである。

たとえば、多ビツトマイクロプロセッサを得るために何
個かの１ビツトマイクロプロセツサを本発明に従って作
ることができる。したがって、本発明は、製造歩留シを
向上させるばかりでなく、信頼度をも向上させるもので
ある。プリント回路板を無くすことによシ組立コストと
製造コストも低減される。

【図面の簡単な説明】

第１図は完全に機能する回路と部分的に機能する回路の
物理的な（ランダムな）分布と、機能する回路の電気的
な（系統的な）分布を示す半導体ウェハーの略図、第２
図は従来のランダムアクセスメモリのブロック略図、第
３図は相互接続格子の１本の線と、本発明に従うヒユー
ズ相互接続とを示す略図、第４ａ図および第４ｂ図は正
常な回路選択線と冗長回路選択線およびそれらの回路選
択線を接続するヒユーズを示す回路図、第５図は入力線
と出力線およびそれらの線を回路へ接続するヒユーズを
示す回路図、第６ａ図〜第６Ｃ図は部分的に機能する回
路を組合わせて完全に機能する回路を構成する論理回路
の回路図、第７図はいくつかの回路を特定の回路選択線
へ割当てる本発明の実施例を示す略図、第８図は回路選
択デコーダの試験法を示すブロック図、第９図はいくつ
かのプログラム可能な回路選択線を設ける本発明実施例
の略図、第１０図は仮想マトリックスを構成するために
ランダムに分布されている回路の電気的再構成を示す概
略回路図、第１１図は関与していない選択アドレスデコ
ーダを含む回路を示す略図である。 １６〜２１・・・・メそりチップ、２４・・・・相互接
続格子線、２５脅・・・接続パッド、２６゜７５　ｍ　
ａ　ｅ　＊試験パット、２Ｂ、４１．４２．４８〜５０
゜６７〜７４．８７〜８９，１２２〜１３７　、１５８
〜１６７、Ｆｌ〜ｐ４＊＊＊＊ヒユーズ、３Ｑ＠＠＠＠
回路選択装置、３１・・・・主回路選択デコーダ、３２
゜３３・・・・冗長回路選択デコーダ、３７〜３９゜４
５〜４７・・・・格子接続パッド、５９〜６６゜７８　
、１１０，１１１．１１３，１１４，１１６．１１７・
・・・機能する回路、９３・・・・デコーダ、９４・・
・・シフトレジスタ、９６・拳・・回路選択デコーダ、
１１２　、１１５・・・・部分的に機能する回路、２０
３　、２０５　、２０９　・・・・プログラム可能なデ
コーダ、Ｃ８１〜Ｃ８１６・ｌＩｅ・回路選択線、■１
〜Ｉ８　・・・・入力線、０１〜ｏ８・・・・出力線。 特許出願人　レミッシュ・シーーヴアーちネイ代理人　
山川政樹（はが２名） 「 「 髪− ＼ ■ ＼ プ勿〃勾とり／Ｚ“ン！、）ｌ’／ｐ４し　□　宥ル膜
、翫ｔβνｆＦ分ケＦｌｌ；　＋＋　／。 − デ゛−７１１０１Ｉ２　０２　１６　０１３ＦＩＧ−２
，々＃　Ｊｊ　ｌｉｆ７ ｏ＋−Ｏｓ　１１＋−Ｉ８１　ＰＩ侃−り。 ＦＩＧ　＋　／１

Claims (1)

1. 【特許請求の範囲】 （１）半導体ウェハー基板上に形成されている機能する
   回路および機能し々い回路のランダムな分布から、機能
   する回路の電気的マ）　ＩＪソックス構成する方法であ
   って： 完全に分離された各回路の機能性を試験する工程と； 前記機能しない回路と相互接続格子パッドとの間の接続
   を無くすことによ）それらの機能し々い回路を分離する
   工程゛と； 前記半導体ウェハー基板上に導電性格子を形成して前記
   相互接続格子パッドを相互に接続する工程と を備えることを特徴とする機能する回路の電気的マトリ
   ックスを構成する方法。 （２、特許請求の範囲第１項記載の方法であって：各回
   路行のために冗長な選択デコーダを設ける工程と； 各回路性に複数の回路を設ける工程と；対応する機能す
   る回路と機能しない回路を有する実際の半導体ウェハー
   基板場所からの機能する回路に組合わせて、実際の半導
   体ウェハー基板場所からの機能する回路に組合わせて、
   実際の半導体ウェハー基板場所からの冗長な機能する回
   路を電気的マ）　ＩＪラックス所に割当てて、前記機能
   する回路から完全なマトリックス行を形成するために前
   記冗長な選択デコーダをプログラミングする工程と を備えることを特徴とする方法。 （３）特許請求の範囲第１項記載の方法であって：マト
   リックスバイトにおける各ビット位置に対して前記半導
   体ウェハー基板上に形成されている各回路に１組の入力
   リードおよび出力リードを設ける工程と； 一対の前記入力リードおよび前記出力リードを機能する
   各回路へビット位置順に割当てる工程と；前記割当てら
   れた機能する回路を他の全てのビット位置入力線／出力
   線から分離する工程とを備えるととを特徴とする方法。 （４）特許請求の範囲第１項記載の方法であって：各回
   路の部分的な機能性を試験する工程と；相補的な部分回
   路を組合わせてマトリックス場所に単一の機能する回路
   を作る工程と；回路部分のアドレスと回路選択信号とを
   組合わせることによシ第１の部分的に機能的な部分をア
   ドレッシングする工程と； 対応するアドレスを前記回路選択信号に組合わせること
   によシ第２の部分的に機能的な部分をアドレッシングす
   る工程と を備えることを特徴とする方法。 （５）特許請求の範囲第１項記載の方法であって：前記
   半導体ウェハー基板上に形成されている各回路に各マト
   リックス行のための回路選択線を設ける工程と； 機能する回路を割当てるべき位置に対応する線を除く全
   ての前記回路選択線から、前記機能する回路を分離する
   ことにより機能する回路をマトリックス行位置に割当て
   る工程と を備えることを特徴とする方法。 （６）特許請求の範囲第１項記載の方法であって：冗長
   な回路選択デコーダを設ける工程と；前記各選択デコー
   ダの機能性を試験する工程と；前記機能しないデコーダ
   と前記導電性格子の間の接続を無くすことによ多機能し
   ない回路選択デコーダを分離する工程と を備えることを特徴とする方法。 （７）％許請求の範囲第１項記載の方法であって：前記
   半導体ウェハー基板上に形成されている各回路のだめの
   プログラム可能力回路選択デコーダを設ける工程と； 対応するデコーダ線を前記導電性格子に割当てることに
   よシ前記回路が独自にアドレスされた時に前記回路を選
   択するために前記デコーダをプログラミングする工程と
   ； 前記回路デコーダと前記導電性格子の間の他の対応する
   接続を無くす工程と を備えることを特徴とする方法。 （８）特許請求の範囲第７項記載の方法であって：前記
   回路に関連する前記選択デコーダの全てを１つの独特の
   アドレスにそれぞれ応答させるようにプログラミングす
   る工程と； 共通の入力線と出力線を機能する各回路に割当てる工程
   と を備え、それによシピット編成された入力と出方が得ら
   れることを特徴とする方法。 （９）特許請求の範囲第７項記載の方法であって：前記
   回路に関連する前記全ての選択デコーダをバイト群にプ
   ログラミングする工程と；入力線と出力線をピット位置
   順に各バイト群内の機能する回路へ割当てる工程と を備え、それによりバイト編成された入力と出力が得ら
   れることを特徴とする方法。 αω特許請求の範囲第７項記載の方法であって：前記回
   路に関連する前記選択デコーダの全てを１つの独特のア
   ドレスにそれぞれ応答させるようにプログラミングする
   工程と； 共通の入力線と出力線をバイト式に機能する各回路に割
   当てる工程と を備え、それによシ、機能する各回路が個々にアドレス
   されてバイト編成された入力と出力が得られるととを特
   徴とする方法。 αυ牛導体ウェハー基板上に形成されている機能する回
   路とおよび機能しない回路とのランダムに分布から機能
   する回路の電気的なマトリックスを構成する方法であっ
   て： 完全に分離された各回路の機能性を試験する工程と； 前記機能する回路と前記相互接続格子パッドを接続する
   ことによシそれらの機能しない回路を分離する工程と； 前記半導体ウェハー基板上に導電性格子を形成して前記
   相互接続格子パッドを相互に接続する工程と を備えることを特徴とする機能する回路の電気的マトリ
   ックスを構成する方法。 ａ２特許請求の範囲第１１項記載の方法であって：各回
   路行のために冗長な選択デコーダを設ける工程と； 各回路行に複数の回路を設ける工程と；対応する機能す
   る回路と機能し々い回路を有する実際の半導体ウェハー
   基板場所からの機能する回路に組合わせて、実際の半導
   体ウェハー基板場所からの冗長な機能する回路を電気的
   マトリックス場所に割当てて、前記機能する回路から完
   全なマトリックス行を形成するために前記冗長な選択デ
   コーダをプログラミングする工程と を備えることを特徴とする方法。 αＪ特許請求の範囲第１１項記載の方法であって：マト
   リックスバイトにおける各ピット位置に対して前記半導
   体ウェハー基板上に形成されている各回路に１組の入力
   リードと出力リードを設ける工程と； 一対の前記入力リードと前記出力リードを機能する各回
   路へピット位置順に割当てる工程と；前記割当てられた
   機能する回路を他の全てのピット位置入力線／出力線か
   ら分離する工程とを備えることを特徴とする方法。 Ｑ４１特許請求の範囲第１１項記載の方法であって：各
   回路の部分的な機能性を試験する工程と；相補的な部分
   回路を組合わせてマトリックス場所に単一の機能する回
   路を作る工程と；ツシングする工程と； 対応するアドレスを前記回路選択信号に組合わせること
   によシ第２の部分的に機能的な部分をアドレッシングす
   る工程と； 対応するアドレスを前記回路選択信号に組合わせること
   によシ第２の部分的に機能的な部分をアドレッシングす
   る工程と を備えることを特徴とする方法。 （１５１特許請求の範囲第１１項記載の方法であって：
   前記半導体ウェハー基板上に形成Ｍされている各回路に
   各マトリックス行のための回路選択線を設ける工程と； 前記機能する回路と機能する回路を割当てるべき行位置
   に対応する線との間で接続を行うことによ多機能する回
   路をマトリックス行位置に割当てる工程と を備えることを特徴とする方法。 Ｑ６１特許請求の範囲第１１項記載の方法であって：冗
   長な回路選択デコーダを設ける工程と；前記各選択デコ
   ーダの機能性を試験する工程と；前記機能する回路選択
   デコーダと前記導電性格子の間に接続を行う工程と を備えることを特徴とする方法。 ａで特許請求の範囲第１１項記載の方法であって：前記
   半導体ウェハー基板上に形成されている各回路のための
   プログラム可能な回路選択デコーダを設ける工程と； 対応するデコーダ線を前記導電性格子に割当てることに
   よシ前記回路が独自にアドレスされた時に前記回路を選
   択するために前記デコーダをプログラミングする工程と を備えることを特徴とする方法。 （１８特許請求の範囲第１７項記載の方法であって：前
   記回路に関連する前記選択デコーダの全てを１つの独特
   のアドレスにそれぞれ応答させるようにプログラミング
   する工程と； 共通の入力線と出力線を機能する各回路に割当てる工程
   と を備え、共通の入力線と出力線を機能する各回路に割当
   てることによシ、ピット編成された入力と出力が得られ
   ることを特徴とする方法。 ａ９特許請求の範囲第１７項記載の方法であって：前記
   回路に関連する前記全ての選択デコーダをバイト群にプ
   ログラミングする工程と；入力線と出力線をピット位置
   順に各バイト群内の機能する回路へ割当てる工程と を備え、前記各群は１つの独特のアドレスに対応し、入
   力線と出力線をピット位置順に各バイト群内の機能する
   回路へ割当てることによシ、バイト編成された入力と出
   力が得られることを特徴とする方法。 翰特許請求の範囲第１７項記載の方法であって：前記回
   路に関連する前記選択デコーダの全てを１つの独特のア
   ドレスにそれぞれ応答させるようにプログラミングする
   工程と； 共通の入力線と出力線をバイト式に機能する各回路に割
   当てる工程と を備え、共通の入力線と出力線をバイト式に機能する各
   回路に割当てることによ多機能する各回路が個々にアド
   レスされてバイト編成された入力と出力が得られること
   を特徴とする方法。 Ｑυ半導体ウェハー基板上に形成されている機能する記
   憶回路および機能しない記憶回路のランダムな分布から
   、機能する記憶回路の電気的マトリックスを構成する方
   法であって： 完全に分離された各記憶回路の機能性を試験する工程と
   ； 前記機能しない記憶回路と相互接続格子パッドの間の接
   続を無くすことによシそれらの機能しない記憶回路を分
   離する工程と： 前記半導体ウェハー基板上に導電性格子を形成して前記
   相互接続格子パッドを相互に接続する工程と； 機能する記憶回路を割当てて、前記半導体ウェハー基板
   上にランダムに分布されている記憶回路から完全なマト
   リックス行を形成するために、冗長な回路選択デコーダ
   をプログラミングする工程と： 機能する各記憶回路への逐次ビット位置に対応するチャ
   ンネル人力／出力線を、前記記憶回路と前記導電性格子
   の間の他のビット位置に対応する接続を無くすことによ
   シ、割当てる工程とを備えることを特徴とする方法。 ＠特許請求の範囲第２１項記載の方法であって：部分的
   に機能する記憶回路を組合わせて、データビット線と回
   路選択線に割当てられている１つの完全な機能する記憶
   回路を構成する工程と；部分的に機能する部分のアドレ
   ス信号を前記記憶回路選択信号に組合わせることによシ
   、第１の部分的に機能する部分と第２の部分的に機能す
   る部分を互いに独立にアドレスする工程とを備えること
   を特徴とする方法。 （至）特許請求の範囲第２１項記載の方法であって：機
   能する各回路のためにプログラム可能な回路選択アドレ
   スデコーダを設ける工程と；機能する各回路が独特にア
   ドレスされるように独特のアドレスに応答するように各
   デコーダをプログラミングする工程と； 全ての機能する回路のための入力線と出力線を共通のビ
   ット位置に割当てる工程と を備え、ビット編成された入力と出方が与えられること
   を特徴とする方法。 （２）特許請求の範囲第２１項記載の方法であって：機
   能する各回路のためにプログラム可能な回路選択アドレ
   スデコーダを設ける工程と；前記回路選択デコーダをバ
   イト式にプログラムして、各独特のアドレスが機能する
   回路のバイト群をアドレスするようにしてプログラムす
   る工程と； 入力線と出力線を各バイト群内にビット位置順に割当て
   る工程と を備え、バイト編成された入力と出力が与えられること
   を特徴とする方法。゛ （ハ）特許請求の範囲第２１項記載の方法であって二様
   能する各回路のためにプログラム可能な回路選択アドレ
   スデコーダを設ける工程と：各デコーダが独特のアドレ
   スに応答するように各デコーダをプログラミングする工
   程と；共通入力線と共通出力線を機能する回路へバイト
   式に割当てる工程と を備え、各デコーダが独特のアドレスに応答するように
   各デコーダをプログラミングすることにょ多機能する各
   回路は独特にアドレスされ、共通入力線と共通出力線を
   機能する各回路へバイト式にｔｉＵａてることにより、
   アドレスされた時に、機能する各回路はバイト編成され
   た入力とバイト編成された出力を与えることを特徴とす
   る方法。 ■半導体ウェハー基板上に形成されている機能する回路
   および機能しない回路のランダムな分布から、機能する
   回路の電気的マトリックスを構成する方法であって： 完全に分離された各回路の機能性を試験する工程と； 前記半導体ウェハー基板上に導電性格子を形成して機能
   する回路を相互に接続することによシ機能しない回路を
   分離する工程と； 機能する回路を割当てて、前記半導体ウェハー基板上に
   ランダムに分布されている回路から完全なマトリックス
   行を形成するために冗長な回路選択デコーダをプログラ
   ミングする工程と；機能する各回路への逐次ビット位置
   に対応するチャネル入力／出力線を割当てる工程とを備
   えることを特徴とする機能する回路の電気的マトリック
   スを構成する方法。 ＣＩ！７］％許請求の範囲第２６項記載の方法であって
   二部公的に機能する回路を組合わせて、データビット線
   と回路選択線に割当てられている１つの完全に機能する
   回路を構成する工程と； 部分的に機能する部分のアドレス信号を前記回路選択信
   号に組合わせることによシ、第１の部分的に機能する部
   分と第２の部分的に機能する部分を互いに独立にアドレ
   スする工程と を備えることを特徴とする方法。 （財）特許請求の範囲第２６項記載の方法であって：機
   能する各回路のためにプログラム可能な回路選択アドレ
   スデコーダを設ける工程と；各デコーダが独特のアドレ
   スに応答するように各デコーダをプログラミングする工
   程と；全ての機能する回路のための入力線と出力線を共
   通のピット位置に割当てる工程と を備え、デコーダが独特のアドレスに応答するように各
   デコーダをプログラミングすることによ多機能する各回
   路は独自にアドレスされ、全ての機能する回路のための
   入力線と出力線を共通のビット位置に割当てることによ
   シビット編成された入力と出力が与えられることを特徴
   とする方法。 （２、特許請求の範囲第２６項記載の方法であって：機
   能する各回路のためにプログラム可能な回路選択アドレ
   スデコーダを設ける工程と；前記回路選択デコーダをバ
   イト式にプログラムする工程と； 入力線と出力線を各バイト群内にビット位置順に割当て
   る工程と を備え、前記回路選択デコーダをバイト式にプログラミ
   ングすることによシ各独特のアドレスが機能する回路の
   バイト群をアドレスし、入力線と出力線を各バイト群内
   にビット位置順に割当てることによシピット編成された
   入力と出力が与えられることを特徴とする方法。 （至）特許請求の範囲第２６項記載の方法であって：機
   能する各回路のためにプログラム可能な回路選択アドレ
   スデコーダを設ける工程と；各デコーダが独特のアドレ
   スに応答するように各デコーダをプログラミングする工
   程と；共通入力線と共通出力線を機能する各回路へバイ
   ト式に割当てる工程と を備え、各デコーダが独特のアドレスに応答するように
   各デコーダをプログラミングすることによシ機能する各
   回路は独特にアドレスされ、共通入力線と共通出力線を
   機能する各回路へバイト式にれた出力を与えることを特
   徴とする方法。 ６Ｄ半導体ウェハー基板上に形成されている機能する回
   路と機能しない回路とのランダムな分布から機能する回
   路のマトリックスを構成するための装置であって： 複数の機能する回路および複数の機能しない回路と； 前記回路を相互に接続するために前記半導体ウェハー上
   に形成された導電性格子と を備える機能する回路のマトリックスを構成する装置。 ０２機能する回路および機能しない回路のランダムな分
   布から、半導体ウェハー基板上に機能する回路のマトリ
   ックスを構成するための装置であって：格子パッドを有
   する複数の機能する回路および格子パッドを有する複数
   の機能しない回路と；前記回路を前記格子パッドを介し
   て相互に接続するために前記半導体ウェハー基板上に形
   成される導電性格子と： 各回路に組合わされるヒユーズと を備え、それによシ、回路が試験された後で、前記導電
   性格子を形成する前に、前記機能しない回路の格子パッ
   ドを前記導電性格子に接続するヒユーズをとばすことに
   よシ、機能しない回路が前記導電性格子から分離される
   ことを特徴とする機能する回路のマトリックスを構成す
   る装置。 （ハ）特許請求の範囲第３２項記載の装置であって：各
   回路マトリックス行のための少くとも１つの冗長な選択
   デコーダと； 対応する機能する回路と機能しない回路を有する半導体
   ウェハー基板場所からの機能する回路に組合わせて、半
   導体ウェハー基板場所からの機能する回路をマトリック
   ス行場所に割当てて、前記機能する回路から完全なマト
   リックス行を形成するために前記冗長な選択デコーダを
   プログラミングする手段と を備えることを％徴とする装置。 Ｃ１４）特許請求の範囲第３２項記載の装置でおって：
   マトリックスバイト中の各ビット位置のための、前記半
   導体ウェハー基板上に形成されている各回路に結合され
   る１組の入力リードおよび出力リードと； 一対の入力リードと出力リードを各機能する回路にビッ
   ト位置順に割当てる手段と； 割当てられた前記機能する回路を全てのビット位置人カ
   リー９ドとビット位置出力リードから分離する手段と を備えることを特徴とする装置。 （ハ）特許請求の範囲第３２項記載の装置であって：相
   補的な部分的に機能する回路を組合わせてマトリックス
   場所に１つの機能する回路を作る手段と； 対応する回路アドレスと回路選択信号を組合わせること
   によシ第１の部分的に機能する回路をアドレスドレッシ
   ングする手段と； 対応する回路アドレスと回路選択信号を組合わせること
   によシ第２の部分的に機能する回路をアドレスドレッシ
   ングする手段と を備えることを特徴とする装置。 （至）特許請求の範囲第３２項記載の装置であって：各
   マトリックス行のための回路選択リードと；前記機能す
   る回路を割当てるべき仮想行位置に対応する線を除く全
   ての前記回路選択線から前記機能する回路を分離するこ
   とによ多機能する回路をマトリックス行位置に割当てる
   手段とを備え、前記回路選択リードは前記半導体ウェハ
   ー基板上に形成されている前記行中の各回路に結合され
   ることを特徴とする装置。 Ｃカ特許請求の範囲第３２項記載の装置であって：少く
   とも１つの冗長な回路選択デコーダと；前記機能しない
   デコーダと前記導電性格子の間の接続を無くすことによ
   多機能しない回路選択デコーダを分離する手段と を備えることを特徴とする装置。 （至）特許請求の範囲第３２項記載の装置であって：前
   記半導体ウェハー基板上に形成されている各回路のため
   のプログラム可能な回路選択デコーダと； 前記回路が独自にアドレスされた時に、対応するデコー
   ダ線を前記導電性格子に割当てることによシ、前記回路
   を選択するために前記デコーダをプログラミングする手
   段と； 前記回路デコーダと前記導電性格子の間の対応する接続
   を無くす手段と を備えることを特徴とする装置。 ０Ｉ特許請求の範囲第３８項記載の装置であって：各回
   路選択デコーダをプログラミングする手段と； 全ての機能する回路のための入力リードと出力リードを
   共通ビット位置に割当てる手段とを備え、各回路選択デ
   コーダをプログラミングすることによ多機能する各回路
   は独自にアドレスされ、全ての機能する回路のだめの入
   力リードと出力リードを共通ビット位置に割当てること
   にょシビット編成されたアセンブリが与えられることを
   特徴とする装置。 （４〔特許請求の範囲第３８項記載の装置であって：各
   回路選択デコーダをプログラミングする手段と： 前記機能する各群が入力バイトと出力バイトを与えるよ
   うに、前記機能する群中の機能する各回路のために入力
   リードと出力リードをビット位置順に割当てる手段と を備え、前記プログラミングにおいては、入力バイトと
   出力バイトに対応する共通アドレスが群となって回路に
   割当てられ、前記機能する各群が入力バイトと出力バイ
   トを与えるように、前記機能する群中の機能する各回路
   のために入力リードと出力リードをビット位置順に割当
   てることによシバイト編成されたアセンブリが与えられ
   ることを特徴とする装置。 （４υ特許請求の範囲第３８項記載の装置であって：各
   回路選択デコーダをプログラミングする手段と； 共通入力線と共通出力線をバイト式に機能する各回路へ
   割当てる手段と を備え、各回路選択デコーダがプログラミングされるこ
   とによ多機能する各回路は独自にアドレスされ、共通入
   力線と共通出力線をバイト式に機能する各回路へ割当て
   ることによシ、機能する各回路は、アドレスされた時に
   、バイト編成された入力と出力を与えることを特徴とす
   る装置。 （４２機能する回路および機能しない回路のランダムな
   分布から、半導体ウェハー基板上に形成されている機能
   する回路のマトリックスを構成するための装置であって
   ： 格子パッドを有する複数の機能する回路および格子パッ
   ドを有する複数の機能しない回路と；前記回路を前記格
   子パッドを介して相互に接続するために前記半導体ウニ
   へ−基板上に形成される導電性格子と； 各回路に組合わされるヒユーズと を備え、それによシ、回路を試験された後で、前記導電
   性格子を形成する前に、前記機能回路格子のパッドを前
   記導電性格子に接続するヒユーズ接続を設定することに
   よシ、機能する回路が前記導電性格子に結合されること
   を特徴とする機能する回路のマトリックスを構成する装
   置。 （４階半導体ウェハー基板上に形成されている機能する
   記憶回路と機能しない記憶回路とのジンダムな分布から
   マツプされる機能する記憶回路のマトリックスにおいて
   ： 前記記憶回路を相互に接続するために前記半導体ウェハ
   ー基板上に形成される導電性格子と；機能する記憶回路
   を割当てて、前記半導体ウェハー基板上に分布されてい
   る記憶回路から完全存マトリックス行を形成するために
   冗長な回路選択デコーダをプログラミングする手段と；
   前記記憶回路と、他のビット位置に対応する前記導電性
   格子の間の接続を無くすととによシ、機能する各記憶回
   路にチャネル入力リードとチャネル出力リードを割当て
   る手段と を備えることを特徴とする機能する記憶回路のマトリッ
   クス。 （旬特許請求の範囲第４３項記載の装置であって：部分
   的に機能する記憶回路を組合わせて、データビット線と
   回路選択線に割当てられる１つの完全に機能する記憶回
   路を構成する手段と；対応する部分的に機能する回路ア
   ドレス信号を前記記憶回路選択信号に組合わせることに
   よシ、第１の部分的に機能する回路と第２の部分的に機
   能する回路を互いに独立にアドレッシングする手段と を備えることを特徴とする装置。