JPH0245279B2 - - Google Patents
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- JPH0245279B2 JPH0245279B2 JP58172291A JP17229183A JPH0245279B2 JP H0245279 B2 JPH0245279 B2 JP H0245279B2 JP 58172291 A JP58172291 A JP 58172291A JP 17229183 A JP17229183 A JP 17229183A JP H0245279 B2 JPH0245279 B2 JP H0245279B2
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- transistor
- spare
- memory cell
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Links
- 230000015654 memory Effects 0.000 claims abstract description 77
- 239000004065 semiconductor Substances 0.000 claims 1
- 230000002950 deficient Effects 0.000 abstract description 15
- 238000007664 blowing Methods 0.000 abstract description 4
- 102100038546 Fibronectin type III and SPRY domain-containing protein 1 Human genes 0.000 abstract 1
- 101001030521 Homo sapiens Fibronectin type III and SPRY domain-containing protein 1 Proteins 0.000 abstract 1
- 238000000034 method Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
- G11C29/787—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using a fuse hierarchy
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は集積回路メモリに関するものであつ
て、更に詳細には、メモリ内の欠陥列と置換させ
る為に選択的に接続させることの可能な予備のメ
モリセル列を有する集積回路メモリに関するもの
である。
て、更に詳細には、メモリ内の欠陥列と置換させ
る為に選択的に接続させることの可能な予備のメ
モリセル列を有する集積回路メモリに関するもの
である。
集積回路メモリに於いては、メモリセルのアレ
イの何れかの部分に欠陥が存在すると、メモリ全
体を使用不能のものとする。集積回路の設計及び
製造が改善されるにつれ、より多数のメモリセル
が単一のチツプに乗せられる様になつて来た。更
に、概して物理的に一層大きな集積回路が製造さ
れる様になつてきている。従つて、これらの各要
因は１個又はそれ以上のセル内に欠陥が発生する
可能性を増加する傾向となつており、それにより
チツプ全体が使用不能のものとされる。
イの何れかの部分に欠陥が存在すると、メモリ全
体を使用不能のものとする。集積回路の設計及び
製造が改善されるにつれ、より多数のメモリセル
が単一のチツプに乗せられる様になつて来た。更
に、概して物理的に一層大きな集積回路が製造さ
れる様になつてきている。従つて、これらの各要
因は１個又はそれ以上のセル内に欠陥が発生する
可能性を増加する傾向となつており、それにより
チツプ全体が使用不能のものとされる。
この問題に対する従来の１解決方法は、欠陥に
対してより寛大な設計及びプロセスを使用するこ
とによつて集積回路メモリを設計し製造すること
であつた。しかしながら、この様なアプローチは
それ自身によつては常に満足のいくものではな
い。従つて、同一のチツプ上に冗長なコンポーネ
ントを作り込むという別の解決方法が最近注目を
集める様になつてきた。製造工程に於ける適宜の
段階に於いて、回路の非機能部分を、典型的に
は、余分の配線技術、ヒユーズ、金属マスクその
他の技術を使用することによつて冗長乃至は余分
な部分で置換えるものである。しかしながら、従
来のアプローチは、メモリ内の比較的大きなブロ
ツク全体を新しいブロツクで置換えるというもの
であつた。例えば、各々が4kビツトである16個
のセクシヨンに分割されている64kメモリに於い
て、１個のセクシヨンの中に欠陥ビツトが存在す
る場合には4kのセクシヨン全体が置換えられる
というものである。しかしながら、この様なアプ
ローチはかなりの量のエキストラなロジツクを必
要とすると共に集積回路上に於いてエキストラの
スペースを必要とするものである。
対してより寛大な設計及びプロセスを使用するこ
とによつて集積回路メモリを設計し製造すること
であつた。しかしながら、この様なアプローチは
それ自身によつては常に満足のいくものではな
い。従つて、同一のチツプ上に冗長なコンポーネ
ントを作り込むという別の解決方法が最近注目を
集める様になつてきた。製造工程に於ける適宜の
段階に於いて、回路の非機能部分を、典型的に
は、余分の配線技術、ヒユーズ、金属マスクその
他の技術を使用することによつて冗長乃至は余分
な部分で置換えるものである。しかしながら、従
来のアプローチは、メモリ内の比較的大きなブロ
ツク全体を新しいブロツクで置換えるというもの
であつた。例えば、各々が4kビツトである16個
のセクシヨンに分割されている64kメモリに於い
て、１個のセクシヨンの中に欠陥ビツトが存在す
る場合には4kのセクシヨン全体が置換えられる
というものである。しかしながら、この様なアプ
ローチはかなりの量のエキストラなロジツクを必
要とすると共に集積回路上に於いてエキストラの
スペースを必要とするものである。
本発明は、以上の点に鑑みなされたものであつ
て、上述した如き従来技術の欠点を解消しバイト
幅メモリ内の欠陥列を予備の機能的メモリセル列
で置換えることの可能な技術を提供することを目
的とする。この様な予備のメモリセル列を使用し
て、メモリの多数のビツトのうち任意のビツトに
於けるセンス増幅器の任意の１つと関連した任意
のメモリセル列と置換させることが可能である。
本発明は殆どエキストラな電力を必要とすること
がなく、且つ殆ど又は全く動作速度に悪影響を与
えることがない。
て、上述した如き従来技術の欠点を解消しバイト
幅メモリ内の欠陥列を予備の機能的メモリセル列
で置換えることの可能な技術を提供することを目
的とする。この様な予備のメモリセル列を使用し
て、メモリの多数のビツトのうち任意のビツトに
於けるセンス増幅器の任意の１つと関連した任意
のメモリセル列と置換させることが可能である。
本発明は殆どエキストラな電力を必要とすること
がなく、且つ殆ど又は全く動作速度に悪影響を与
えることがない。
本発明の好適実施態様に於いては、バイト幅メ
モリ内に予備のメモリセル列を設けた装置を提供
するものであつて、各バイトがｎ個のビツトを有
しており各ビツトがそれと関連したｍ個のセンス
増幅器を有しており各センス増幅器がそれと関連
したｐ個のメモリセル列を有しており、前記装置
が、予備のメモリセル列と、導電線と、前記導電
線を前記予備列へスイツチ動作によつて接続させ
るデコーダと、前記予備列と前記導電線との間に
設けられている第１可溶接続体と、各々が前記導
電線と前記ｍ個のセンス増幅器の対応する１つと
の間に設けられているｍ個の第２可溶接続体と、
各々が前記ｐ個のメモリセル列の対応する１つと
そのメモリセル列に関連しているセンス増幅器と
の間に接続されているｐ個の第３可溶接続体とを
有するものである。欠陥のあるメモリセル列を冗
長即ち予備のメモリセル列と置換させる為には、
その欠陥のあるメモリセル列に対するセンス増幅
器と関係している第２可溶接続体を焼切して、デ
コーダが適切にアドレスされた場合にその予備の
メモリセル列を適宜のセンス増幅器へ接続させる
ことを可能とする。欠陥のあるメモリセル列とそ
れと関連しているセンス増幅器との間に設けられ
ている第３可溶接続体も又焼切して、欠陥のある
メモリセル列をそのセンス増幅器から遮断させ
る。次いで、そのデコーダ内の適宜のヒユーズを
焼切することによつて適宜のアドレスをそのデコ
ーダ内へ記憶させる。この様にして、欠陥のある
メモリセル列はそのセンス増幅器から遮断され、
且つ予備のメモリセル列がその代りに接続される
こととなる。勿論、予備のメモリセル列は所望数
設けることが可能である。更に、好適実施形態に
於いては、前記第２可溶接続体の各々が導電線と
センス増幅器との間に接続して設けられているス
イツチングトランジスタを有しており、そのスイ
ツチングトランジスタを制御する為に第１電圧源
とスイツチングトランジスタとの間に接続して設
けられているヒユーズを有している。
モリ内に予備のメモリセル列を設けた装置を提供
するものであつて、各バイトがｎ個のビツトを有
しており各ビツトがそれと関連したｍ個のセンス
増幅器を有しており各センス増幅器がそれと関連
したｐ個のメモリセル列を有しており、前記装置
が、予備のメモリセル列と、導電線と、前記導電
線を前記予備列へスイツチ動作によつて接続させ
るデコーダと、前記予備列と前記導電線との間に
設けられている第１可溶接続体と、各々が前記導
電線と前記ｍ個のセンス増幅器の対応する１つと
の間に設けられているｍ個の第２可溶接続体と、
各々が前記ｐ個のメモリセル列の対応する１つと
そのメモリセル列に関連しているセンス増幅器と
の間に接続されているｐ個の第３可溶接続体とを
有するものである。欠陥のあるメモリセル列を冗
長即ち予備のメモリセル列と置換させる為には、
その欠陥のあるメモリセル列に対するセンス増幅
器と関係している第２可溶接続体を焼切して、デ
コーダが適切にアドレスされた場合にその予備の
メモリセル列を適宜のセンス増幅器へ接続させる
ことを可能とする。欠陥のあるメモリセル列とそ
れと関連しているセンス増幅器との間に設けられ
ている第３可溶接続体も又焼切して、欠陥のある
メモリセル列をそのセンス増幅器から遮断させ
る。次いで、そのデコーダ内の適宜のヒユーズを
焼切することによつて適宜のアドレスをそのデコ
ーダ内へ記憶させる。この様にして、欠陥のある
メモリセル列はそのセンス増幅器から遮断され、
且つ予備のメモリセル列がその代りに接続される
こととなる。勿論、予備のメモリセル列は所望数
設けることが可能である。更に、好適実施形態に
於いては、前記第２可溶接続体の各々が導電線と
センス増幅器との間に接続して設けられているス
イツチングトランジスタを有しており、そのスイ
ツチングトランジスタを制御する為に第１電圧源
とスイツチングトランジスタとの間に接続して設
けられているヒユーズを有している。
以下、添付の図面を参考に、本発明の具体的実
施の態様について詳細に説明する。添付の図面は
本発明の好適実施例を示している。図面に示した
メモリは２ビツト（ビツト１及びビツト２）を有
しているが、所望数のビツトを使用することが可
能である。これらのビツトの各々はそれと関連し
て１対のセンス増幅器１１を有している。各セン
ス増幅器は１個又はそれ以上のメモリセル列へ接
続されている。例えば、センス増幅器１１ｂはメ
モリセル列B121及びB122へ接続されている。この
様な構成は多くのメモリに於ける典型的な構成で
ある。例えば、８ビツト幅の64kメモリに於いて
は、ビツト１乃至ビツト８が設けられており、各
ビツトは４個のセンス増幅器を有すると共に各セ
ンス増幅器は８個のメモリセル列を有している。
各メモリセル列は256個のメモリセルを有してい
る。
施の態様について詳細に説明する。添付の図面は
本発明の好適実施例を示している。図面に示した
メモリは２ビツト（ビツト１及びビツト２）を有
しているが、所望数のビツトを使用することが可
能である。これらのビツトの各々はそれと関連し
て１対のセンス増幅器１１を有している。各セン
ス増幅器は１個又はそれ以上のメモリセル列へ接
続されている。例えば、センス増幅器１１ｂはメ
モリセル列B121及びB122へ接続されている。この
様な構成は多くのメモリに於ける典型的な構成で
ある。例えば、８ビツト幅の64kメモリに於いて
は、ビツト１乃至ビツト８が設けられており、各
ビツトは４個のセンス増幅器を有すると共に各セ
ンス増幅器は８個のメモリセル列を有している。
各メモリセル列は256個のメモリセルを有してい
る。
バイト幅メモリに於いては、ビツトを検索する
場合に、先ずそれが存在する行（不図示）をアド
レスし、次いで、例えばY1及びY2等の様なライ
ンを使用して適宜の列の１つを選択する。この様
にして、バイト当たり８ビツトのメモリに於いて
は、８ビツトバイトの情報が８個のアドレスされ
た列と接続されているセンス増幅器内に供給され
る。選択された特定の列はその列を選択するのに
使用されたＹラインの各々と関連しているデコー
ダによつて決定される。典型的なデコーダ２０を
図面に示してある。デコーダ２０はアドレス入力
A0，1及びA2を受取るべく接続されている。こ
れらのアドレスの各々が低レベルへ引下げられる
と、ラインY2へ接続されているトランジスタは
オンされ、その際にこれらの列の各々の選択され
た行の中に於けるメモリセルの中に存在する情報
が適宜のセンス増幅器へ供給される。
場合に、先ずそれが存在する行（不図示）をアド
レスし、次いで、例えばY1及びY2等の様なライ
ンを使用して適宜の列の１つを選択する。この様
にして、バイト当たり８ビツトのメモリに於いて
は、８ビツトバイトの情報が８個のアドレスされ
た列と接続されているセンス増幅器内に供給され
る。選択された特定の列はその列を選択するのに
使用されたＹラインの各々と関連しているデコー
ダによつて決定される。典型的なデコーダ２０を
図面に示してある。デコーダ２０はアドレス入力
A0，1及びA2を受取るべく接続されている。こ
れらのアドレスの各々が低レベルへ引下げられる
と、ラインY2へ接続されているトランジスタは
オンされ、その際にこれらの列の各々の選択され
た行の中に於けるメモリセルの中に存在する情報
が適宜のセンス増幅器へ供給される。
図面に示されている回路の残部は、本発明の予
備のメモリセル列を設ける為に使用されている。
図示した如く、導電線１３がトランジスタTD及
びヒユーズFSD1を介して予備のメモリセル列へ
接続されている。ヒユーズFSD1は、予備のメモ
リセル列に置換えられた場合にその予備のメモリ
セル列が欠陥性のものであると判断された場合に
予備のメモリセル列を遮断することを可能とする
ものである。予備のメモリセル列は、通常のメモ
リセル列と同等に設計され且つ構成されている。
トランジスタT1，T2等は各センス増幅器１１と
ライン１３との間に接続されている。例えば、ト
ランジスタT2はそのソース及びドレインをライ
ン１３とセンス増幅器１１ｂとの間に接続させて
いる。これら各々のトランジスタの導通度はその
ゲートに接続されている回路によつて制御され
る。この様な回路の各々は、選択用のヒユーズ
FS1，FS2等及びデプリシヨン型トランジスタ１
４ａ，１４ｂ等を有している。例えば、センス増
幅器１１ｃと関連して示した如く、トランジスタ
１４ｃのゲートはトランジスタT3のゲートへ接
続されると共に、ヒユーズFS3を介して接地接続
されている。
備のメモリセル列を設ける為に使用されている。
図示した如く、導電線１３がトランジスタTD及
びヒユーズFSD1を介して予備のメモリセル列へ
接続されている。ヒユーズFSD1は、予備のメモ
リセル列に置換えられた場合にその予備のメモリ
セル列が欠陥性のものであると判断された場合に
予備のメモリセル列を遮断することを可能とする
ものである。予備のメモリセル列は、通常のメモ
リセル列と同等に設計され且つ構成されている。
トランジスタT1，T2等は各センス増幅器１１と
ライン１３との間に接続されている。例えば、ト
ランジスタT2はそのソース及びドレインをライ
ン１３とセンス増幅器１１ｂとの間に接続させて
いる。これら各々のトランジスタの導通度はその
ゲートに接続されている回路によつて制御され
る。この様な回路の各々は、選択用のヒユーズ
FS1，FS2等及びデプリシヨン型トランジスタ１
４ａ，１４ｂ等を有している。例えば、センス増
幅器１１ｃと関連して示した如く、トランジスタ
１４ｃのゲートはトランジスタT3のゲートへ接
続されると共に、ヒユーズFS3を介して接地接続
されている。
トランジスタTDの導通度はそのゲートに接続
されている予備のデコーダ１６によつて制御され
る。図示した如く、予備のデコーダ１６は複数個
のトランジスタ１７ａ，１７ｂ，…，１７ｎを有
しており、これらトランジスタのゲートはアドレ
ス入力A0，0，A1，1等へ接続されている。
各トランジスタ１７のソース及びドレインは対応
するヒユーズF1，F2，F3，…，Fo及びトランジ
スタTDのゲートとの間に接続されている。
されている予備のデコーダ１６によつて制御され
る。図示した如く、予備のデコーダ１６は複数個
のトランジスタ１７ａ，１７ｂ，…，１７ｎを有
しており、これらトランジスタのゲートはアドレ
ス入力A0，0，A1，1等へ接続されている。
各トランジスタ１７のソース及びドレインは対応
するヒユーズF1，F2，F3，…，Fo及びトランジ
スタTDのゲートとの間に接続されている。
欠陥性のメモリセル列を置換える場合の図示し
た回路の動作について以下説明する。メモリセル
列B212が欠陥であると仮定する。メモリセル列
B212はビツト２、センス増幅器１及び列２と関連
したメモリセル列である。この列を遮断させる為
に、ヒユーズFD6を焼切する。好適実施例に於い
ては、図示したヒユーズの各々は、レーザを使用
することによつて焼切することの可能な構成を有
している。この様なヒユーズは周知であり、例え
ば、“欠陥許容性VLSIメモリに於ける費用効果歩
留改善（Cost−Effective Yield Improvement
in Fault−Tolerant VLSI Memory）”、J.F.M.
Bindels著、1981年ダイジエスト・オブ・テクニ
カル・ペーパーズ・オブ・インターナシヨナル・
ソリツドステイト・サーキツツ・コンフエレンス
に記載されている。
た回路の動作について以下説明する。メモリセル
列B212が欠陥であると仮定する。メモリセル列
B212はビツト２、センス増幅器１及び列２と関連
したメモリセル列である。この列を遮断させる為
に、ヒユーズFD6を焼切する。好適実施例に於い
ては、図示したヒユーズの各々は、レーザを使用
することによつて焼切することの可能な構成を有
している。この様なヒユーズは周知であり、例え
ば、“欠陥許容性VLSIメモリに於ける費用効果歩
留改善（Cost−Effective Yield Improvement
in Fault−Tolerant VLSI Memory）”、J.F.M.
Bindels著、1981年ダイジエスト・オブ・テクニ
カル・ペーパーズ・オブ・インターナシヨナル・
ソリツドステイト・サーキツツ・コンフエレンス
に記載されている。
ヒユーズFS3も又焼切されてトランジスタT3の
ゲートを接地から遮断し、センス増幅器１１ｃを
トランジスタT3を介してライン１３へ接続させ
る。ライン１３はトランジスタTD及びヒユーズ
FSD1を介して予備のメモリセル列へ接続される
ので、トランジスタTDがオンされると予備のメ
モリセル列がセンス増幅器１１ｃへ接続される。
ゲートを接地から遮断し、センス増幅器１１ｃを
トランジスタT3を介してライン１３へ接続させ
る。ライン１３はトランジスタTD及びヒユーズ
FSD1を介して予備のメモリセル列へ接続される
ので、トランジスタTDがオンされると予備のメ
モリセル列がセンス増幅器１１ｃへ接続される。
トランジスタTDは予備のデコーダ１６によつ
て制御され、且つF1，F2，…，Foに於ける適宜
のヒユーズを焼切させることによつて、端子A0，
Ａ0，A1，…上に供給されるアドレス情報がトラ
ンジスタTDをオンすると同時に、列B212がライ
ンY2へ接続されているデコーダによつて選択さ
れる。例えば、ラインY2を選択するアドレスが
典型的なデコーダ２０の中に示されているような
ものである場合、アドレス入力A0，1及びA2と
関連したヒユーズを除いたヒユーズF1…Foの全
てが焼切される。従つて、トランジスタT212がデ
コーダ２０によつてオンされる様な場合には何時
でもトランジスタTDはオンされる。この様に、
予備のメモリセル列は、欠陥のある列B212の代り
に接続されることとなる。
て制御され、且つF1，F2，…，Foに於ける適宜
のヒユーズを焼切させることによつて、端子A0，
Ａ0，A1，…上に供給されるアドレス情報がトラ
ンジスタTDをオンすると同時に、列B212がライ
ンY2へ接続されているデコーダによつて選択さ
れる。例えば、ラインY2を選択するアドレスが
典型的なデコーダ２０の中に示されているような
ものである場合、アドレス入力A0，1及びA2と
関連したヒユーズを除いたヒユーズF1…Foの全
てが焼切される。従つて、トランジスタT212がデ
コーダ２０によつてオンされる様な場合には何時
でもトランジスタTDはオンされる。この様に、
予備のメモリセル列は、欠陥のある列B212の代り
に接続されることとなる。
従つて、本発明は、チツプ上にかなり大きなエ
キストラのスペースを必要とすることがなく又エ
キストラなロジツクを必要とすることなしにビツ
ト幅メモリ内に於いて予備の列の要素を効果的に
使用することを可能としている。これらの予備の
メモリセル列は殆どエキストラな電力を消費する
ことがなく、又動作速度に悪影響を与えることも
なく、更に正常なメモリセル列の動作と干渉する
ことがない。本発明によれば、設けたメモリセル
列の数になるまで欠陥性のメモリセル列を置換さ
せることが可能であり、更にランダムアクセスメ
モリのみならず、書込み可能なリードオンリーメ
モリや消去可能なメモリに於いても使用可能なも
のである。
キストラのスペースを必要とすることがなく又エ
キストラなロジツクを必要とすることなしにビツ
ト幅メモリ内に於いて予備の列の要素を効果的に
使用することを可能としている。これらの予備の
メモリセル列は殆どエキストラな電力を消費する
ことがなく、又動作速度に悪影響を与えることも
なく、更に正常なメモリセル列の動作と干渉する
ことがない。本発明によれば、設けたメモリセル
列の数になるまで欠陥性のメモリセル列を置換さ
せることが可能であり、更にランダムアクセスメ
モリのみならず、書込み可能なリードオンリーメ
モリや消去可能なメモリに於いても使用可能なも
のである。
以上、本発明の具体的実施の態様について詳細
に説明したが、本発明はこの様な具体的な実施態
様にのみ限定されるべきものではなく、本発明の
技術範囲を逸脱することなしに種々の変形が可能
であることは勿論である。
に説明したが、本発明はこの様な具体的な実施態
様にのみ限定されるべきものではなく、本発明の
技術範囲を逸脱することなしに種々の変形が可能
であることは勿論である。
図面はバイト幅メモリへ適用した場合の本発明
の好適実施例を示した説明図である。 （符号の説明）、１１：センス増幅器、１３：
導電線、１４：デプリシヨン型トランジスタ、１
６：予備のデコーダ、１７：トランジスタ、２
０：通常のデコーダ。
の好適実施例を示した説明図である。 （符号の説明）、１１：センス増幅器、１３：
導電線、１４：デプリシヨン型トランジスタ、１
６：予備のデコーダ、１７：トランジスタ、２
０：通常のデコーダ。
Claims (1)
- 【特許請求の範囲】 １ バイト幅メモリ内に予備のメモリセル列を備
える装置であつて各バイトがｎ個のビツトを有し
ており各ビツトがｍ個のセンス増幅器を有してお
り且つ各センス増幅器がｐ個のメモリセル列を有
している装置に於いて、予備のメモリセル列と、
導電線と、前記導電線を前記予備列へスイツチ動
作により接続させる為のデコーダ手段と、前記予
備列と前記導電線との間に接続されている第１可
溶接続体と、前記導電線と前記ｍ個のセンス増幅
器の対応するものとの間に各々接続されているｍ
個の第２可溶接続体と、前記ｐ個の列の対応する
１つとその列に関連した前記センス増幅器との間
に各々接続されているｐ個の第３可溶接続体とを
有することを特徴とする装置。 ２ 上記第１項に於いて、前記ｍ個の第２可溶接
続体の各々が、前記導電線と前記センス増幅器と
の間に接続されているスイツチング手段と、前記
スイツチング手段を制御する為に第１電圧源と前
記スイツチング手段との間に接続されているヒユ
ーズとを有することを特徴とする装置。 ３ 上記第２項に於いて、前記スイツチング手段
が第１トランジスタを有することを特徴とする装
置。 ４ 上記第３項に於いて、前記第１トランジスタ
のゲートが前記ヒユーズへ接続されていることを
特徴とする装置。 ５ 上記第４項に於いて、前記スイツチング手段
が更に第２トランジスタを有することを特徴とす
る装置。 ６ 上記第５項に於いて、前記第２トランジスタ
が第２電圧源と前記第１トランジスタのゲートと
の間に接続されていることを特徴とする装置。 ７ 上記第１項に於いて、前記第１、第２及び第
３可溶接続体の各々がレーザによつて破壊可能な
ヒユーズを有することを特徴とする装置。 ８ 上記第１項に於いて、前記デコーダ手段が、
前記第１可溶接続体と前記導電線との間に接続さ
れているスイツチング装置と、前記スイツチング
装置を制御する為の手段とを有することを特徴と
する装置。 ９ 上記第８項に於いて、前記スイツチング装置
がトランジスタを有することを特徴とする装置。 １０ 上記第８項に於いて、前記制御する手段
が、各々が前記スイツチング装置に接続されてい
る複数個のトランジスタと、前記複数個のトラン
ジスタの対応する１つと電圧源との間に各々が接
続されている複数個の可溶接続体とを有すること
を特徴とする装置。 １１ 上記第１０項に於いて、前記スイツチング
装置へ接続されている前記複数個のトランジスタ
の各々へアドレス情報が供給されることを特徴と
する装置。 １２ 上記第１項に於いて、上記メモリセルの
各々が半導体メモリセルを有することを特徴とす
る装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/420,200 US4485459A (en) | 1982-09-20 | 1982-09-20 | Redundant columns for byte wide memories |
| US420200 | 1982-09-20 |
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| Publication Number | Publication Date |
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| JPS5975500A JPS5975500A (ja) | 1984-04-28 |
| JPH0245279B2 true JPH0245279B2 (ja) | 1990-10-08 |
Family
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Family Applications (1)
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| JP58172291A Granted JPS5975500A (ja) | 1982-09-20 | 1983-09-20 | バイト幅メモリ用冗長列 |
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| US (1) | US4485459A (ja) |
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| JP (1) | JPS5975500A (ja) |
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