JPH0245280B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は、集積回路に関するものであつて、更
に詳細には、少なくとも１部が欠陥しており少な
くとも１部が動作可能である集積回路メモリを使
用する装置に関するものである。 集積回路を開発する上での目標の１つは、チツ
プ上に集積化させるコンポーネントのコストを低
下させることである。与えられたプロセスに対し
て、一層多数のコンポーネントを与えられたチツ
プに集積化することにより、チツプ寸法が増加
し、歩留が減少し、コストが増加する。 集積回路の製造歩留を低下させる原因は大略２
つの部分に分類することが可能である。即ち、プ
ロセスパラメータに於ける変動に起因する性能上
の破損及び隔離された欠陥に起因する構造的破損
である。性能上の破損は、通常、チツプの全体又
はウエハ全体を駄目にするが、構造上の破損は部
分的に動作可能なチツプを生成することとなり、
このことは特にメモリその他の回路で同一のコン
ポーネントを多数有する回路にとつて言えること
である。例えば、64kビツトメモリに於ける構造
的な欠陥はメモリの１部を破壊するだけであつ
て、32kビツトの大きさの“部分的な”製品とし
て使用することが可能である。 処分して捨てられる様なものから事実上製品と
して提供することの可能なものを製造することが
可能であるが、多くの問題が存在する為に、部分
的な製品の製造及び販売はあまり行なわれていな
い。この様な製品を製造する場合には、異なつた
ピン接続を必要とする個別的な製品として異なつ
た部分的な製品をストツクし且つ販売することが
必要であり、従つて経費を増加させることとな
る。この様な製品を使用するユーザは、同一の寸
法を有する部分的な製品に対し種々のソケツトを
使用して異なつた配線接続をすることが必要であ
り、各々の部分的な製品の在庫を維持することが
必要となる。更に、この様な部分的な製品の製造
業者が或る特定の部分的な製品が不足している場
合には、配達計画を遵守する為に部分的ではなく
全体としての良品の製品を代替的に供給すること
を余儀無くされることがあり、一方生産を増加さ
せることによつて需要のある得定の種類の部分的
製品を一層多く生産することが余儀無くされる場
合がある。しかしながら、この様に生産を増加さ
せると、需要のない様な他の種類の部分的製品も
製造されることとなる。 本発明は、以上の点に鑑みなされたものであつ
て、上述した如き従来技術の欠点を解消するもの
であり、ユーザが製品のどの部分が動作可能状態
乃至は機能的であるかということを知る必要性な
しに自動的に製品の動作可能部分をアドレスする
ことが可能な方式を与えることによつて部分的に
欠陥のある種々の製品から単一のタイプの部分的
製品乃至は低集積度製品（典型的にはメモリ）を
生成することの可能な技術を提供することを目的
とする。本発明に於いては、高集積度メモリから
生じる多数の部分的製品から単一の低集積度メモ
リを製造することを可能とする。本発明の１形態
に於いては、少なくとも４個の部分を有するコン
ポーネントの４対の動作可能部分をアドレスする
装置を提供するものであつて、前記装置が、Ａア
ドレス入力端と、Ｂアドレス入力端と、前記Ｂア
ドレス入力端に接続されているＢアドレス出力端
と、前記Ｂアドレス入力端及びアドレス出力端
とに接続されている第１インバータと、第１ノー
ドを前記Ａアドレス入力端及びＢアドレス入力端
の一方のみとスイツチ動作によつて接続させるべ
く接続されている第１スイツチと、Ａアドレス出
力端を前記第１ノード又は第２ノードの一方にの
みスイツチ動作によつて接続させるべく接続され
ている第２スイツチと、前記第１ノードと前記第
２ノードとの間に接続されている第２インバータ
と、前記Ａアドレス出力端とアドレス出力端と
の間に接続されている第３インバータとを有する
ことを特徴とするものである。 本発明の別の形態に於いては、少なくとも４個
の部分を有するメモリの任意の対の動作可能部分
をアドレスする装置を提供するものであつて、前
記装置が、Ａアドレス入力端と、Ｂアドレス入力
端と、前記Ａアドレス入力端又はＢアドレス入力
端の一方を第１ノードへスイツチ動作によつて接
続すべく接続されている第１スイツチと、前記Ａ
アドレス入力端又はＢアドレス入力端の一方を第
２ノードへスイツチ動作によつて接続すべく接続
されている第２スイツチと、前記第１ノード又は
第３ノードの一方をＡアドレス出力端へスイツチ
動作によつて接続すべく接続されている第３スイ
ツチと、前記第２ノード又は第４ノードの一方を
Ｂアドレス出力端へスイツチ動作によつて接続す
べく接続されている第４スイツチと、前記第１ノ
ードと第３ノードとの間に接続されている第１イ
ンバータと、前記第２ノードと第４ノードとの間
に接続されている第２インバータと、前記Ａアド
レス出力端とアドレス出力端との間に接続され
ている第３インバータと、前記Ｂアドレス出力端
とアドレス出力端との間に接続されている第４
インバータとを有することを特徴とするものであ
る。 本発明の更に別の形態に於いては、回路の少な
くとも４個の部分の少なくとも２つの部分のアド
レス動作を制御する装置を提供するものであつ
て、前記装置が、第１溶融手段によつて第１アド
レスバツフアに接続されている第１ピンと、第２
溶融手段によつて第２アドレスバツフアに接続さ
れている第２ピンと、各アドレスバツフアを２つ
の選定電位の一方へ電気的に接続させる為の可溶
手段と、前記第２ピンを前記第１アドレスバツフ
アへ電気的に接続させる手段とを有することを特
徴とするものである。 以下、添付の図面を参考に、本発明の具体的実
施の態様について詳細に説明する。以下の説明に
於いては、本発明を４個の部分に分割されており
各々の部分が16kビツトを有する64kビツトメモ
リに関して適用した場合について説明する。以下
の実施列の説明に於いては、部分的に欠陥のある
64kビツトチツプから32kビツトの製品を製造す
るものと仮定する。しかしながら、以下に記載す
る技術はその他の寸法のメモリ又はその他の製品
及び４個の部分より少ないか又は多い部分を有す
る製品に対しても同様に適用可能なものである。
尚“部分的製品”という用語は製品の特定の部分
をアドレスする為に２個以上のアドレスビツトを
必要とする製品のことを意味し、一方“低集積度
製品”という用語は特定の部分をアドレスする為
により少ない数のアドレスビツトを必要とする製
品のことを意味している。例えば、４個の部分か
らなるメモリの２個の部分からなる部分的製品に
於いてはこれら２個の部分を選択する為には２個
のアドレスビツトが必要であり、一方低集積度製
品に於いては１個のアドレスビツトのみを必要と
するのみであり、選択された特定の部分はその１
個のビツト状態によつて決定される。 以下に示す表１は２個のアドレスライン又はア
ドレスＡ及びＢの状態を使用してメモリ又はその
他のコンポーネントの４個の部分の夫々を如何に
アドレスすることが可能であるかということを示
している。例えば、従来のアドレスレコーダに於
いては、Ａが０でありＢが１であるアドレスをメ
モリの部分２をアドレスするものとして解釈す
る。

【表】 １ １ ４
以下に示す表２は、メモリの４個の部分の内の
２個の部分を如何にしてアドレスすることが可能
であるかということを示している。例えば、Ｂが
０である場合には、部分１及び３がアドレスさ
れ、特定の部分はビツトＡの状態によつて決定さ
れる。表２に示した６個の異なつたアドレス状態
は、各々が64kビツトメモリの部分の対によつて
形成される32kビツトを有する６個の部分的製品
P1乃至P6を個別的にアドレスする機能を有する。

【表】 第１図は、２個の外部アドレス入力端１１及び
１２と４個の内部アドレスライン１３，１４，１
５，１６との間を接続している２個のスイツチを
具備したプログラマブル（書込可能）アドレスバ
ツフアを示している。後述する如く、プログラマ
ブルなスイツチＳ１及びＳ２の状態を適宜プログ
ラム（書込）することによつて、表２に掲載した
６個の可能な部分的製品（各部分的製品それ自身
が２個の16kビツト部分を有している）の内の４
個の部分的製品の何れか１個をピンＡ及びピンＢ
へ接続させることが可能である。更に、これら４
個の部分的製品の何れかに対して必要なアドレス
動作はアドレス入力端１１及び１２に接続されて
いる特定の部分に影響を与えることはない。１個
の動作可能な32k製品を得る為に６個の全ての部
分的製品が必要とされる場合には、第２図に示し
た様な４個のスイツチを具備したプログラマブル
アドレスバツフアを使用することとなる。 第１図に於いて、スイツチＳ１及びＳ２の通常
位置は実線で示されており、一方プログラムした
位置は点線で示してある。これらのスイツチＳ１
及びＳ２が通常位置にある場合には、出力アドレ
スＡがライン１３上に現われ、アドレスがライ
ン１４上に現われ、アドレスＢがライン１５上に
現われアドレスがライン１６上に現われる。第
１図に示した実施例に於いては、Ａ端子１１に与
えられる外部アドレスは常に０であり、表２に示
した如く、部分的製品P1と呼ばれる。従つて、
これらのスイツチが通常位置にある場合には、メ
モリの４個の部分の内の部分１及び２がアドレス
され、部分１及び２の一方がアドレス入力の状態
に応じて選択される。この通常の状態を以下に示
す表３の第１行目に示してある。 スイツチＳ１をプログラム位置に移動させる
と、端子１１からのＡアドレスがインバータＩ１
０によつて反転され、その結果がライン１３に
供給され、一方インバータＩ２０はＡアドレスを
ライン１４へ供給させる。端子１１へ供給される
Ａアドレス入力は常に０であるので、ライン１３
上の出力は１であり、従つてメモリの部分３及び
４が選択され、且つこれらの部分３及び４の一方
がＢアドレス入力の状態によつて選択される。こ
の状態を表３の２行目に示してある。 スイツチＳ１を通常位置に残したままスイツチ
Ｓ２をプログラム位置に変化させると、端子１２
に供給される入力アドレスＢがライン１３上及び
ライン１５上に現われる。この様にライン１３の
状態はライン１５の状態と常に同じであるので、
表２に示したＡ＝Ｂアドレスが得られ、表３の３
行目に示した如く、メモリの部分１及び４がアド
レスされる。 同様に、スイツチＳ１及びＳ２の両方がプログ
ラム位置に設定されると、表２に示したアドレス
Ａ＝がライン１３及び１６上に現われ、表３の
４行目に示した如く、メモリの部分的製品P6（部
分２及び部分３からなる）がアドレスされる。

【表】 第２図は、アドレスバツフア１０と同様の動作
を行なう４個のスイツチを具備したプログラマブ
ルアドレスバツフア２０を示している。バツフア
１０に於いては、Ｂ入力端４２への入力がライン
１３及び１４へ供給されている。バツフア２０に
於いてもこの点に関しては同様であり、更に端子
２０へのＡ入力をライン２５及び２６へ供給させ
ており、従つて表２の３行目及び４行目に示した
アドレス状態を得ることを可能としており、従つ
て部分１及び３又は部分２及び４をアドレス動作
することを可能としている。これらの対部分は第
１図に示したアドレスバツフア１０を使用した場
合にはアドレスすることは不可能である。 第３図は第１図及び第２図に示したプログラマ
ブルスイツチの１実施例を示しており、即ちプロ
グラマブルスイツチとしてMOSトランジスタを
使用した場合を示している。第３図に示した２個
のMOSトランジスタへ供給する制御信号Ｃは、
第５図に示した回路を使用することによつて発生
させることが可能である。第５図に示した如く、
制御信号Ｃは通常高状態であり、従つては通常
低状態である。ヒユーズ５１が焼切られると、信
号Ｃ及びは夫々の論理状態を逆転させる。この
様にして、第３図に示したスイツチング動作を得
ることが可能となる。 第４図は、第１図及び第２図に示したプログラ
マブルスイツチを論理ゲートを使用して構成した
場合の実施例を示している。第４図に示した論理
ゲートは、第1ANDゲート４１と、第2ANDゲー
ト４２とORゲート４３とを有している。第４図
に示した如く、このような論理ゲート構成から得
られる出力は、Ｃが１である場合には信号IN₁で
あり、一方Ｃが０である場合には信号IN₂であ
る。 第５図に示した制御信号発生器は、トランジス
タ５２によつて供給されるプログラム信号（書込
信号）PSNによつて制御される。プログラム信
号PSNはスイツチがプログラムされている場合
には高レベルとなり、従つて制御信号Ｃを高状態
から低状態へスイツチさせる。トランジスタ５３
はデプリシヨン型のデバイスであつて、ブリーダ
として機能する。この様な信号発生器は、K.
Kokkonen等著による“メモリ及び冗長技術
（Memories and Redundancy Techniques）”、
1981国際固体回路会議のテクニカルペーパーズダ
イジエスト、80−81頁の文献に記載されている。 第６図は、図示した如く、トランジスタ６１へ
供給される負のプログラム電圧VPからプログラ
ム信号PSNを発生する１例を示している。この
負電圧は、VPが通常の動作範囲内にある場合に
はφ_Dを高状態とさせ、一方VPが接地電位よりも
スレツシユホールド電圧を超えて低い値にある場
合にはφ_Dを低状態とさせる。 第７図は、電圧V_DDよりも高いプログラム電圧
レベルを使用して図示したフリツプフロツプ７１
をトリガーするのに必要な最小電圧によつて如何
にしてプログラム信号PSNを得ることが可能で
あるかということを概略示している。プログラム
電圧VPは、チツプに接続されている外部ピンを
介して供給される。第６図及び第７図に示した実
施例の何れかを選択するかということに従い高又
は低のプログラム電圧を使用することが可能であ
るので、通常の信号の範囲がプログラム動作をト
リガーするのに必要なレベルに到達しない様なそ
の他の目的を達成する為にプログラムする為に使
用したのと同一のピンを使用することが可能であ
る。 第８図は公知の簡単な電圧倍増器乃至は増幅器
を例示しており、これを第６図及び第７図に示し
た装置と共に使用することが可能である。 第９図は、上述した如き方法で本発明を構成す
る場合の回路の好適実施例を示した如く、本発明
回路はボンデイングパツド１００及び１１０と内
部列アドレスバツフア１５０及び１６０との間に
構成されている。これらのボンデイングパツド
は、集積回路の周辺部の領域であつて、その集積
回路を内包するパツケージに対し電気的接続を形
成することが可能である。第９図に概略示した如
く、ボンデイングパツド１００は内部列アドレス
バツフア１５０と行アドレスバツフア（不図示）
の両方へ接続されている。ボンデイングパツド１
１０についても同様の接続がなされている。第９
図に示した特定の回路に於いては、図示した如
く、10個のトランジスタＴ１−Ｔ１０及びヒユー
ズＦ１−Ｆ７が設けられている。トランジスタＴ
１乃至Ｔ５はデプリシヨン型又はエンハンスメン
ト型のトランジスタとすることが可能であり、そ
れらのゲートはクロツク信号又は電圧V_DD乃至は
それらのソースへ接続させることが可能である。
トランジスタＴ１乃至Ｔ５の形状は可及的に小型
なものとし、適宜のヒユーズが焼切られる場合に
トランジスタＴ６乃至Ｔ１０のゲート上に一層高
い電圧を維持する為に幾分かのリーク電流が得ら
れる構成とする。 図示した如く、ヒユーズＦ１とアドレスバツフ
ア１５０との間に延在しているライン２７１はト
ランジスタＴ７を介して正電圧＋Ｖ又はトランジ
スタＴ８を介して接地へ選択的に接続させること
が可能である。トランジスタＴ６のソース及びド
レインはライン２６０とライン２７１とに接続さ
れており、トランジスタＴ６のゲートはトランジ
スタＴ１及びヒユーズＦ４によつて制御される。
同様に、ヒユーズＦ５とアドレスバツフア１６０
との間に延在している接続ライン２６１は、トラ
ンジスタＴ９を介して正電圧へ接続するか又はト
ランジスタＴ１０を介して接地へ接続させること
が可能である。 好適実施形態に於いては、これらのヒユーズを
レーザを使用することによつて“焼切”すること
が可能な構成とする。この様な技術は、J.F.M.
Bindels著による“耐欠陥性VLSIメモリに於ける
経済的歩留改善（Cost−Effective Yield
Improvement in Fault−Tolerant VLSI
Memory）”、1981国際固体回路会議のテクニカル
ペーパーズダイジエスト、82−83頁、の文献に記
載されている。 以下に示す表４は、所望の半集積度部分的製品
から半集積度メモリを得るために焼切るべき特定
のヒユーズを纒めて示している。例えば、表４の
１行目に示した如く、部分１と部分３とを選択す
る場合には、ヒユーズＦ１及びＦ３の両方を焼切
る。ヒユーズＦ１を焼切ることにより、ボンデイ
ングパツド１００がアドレスバツフア１５０から
遮断される。ヒユーズＦ３を焼切ることにより、
Ac７アドレスバツフアをトランジスタＴ８を介
して接地接続させ、従つて内部アドレスバツフア
１５０を“０”状態に保持する。この様にして、
列アドレスAc７が０である部分的製品が32kメモ
リへ変換され、その部分の選択はパツド１１０へ
供給されるアドレスによつて決定される。表４の
２行目に示した如く、メモリの部分２及び部分４
が動作可能であり機能状態にある場合には、ヒユ
ーズＦ１及びＦ２を焼切る。この様にして、内部
列アドレスバツフア１５０は常にトランジスタＴ
７へ接続され、バツフア１５０に対し“１”状態
を形成する。 メモリの部分１及び部分２が動作可能状態にあ
り、部分的製品を構成する為に選択される場合に
はヒユーズＦ１，Ｆ４，Ｆ５，Ｆ７を焼切る。ヒ
ユーズＦ１及びＦ５を焼切ることにより、ボンデ
イングパツド１００をバツフア１５０から断絶さ
せ、且つボンデイングパツド１１０をバツフア１
６０から断絶させる。ヒユーズＦ７を焼切ること
により、バツフア１６０がトランジスタＴ１０を
介して接地接続され、従つてアドレスバツフア１
６０に対して０状態が形成される。ヒユーズＦ４
を焼切ることにより、トランジスタＴ６はオン状
態を維持し、従つてライン２７１をライン２６０
へ接続させ、バツフア１５０の状態がボンデイン
グパツド１１０へ与えられるアドレスによつて制
御することが可能となる。 ヒユーズＦ１，Ｆ４，Ｆ５，Ｆ６を焼切ること
により、メモリの部分３と部分４とが選択される
こととなる。これらのヒユーズを焼切ることによ
り、アドレスバツフア１６０は“１”のみを供給
し、一方バツフア１５０の状態はボンデイングパ
ツド１１０へ与えられる信号によつて制御するこ
とが可能となる。最後に、ヒユーズＦ１とＦ４の
みを焼切つた場合には、ボンデイングパツド１０
０が回路の残部から断絶され、トランジスタＴ６
は常にオン状態となる。従つて、アドレスバツフ
ア１５０及び１６０の状態は常に同じであり、且
つボンデイングパツド１１０へ与えられる信号に
依存することとなる。

【表】 本発明によつて、夫々異なつた部分的製品を単
一の半集積度製品であつて、その製品のユーザに
とつてはその製品の個々の部分のアドレス動作に
感知する必要のない製品に変換することが可能で
ある。本発明の回路は製品の速度に影響を与える
ことはなく、電力消費及び回路構成に於ける増加
部分は無視可能な程度である。半集積度製品が得
られるので、メモリ又はそれと共に使用されるそ
の他の製品の応用を著しく簡単化させる。ユーザ
は、メモリのアドレス機能に影響を与えることな
しにアドレスAc７として“１”又は“０”の何
れかを自由に選択することが可能である。 本発明の部分的メモリ選択アドレス機能は、何
等付加的なピンを必要とすることなしに任意の製
品及び技術と共に構成することが可能である。適
宜のアドレスバツフアをプログラム（書込）する
ことは、チツプをウエハから分離する前又はパツ
ケージを行なつた後に於いても行なうことが可能
である。本発明は、高い集積度のメモリ製品から
得られる部分的な製品の多数の種類のものから単
一の種類の低集積度のメモリを得ることを可能と
するものである。 以上、本発明の具体的構成について詳細に説明
したが、本発明はこれら具体例にのみ限定される
べきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論
である。

【図面の簡単な説明】

第１図は６個の潜在的な部分的製品を有する装
置内に於いて４個の異なつた部分的製品をアドレ
スするのに適したプログラマブルアドレスバツフ
アを示した論理回路図、第２図は６個の部分的製
品を有するメモリ内に於いて各部分的製品をアド
レスするのに適したプログラマブルアドレスバツ
フアを示した論理回路図、第３図は第１図及び第
２図に於いて使用されるプログラマブルスイツチ
の２つの状態を示した説明図、第４図は第３図に
於いて使用されるスイツチに対応する論理回路
図、第５図は制御信号を発生する為のプログラマ
ブルなヒユーズを有する１実施例を示した回路
図、第６図はプログラマブルスイツチ用のプログ
ラム信号を発生する為の１例を示した回路図、第
７図はプログラム信号を発生する別の例を示した
回路図、第８図は電圧倍増器を示した回路図、第
９図は本発明の好適実施例を示した回路図、であ
る。 （符号の説明）、Ａ，Ｂ：アドレス（アドレス
ライン）、１１，１２：外部アドレス入力端、１
３−１６：内部アドレスライン、Ｉ１０，Ｉ２
０，Ｉ３０：インバータ、Ｓ１，Ｓ２：プログラ
マブルスイツチ、１００，１１０：ボンデイング
パツド、１５０：列アドレスバツフアAc７、１
６０：列アドレスバツフアAc６。

Claims (1)

1. 【特許請求の範囲】 １ 少なくとも４個の部分を有する回路の２個の
   部分をアドレスする装置に於いて、Ａアドレス入
   力端と、Ｂアドレス入力端と、前記Ｂアドレス入
   力端に接続されているＢアドレス出力端と、前記
   Ｂアドレス入力端とアドレス出力端とに接続さ
   れている第１インバータと、前記Ａアドレス入力
   端及びＢアドレス入力端の一方のみを第１ノード
   へスイツチ動作によつて接続させるべく接続され
   ている第１スイツチ手段と、前記第１ノードに接
   続されている第２インバータと、前記第１ノード
   又は前記第２インバータの一方を第２ノードへス
   イツチ動作によつて接続させるべく接続されてい
   る第２スイツチ手段と、前記第２ノードへ接続さ
   れているＡアドレス出力端と、第３インバータを
   介して前記第２ノードへ接続されているアドレ
   ス出力端とを有することを特徴とする装置。 ２ 上記第１項に於いて、前記第１スイツチ手段
   及び第２スイツチ手段の各々が第1MOSトランジ
   スタ及び第2MOSトランジスタを有していること
   を特徴とする装置。 ３ 上記第２項に於いて、前記MOSトランジス
   タの各々がソースとドレインとゲートとを有して
   いることを特徴とする装置。 ４ 上記第３項に於いて、前記第１トランジスタ
   のソース及びドレインの一方が前記第２トランジ
   スタのソース及びドレインの一方へ接続されると
   共に出力端子へ接続されていることを特徴とする
   装置。 ５ 上記第４項に於いて、前記第１トランジスタ
   のソース及びドレインの他方へ第１入力信号が印
   加され、前記第２トランジスタのソース及びドレ
   インの他方へ第２入力信号が印加されることを特
   徴とする装置。 ６ 上記第５項に於いて、前記MOSトランジス
   タの各々のゲートへ制御信号が印加されることを
   特徴とする装置。 ７ 上記第１項に於いて、前記第１スイツチ手段
   及び第２スイツチ手段の各々が、制御信号と第１
   入力信号とが供給される第1ANDゲートと、第２
   入力信号と前記第１制御信号の反転信号が供給さ
   れる第2ANDゲートと、前記第1ANDゲート及び
   第2ANDゲートの各々からの出力が入力され且つ
   出力端子に接続されているORゲートとを有する
   ことを特徴とする装置。 ８ 回路の少なくとも４個の部分の何れか２個の
   部分をアドレスする装置に於いて、Ａアドレス入
   力端と、Ｂアドレス入力端と、前記Ａアドレス入
   力端又はＢアドレス入力端の一方を第１ノードへ
   スイツチング動作によつて接続すべく接続されて
   いる第１スイツチ手段と、前記Ａアドレス入力端
   又はＢアドレス入力端の一方を第２ノードへスイ
   ツチング動作によつて接続すべく接続されている
   第２スイツチ手段と、前記第１ノード又は第３ノ
   ードの一方をＡアドレス出力端へスイツチ動作に
   よつて接続すべく接続されている第３スイツチ手
   段と、前記第２ノード又は第４ノードの一方をＢ
   アドレス出力端へスイツチ動作によつて接続すべ
   く接続されている第４スイツチ手段と、前記第１
   ノードと第３ノードとの間に接続されている第１
   インバータと、前記第２ノードと第４ノードとの
   間に接続されている第２インバータと、前記第３
   ノードとアドレス出力端との間に接続されてい
   る第３インバータと、前記第４ノードとアドレ
   ス出力端との間に接続されている第４インバータ
   とを有することを特徴とする装置。 ９ 上記第８項に於いて、前記第１スイツチ手段
   乃至第４スイツチ手段の各々がMOSトランジス
   タを有していることを特徴とする装置。 １０ 上記第８項に於いて、前記第１スイツチ手
   段乃至第４スイツチ手段の各々が、制御信号と第
   １入力信号とが印加される第1ANDゲートと、第
   ２入力信号と第１制御信号の反転信号とが印加さ
   れる第2ANDゲートと、前記第1ANDゲート及び
   第2ANDゲートの各々からの出力が入力され且つ
   出力端子に接続されているORゲートとを有する
   ことを特徴とする装置。 １１ 回路の少なくとも４個の部分の内の２個の
   部分のアドレス動作を制御する装置に於いて、第
   １溶融手段によつて第１アドレスバツフアに接続
   されている第１ピンと、第２溶融手段によつて第
   ２アドレスバツフアに接続されている第２ピン
   と、前記第１アドレスバツフア及び第２アドレス
   バツフアの各々を選択電位へ電気的に接続させる
   手段と、前記第２ピンを前記第１アドレスバツフ
   アへ電気的に接続させる手段とを有することを特
   徴とする装置。 １２ 上記第１１項に於いて、前記選定電位が２
   つの異なつた電位を有することを特徴とする装
   置。 １３ 上記第１２項に於いて、各アドレスバツフ
   アを前記２つの選定電位の一方へ電気的に接続さ
   せる前記手段が、前記アドレスバツフアと前記第
   １電位との間に設けられた第１可溶接続体と前記
   アドレスバツフアと前記第２電位との間に設けら
   れた第２可溶接続体とを有することを特徴とする
   装置。 １４ 上記第１３項に於いて、各アドレスバツフ
   アを他方の電位へ電気的に接続させる前記手段が
   第３可溶接続体を有することを特徴とする装置。 １５ 上記第１４項に於いて、各アドレスバツフ
   アを前記選定電位の一方へ電気的に接続させる前
   記手段が、ソースとドレインとを前記選定電位と
   前記アドレスバツフアとに接続させた第1MOSト
   ランジスタを有することを特徴とする装置。 １６ 上記第１５項に於いて、前記MOSトラン
   ジスタのゲートが可溶手段と第2MOSトランジス
   タとの間のノードへ接続されていることを特徴と
   する装置。 １７ 上記第１６項に於いて、前記第2MOSトラ
   ンジスタのソース及びドレインの一方とゲートと
   が電気信号源へ接続されていることを特徴とする
   装置。 １８ 上記第１７項に於いて、接地と前記ノード
   との間にヒユーズが接続されていることを特徴と
   する装置。