JPS58171800A - 部分的製品用のプログラマブルアドレスバツフア - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、集積回路に関するものであって、更に詳細に
は、少なくとも１部が欠陥しており少なくとも１部が動
作可能である集積回路メモリを使用する装置に関するも
のである。

集積回路を開発する上での目標の１つは、チップ上に集
積化させるコンポーネントのコストを低下させることで
ある。与えられたプロセスに対して、一層多数のコンポ
ーネントを与えられたチップに集積化することにより、
チップ寸法が増加し、歩留が減少し、コストが増加する
。

集積回路の製造歩留を低下させる原因は大略２つの分野
に分類することが可能である。即ち、プロセスパラメー
タに於ける変動に起因する性能上の破損及び隔離された
欠陥に起因する構造的破損である。性能上の破損は、通
常、チップの全体又はウェハ全体を駄目にするが、構造
上の破損は部分的に動作可能なチップを生成することと
なり、このことは特にメモリその他の回路で同一のコン
ポーネントを多数有する回路にとって言えることである
。例えば、６４にビットメモリに於ける構造的な欠陥は
メモリの１部を破壊するだけであって、３２にビットの
大きさの゛部分的な゛′叡品として使用することが可能
である。

処分して捨てられる様なものから事実上製品として提供
することの可能なものを製造することが可能であるが、
多くの問題が存在する為に、部分的な製品の１造及び販
売はあまり行なわれていない。この様な製品を１逸する
場合には、異なったビン接続を必要とする個別的な製品
どして異なった部分的な製品をストックし且つ販売する
ことが必要であり、従って経費を増加させることとなる
。

この様な製品を使用するユーザは、周一の寸法を有する
部分的な製品に対し種々のソケットを使用して興なった
配線接続をすることが必要であり、各々の部分的な製品
の在庫を維持することが必要となる。更に、この様な部
分的な製品の１造梁者が成る特定の部分的な製品が不足
している場合には、配達計画を遵守する為に部分的では
なく全体として良品の製品を代替的に供給することを余
儀無くされることがあり、一方生産を増加させることに
よって需要のある特定の種類の部分的製品をココ多く生
産することが余儀無くされる場合がある。しかしながら
、この様に生産を増加させると、ｗｌＮのない様な他の
種類の部分的製品も製造されることとなる。

本発明は、以上の点に１みなされたものであって、上述
した如き従来技術の欠点を解消するものであり、ユーザ
が製品のどの部分が動作可能状態乃至は機能的であるか
ということを知る必要性なしに自動的に製品の動作可能
部分をアドレスすることが可能な方式を与えることによ
って部分的に欠陥のある種々の製品から単一のタイプの
部分的製品乃至は低集積度製品（典型的′にはメモリ）
を生成することの可能な技術を提供することを目的とす
る。本発明に於いては、＾集積度メモリから生じる多数
の部分的製品から単一の低集積度メモリを製造すること
を可能とする。本発明の１形態に於いては、少なくとも
４個の部分を有するコンポーネントの４対の動作可能部
分をアドレスする装置を提供するものであって、前記＠
１が、Ａアドレス入力端と、Ｂアドレス入力端と、前記
Ｂアドレス入力端に接続されているＢアドレス出力端と
、前記Ｂアドレス入力端及びＢアドレス出力端とに接続
されている第１インバータと、第１ノードを前記Ａアド
レス入力端及びＢアドレス入力端の一方のみとスイッチ
動作によって接続させるべく接続されている第１スイツ
チと、Ａアドレス出力端を前記第１ノード又は第２ノー
ドの一方にのみスイッチ動作によって接続させるべく接
続されている第２スイツチと、前記第１ノードと前記第
２ノードとの闇に接続されている第２インバータと、前
記Ａアドレス出カ端とＡアドレス出力端との間に接続さ
れている第３インバータとを有することを特徴とするも
のである。

本発明の別の形態に於いては、少なくとも４個の部分を
有するメモリの任意の対の動作可能部分をアドレスする
装置を提供するものであって、前記′＠置が、Ａアドレ
ス入力端と、８アドレス入力端と、前記Ａアドレス入力
端又はＢアドレス入力端の一方を第１ノードへスイッチ
動作によって接続すべく接続されている第１スイツチと
、前記Ａアドレス入力端又はＢアドレス入力端の一方を
第２ノードヘスイツチ動作によって接続すべく接続され
ている第２スイツチと、前記第１ノード又は第３ノード
の一方をＡアドレス出力端へスイッチ動作によって接続
すべく接続されている第３スイツチと、前記第２ノード
又は第４ノードの一方をＢアドレス出力端へスイッチ動
作によって接続すべく接続されている第４スイツチと、
前記第１ノードと１３ノードとの間に接続されている第
１インバータと、前記第２ノードと第４ノードとの間に
接続されている第２インバータと、前記Ａアドレス出力
端とＡアドレス出力端との聞に接続されている第３イン
バータと、前記Ｂアドレス出力端と８アドレス出力端と
の闇に接続されている第４インバータとを有することを
特徴とするものである。

本発明の更に別の形態に於いては、回路の少なくとも４
個の部分の少なくとも２つの部分のアドレス動作を制御
する装−を提供するものであって、前記装置が、第１溶
融手段によって第１アドレスバツフアに接続されている
第１ビンと、第２１１１手段によって第２アドレスバツ
フアに接続されている第２ビンと、各アドレスバッファ
を２つの選定電位の一方へ電気的に接続させる為の可溶
手段と、前記第２ビンを前記第１アドレスバツフアへ電
気的に接続させる手段とを有することを特徴とするもの
である。

以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。以下の説明に於いては、本発
明を４個の部分に分割されており各々の部分が１６にビ
ットを有する６４にビットメモリに関して適用した場合
について説明する。

以下の実施例の説明に於いては、部分的に欠陥のある６
４にビットチップから３２にビットの製品を製造するも
のと仮定する。しかしながら、以下に記載する技術はそ
の他の寸法のメモリ又はその他の製品及び４個の部分よ
り少ないか又は多い部分を有する四品に対しても同様に
適用可能なものである。尚、“部分的製品”という用語
は製品の特定の部分をアドレスする為に２個以上のアド
レスビットを必要とする製品のことを意味し、一方“′
低集積度製品”という用語は特定の部分をアドレスする
為により少ない数のアドレスビットを必要とする製品の
ことを意味している。例えば、４個の部分からなるメモ
リの２個の部分からなる部分的製品に於いてはこれら２
個の部分を選択する為には２個のアドレスビットが必要
であり、一方低集積Ｉｔ＠品に於いては１個のアドレス
ビットのみを必要とするのみであり、選択された特定の
部分はその１個のビットの状態によって決定される。

以下に示す表１は２個のアドレスライン又はアドレスＡ
及びＢの状態を使用してメモリ又はその他のコンポーネ
ントの４個の部分の夫々を如何にアドレスすることが可
能であるかということを示している。例えば、従来のア
ドレスレコーダに於いては、ＡがＯでありＢが１である
アドレスをメモリの部分２をアドレスするものとして解
釈する。

表−二Ｌ ４　の　分の　の１　のアドレス動 アドレス 八　　８　　　　ア゛レスされた部分 ０　０　　　　　　１ ０１　　　　　　　２ １　０　　　　　　３ １　１　　　　　　４ 以下に示す表２は、メモリの４個の部分の内の２個の部
分を如何にしてアドレスすることが可能であるかという
ことを示している。例えば、Ｂが０である場合には、部
分１及び３がアドレスされ、特定の部分はビットＡの状
態によって決定される。

表２に示した６個の異なったアドレス状態は、各々が６
４にビットメモリの部分の対によって形成される３２に
ビットを有する６個の部分的製品Ｐｌ乃至Ｐ６を個別的
にアドレスする機能を有する。

Ｌ−」し Ｐｉ　　　　Ａ−ＯＢ−Ｘ　　　　　　１，２Ｐ２　　
　　Ａ−Ｉ　　　Ｂ−Ｘ　　　　　３．４Ｐ３　　　　
Ａ−Ｘ　　　Ｂ−０１，３Ｐ４　　　　Ａ−Ｘ　　　Ｂ
−１２，４Ｐ５　　　　Ａ−８１，４ Ｐ６　　　　Ａ−８２，３ （尚、Ｘ−０又は１） 第１図は、２個の外部アドレス入力端１１及び１２と４
個の内部アドレスライン１３．１４．１５．１６との間
を接続している２個のスイッチを具備したプログラマブ
ル（■込可能）アドレスバッファを示している。後述す
る如く、プログラマブルなスイッチＳ１及びＳ２の状態
を適宜プログラム（■込）することによって、表２に掲
載した６個の可能な部分的製品（各部分的製品それ自身
が２個の１６にビット部分を有している）の内の４個の
部分的製品の何れか１個をビンＡ及びビンＢへ接続させ
ることが可能である。更に、これら４個の部分的製品の
何れかに対して必要なアドレス動作はアドレス入力端１
１及び１２に接続されている特定の部分に影響を与える
ことはない。１個の動作可能な３２に製品を得る為に６
個の全ての部分的製品が必要とされる場合には、第２図
に示した様な４個のスイッチを具備したプログラマブル
アドレスバッフ７を使用することとなる。

第１図に於いて、スイッチＳ１及びＳ２の通常位置は実
線で示されており、一方プログラムした位置は点線で示
しである。これらのスイッチＳ１及びＳ２が通常位置に
ある場合には、出ｈアドレスＡがライン１３上に瑛われ
、アドレスＡがライン１４上に現われ、アドレスＢがラ
イン１５上に現われアドレスＢがライン１６上に現われ
る。第１図に示した実施例に於いては、Ａ端子１１に与
えられる外部アドレスは常に０であり、表２に示した如
く、部分的製品Ｐ１と呼ばれる。従って、これらのスイ
ッチが通常位置にある場合には、メモリの４個の部分の
内の部分１及び２がアドレスされ、部分１及び２の一方
が８アドレス入力の状態に応じて選択される。この通常
の状態を以下に示す表３の第１行目に示しである。

スイッチ＄１をプログラム位置に移動させると、端子１
１からのＡアドレスがインバータ１１０によって反転さ
れ、その結１！Ａがライン１３に供給され、一方インバ
ータ１２０はＡアドレスをライン１４へ供給させる。端
子１１へ供給されるＡアドレス入力は常に０であるので
、ライン１３上の出力は１であり、従ってメモリの部分
３及び４が選択され、且つこれらの部分３及び４の一方
が８アドレス入力の状態によって選択される。この状態
を表３の２行目に示しである。

スイッチＳ１を通常位置に残したままスイッチＳ２をプ
ログラム位置に変化させると、端子１２に供給される入
力アドレスＢがライン１３上及びライン１５上に現われ
る。この様にライン１３の状態はうイン１５の状態と常
に同じであるので、表２に示したＡ−Ｂアドレスが得ら
れ、表３の３行目に示した如く、メモリの部分１及び４
がアドレスされる。

同様に、スイッチＳ１及びＳ２の両方が１０グラム位１
に設定されると、表２に示したアドレスＡ−８がライン
１３及び１６上に現われ、表３の４行目に示した如く、
メモリの部分的製品Ｐ６（部分２及び部分３からなる）
がアドレスされる。

−１ プログラム位１に 分的　　　　　　　　　したスイッチ Ｐ１無 Ｐ２　　　　　　　　８１ Ｐ５　　　　　　　　８２ Ｐ６　　　　　　　　８１及びＳ２ 第２図は、アドレスバッファ１０と同様の動作を行なう
４個のスイッチを具備したプログラマブルアドレスバッ
ファ２０を示している。バッファ１０に於いては、８入
力端１２への入力がライン１３及び１４へ供給されてい
る。バッファ２０に於いてもこの点に関しては同様であ
り、更に端子２０への六入力をライン２５及び２６へ供
給させており、従って表２の３行目及び４行目に示した
アドレス状態を得ることを可能としており、従って部分
１及び３又は部分２及び４をアドレス動作することを可
能としている。これらの対部分は第１図に示したアドレ
スバッファ１０を使用した場合にはアドレスすることは
不可能である。

第３図は第１図及び第２図に示したプログラマブルスイ
ッチの１実施例を示しており、即ちプログラマブルスイ
ッチとしてＭｏＳトランジスタを使用した場合を示して
いる。第３図に示した２個のＭＯＳトランジスタへ供給
する制−信号Ｃは、第５図に示した回路を使用すること
によって発生させることが可能である。第５図に示した
如く、制御信＠Ｃは通常高状態であり、従ってＣは通常
低状態である。ヒユーズ５１が焼切られると、信号Ｃ及
びＣは夫々の論理状態を逆転させる。この様にして、第
３図に示したスイッチング動作を得ることが可能となる
。

第４図は、第１図及び第２図に示したプログラマブルス
イッチを論理ゲートを使用して構成した場合の実施例を
示している。第４図に示した論理ゲートは、第１ＡＮＤ
ゲート４１と、第２ＡＮＤゲート４２とＯＲゲート４３
とを有している。第４図に示した如（、このような論理
ゲート構成から得られる出力は、Ｃが１である場合には
信号ＩＮ＋であり、一方ＣがＯである場合には信号ＩＮ
２である。

第５図に示した制御信号発生器は、トランジスタ５２に
よって供給されるプログラム信号（■込信号）ＰＳＮに
よって制御される。プログラム信号ＰＳＮはスイッチが
プログラムされている場合には＾レベルとなり、従って
制御信号Ｃを高状態から低状態ヘスイッチさせる。トラ
ンジスタ５３はデプリション型のデバイスであって、ブ
リーダとして機能する。この様な信号発生器は、Ｋ、　
ＫＯｋｋＯｎＯｎ等著による“メモリ及び冗長技１ｉ（
Ｍｅｓｏｒｌｅｓ　　ａｎｄ　　Ｒｅｄｕｎｄａｎｃｙ
　　Ｔｅｃｈｎｉｑｕｅｓ　）”。

１９８１国際固体回路会議のテクニカルベーバーズダイ
ジェスト、８０−８１頁の文献に記載されている。

第６図は、図示した如く、トランジスタ６１へ供給され
る負のプログラム電圧ＶＰからプログラム信号ＰＳＮを
発生する１例を示している。この負電圧は、ＶＰが通常
の動作範囲内にある場合にはφ口を高状態とさせ、一方
ＶＰが接地電位よりもスレッシュホールド電圧を超えて
低い値にある場合にはφＤを低状態とさせる。

第７図は、電圧Ｖｃｏよりも高いプログラム電圧レベル
を使用して図示したフリップ７０ツブ７１をトリガーす
るのに必要な最小電圧によって如何にしてプログラム信
号ＰＳＮを得ることが可能であるかということを概略水
している。プログラム電圧ｖＰは、チップに接続されて
いる外部ビンを介して供給される。第６図及び第７図に
示した実施例の何れかを選択するかということに従い高
又は低のプログラム電圧を使用することが可能であるの
で、通常の信号の範囲がプログラム動作をトリガーする
のに必要なレベルに到達しない様なその他の目的を達成
する為にプログラムする為に使用したのと同一のビンを
使用することが可能である。

第８図は公知の簡単な電圧倍増器乃至は増幅器を例示し
ており、これを第６図及び第７図に示した装置と共に使
用することが可能である。

第９図は、上述した如き方法で本発明を構成する場合の
回路の好適実施例を示した如く、本発明回路はポンディ
ングパッド１００及び１１０と内部列アドレスバッフ？
１５０及び１６０との間に構成されている。これらのポ
ンディングパッドは、集積回路の周辺部の領域であって
、その集積回路を内包するパッケージに対し電気的接続
を形成することが可能である。第９図に概略水した如く
、ポンディングパッド１００は内部列アドレスバッファ
１５０と行アドレスバッファ（不図示）の両方へ接続さ
れている。ポンディングパッド１１０についても同様の
接続がなされている。第９図に示した特定の回路に於い
ては、図示した如く、１０個のトランジスタＴｌ−Ｔ１
０及びヒユーズＦ１−Ｆ７が設けられている。トランジ
スタＴ１乃至Ｔ５はデブリション型又はエンハンスメン
ト型のトランジスタとすることが可能であり、それらの
ゲートはクロック信号又は電圧Ｖｃｏ乃至はそれらのソ
ースへ接続させることが可能である。トランジスタＴ１
乃至Ｔ５の形状は可及的に小型なものとし、適宜のヒユ
ーズが焼切られる場合にトランジスタＴ６乃至ＴＩＯの
ゲート上に一層高い電圧を維持する為に幾分かのリーク
電流が得られる構成とする。

図示した如く、ヒユーズＦ１とアドレスバッファ１５０
との間に延在しているライン２７１はトランジスタＴ７
を介して正電圧＋Ｖ又はトランジスタＴ８を介して接地
へ選択的に接続させることが可能である。トランジスタ
Ｔ６のソース及びドレインはライン２６０とライン２７
１とに接続されており、トランジスタＴ６のゲー１〜は
トランジスタＴ１及びヒユーズ［４によって制御される
。

同様に、ヒユーズＦ５とアドレスバッファ１６０との間
に延在している接続ライン２６１は、トランジスタＴ９
を介して正電圧へ接続するか又はトランジスタＴ１０を
介して接地へ接続させることが可能である。

好適実施形態に於いては、これらのヒユーズをレーザを
使用することによって゛焼切°′することが可能な構成
とする。この様な技術は、Ｊ、Ｆ。

Ｍ　、　Ｂ　１ｎｄｅｌｓ著による゛耐欠陥性ＶＬＳＩ
メモリに於ける経済的歩留改善（Ｃｏ５ｔ　−Ｅ　Ｈｅ
ｃｔｌｖｅＹ　１ｅｌｄ　　ｌ　１ｐｒＯＶ＋３１８ｎ
ｔ　　ｉｎ　　Ｆ　ａｕｌｔ　−Ｔ　ｏ＋ｅｒａｎｔＶ
　Ｌ　Ｓ　Ｉ　　Ｍｅｍｏｒｙ　）　”　、　１９８１
国際固体回路会議のテクニカルベーバーズダイジェスト
、８２−８３員、の文献に記載されている。

以下に示す表４は、所望の早業積度部分的製品から手業
積度メモリを得る為に焼切るべき特定のヒユーズを纏め
て示している。例えば、表４の１行目に示した如く、部
分１と部分３とを選択する場合には、ヒユーズＦ１及び
「３の両方を焼切る。

ヒユーズＦ１を焼切ることにより、ポンディングパッド
１００がアドレスバッファ１５０から遮断される。ヒユ
ーズＦ３を焼切ることにより、ＡＣ７アドレスバツフア
をトランジスタＴ８を介して接地接続させ、従って内部
アドレスバッファ１５０をＯ”状態に保持する。この様
にして、列アドレスＡｃ　７がＯである部分的製品が３
２にメモリへ変換され、その部分の選択はバッド１１０
へ供給されるアドレスによって決定される。表４の２行
目に示した如く、メモリの部分２及び部分４が動作可能
であり機能状態にある場合には、ヒユーズＦ１及びＦ２
を焼切る。この様にして、内部列アドレスバッファ１５
０は常にトランジスタＴ７へ接続され、バッファ１５０
に対し“１”状態を形成する。

メモリの部分１及び部分２が動作可能状態にあり、部分
的製品を構成する為に選択される場合にはヒユーズＦ１
．Ｆ４．Ｆ５．Ｆ７を焼切る。ヒユーズＦ１及びＦ５を
焼切ることにより、ポンディングパッド１００をバッフ
ァ１５０から断絶させ、且つポンディングパッド１１０
をバッファ１６０から断絶させる。ヒユーズＦ７を焼切
ることにより、バッファ１６０がトランジスタＴ１０を
介して接地接続され、従ってアドレスバッファ１６０に
対してＯ状態が形成される。ヒユーズＦ４を焼切ること
により、トランジスタＴ６はオン状態を帷持し、従って
ライン２７１をライン２６０へ接続させ、バッファ１５
０の状態がポンディングパッド１１０へ与えられるアド
レスによって制御することが可能となる。

ヒユーズＦ１．Ｆ４．Ｆ５．Ｆ６を焼切ることにより、
メモリの部分３と部分４とが選択されることとなる。こ
れらのヒユーズを焼切ることにより、アドレスバッファ
１６０は“１″のみを供給し、一方バッファ１５０の状
態はポンディングパッド１１０へ与えられる信号によっ
て制御することが可能となる。最後に、ヒユーズＥ１と
Ｆ４のみを焼切った場合には、ポンディングパッド１０
０が回路の残部から断絶され、トランジスタＴ６は常に
オン状態となる。従って、アドレスバッフア１５０及び
１６０の状畷は常に同じであり、且つポンディングパッ
ド１１０へ与えられる信号に依存することとなる。

１ 選択された　　　　　　　　　　　　　　八属２Ｆｋ区
したヒユーズ　　　　　Ａｃ７Ａｃ６ （１）Ａｃ７−０　　１，３　　　　ＦＩ　　Ｆａ　　
　　　　　　　　ＯＡＣ６（２）Ａｃ７−１　　２．４
　　　　ＦＩ　　Ｆ２　　　　　　　　　１　　　　Ａ
Ｃ６（３）ＡＣ６＝０　　１．２　　　　ＰＩ　　Ｆ４
　　Ｆ５　　Ｆ７　　　ＡＣ６０（４）Ａｃ６＝１　　
３．４　　　　ＰＩ　　Ｆ４　　ＦＩ　　Ｆｓ　　　Ａ
ｃ６　　　１（５）Ａｃ７　　　　１．４　　　　ＦＩ
　　Ｆ４　　　　　　　　　　ＡＣ６ＡＣ６Ａｃ　６ 本発明によって、夫々興なった部分的製品を単一の手業
積ｒｘ１品であって、その製品のユーザにとってはその
１品の個々の部分のアドレス動作に感知する必要のない
一品に変換することが可能である。本発明の回路は製品
の速度に影響を与えることはなく、電力消費及び回路構
成に於ける増加部分は無視可能な程度である。早業積度
製品が得られるので、メモリ又はそれと共に使用される
その他の一品の応用を著しく簡単化させる。ユーザは、
メモリのアドレス機能に影響を与えることなしにアドレ
スＡＣ７として“１′′又は“０″の何れかを自由に選
択することが可能である。

本発明の部分的メモリ選択アドレス機能は、何等付加的
なビンを必要とすることなしに任意の製品及び技術と共
に構成することが可能である。適宜のアドレスバッファ
をプログラム（書込）することは、チップをウェハから
分離する前又はパッケージを行なった後に於いても行な
うことが可能である。本発明は、＾い集積度のメモリ製
品から得られる部分的な製品の多数の種類のものから単
一の種類の低集積度のメモリを得ることを可能とするも
のである。

以上、本発明の具体的構成について詳細に説明したが、
本発明はこれら具体例にのみ限定されるべきものではな
く、本発明の技術的範囲を逸脱することなしに種−々の
変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は６個の潜在的な部分的製品を有する装置ｌ内に
於いて４個の異なった部分的製品をアドレスするのに適
したプログラマブルアドレスバッファを示した論理回路
図、第２図は６１１の部分的製品を有するメモリ内に於
いて各部分的製品をアドレスするのに適したプログラマ
ブルアドレスバッファを示した論理回路図、第３図は第
１図及び第２図に於いて使用されるプログラマブルスイ
ッチの２つの状態を示した説明図、第４図は第３図に於
いて使用されるスイッチに対応する論理回路図、第５図
は制御信号を発生する為のプログラマブルなヒユーズを
有する１実施例を示した回路図、第６図はプログラマブ
ルスイッチ用のプログラム信号を発生する為の１例を示
した回路図、第７図はプログラム信号を発生する別の例
を示した回路図、第８図は電圧倍増器を示した回路図、
第９図は本発明の好適実施例を示した回路図、である。 （符号の説明） Ａ、Ｂ：　　アドレス（アドレスライン）１１．１２　
　：　　外部アドレス入力端１３−１６　：　　内部ア
ドレスライン１１０、　１２０．　　Ｉ３０：　　イン
バータ８１．８２　：　　プログラマブルスイッチ１０
０．１１０　：　　ポンディングパッド１５０；　列ア
ドレスバッファＡＯ７ １６０：　列アドレスバッファＡｃ６ 特許出願人　　　フェアチアイルド　カメラアンド　イ
ンストルメント コーポレーション 図面の浄訳内容に変更なし） ＦＩＧ、３ 手続補正型 昭和５８年　５月１１日 特許庁長官　若杉和夫　殿 １、事件の表示　　　昭和５８年　特　許　願　第　４
５３３５　　号２、発明の名称　　　部分的製品用のプ
ログラマブルアドレスバッフ７３、補正をする者 事件との関係　　　特許出願人 コーポレーション ４、代理人 ５、補正命令の日付　　　自　　発 ６、補正により増加する発明の数　　な　　し７、補正
の対象　　　　委　任　状、　図　　面８、補正の内容
　　　　　別紙の通り

Claims (1)

1. 【特許請求の範囲】 １、少なくとも４個の部分を有する回路の２個の部分を
   アドレスする装置に於いて、Ａアドレス入力端と、Ｂア
   ドレス入力端と、前記Ｂアドレス入力端に接続されてい
   るＢアドレス出力端と、前記Ｂアドレス入力端と８アド
   レス出力端とに接続されている第１インバータと、前記
   Ａアドレス入力端及びＢアドレス入力端の一方のみを第
   １ノードへスイッチ動作によって接続させるべく接続さ
   れている第１スイッチ手段と、前記第１ノードに接続さ
   れている第２インバータと、前記第１ノード又は前記第
   ２インバータの一方を第２ノードへスイッチ動作によっ
   て接続させるべく接続されている第２スイッチ手段と、
   前記第２ノードへ接続されているＡアドレス出力端と、
   第３インバータを介して前記１２ノードへ接続されてい
   るＡアドレス出力端とを有することを特徴とする装置。 ２、上記第１項に於いて、前記第１スイッチ手段及び第
   ２スイッチ手段の各々が第ｌＭＯＳトランジスタ及び第
   ２Ｍ０Ｓトランジスタを有していることを特徴とする装
   置。 ３、上記第２項に於いて、前記ＭＯＳトランジスタの各
   々がソースとドレインとゲートとを有していることを特
   徴とする装置。 ４、上記第３項に於いて、前記第１トランジスタのソー
   ス及びドレインの一方が前記第２トランジスタのソース
   及びトレインの一方へ接続されると共に出力端子へ接続
   されていることを特徴とする装置。 ５、上記第４項に於いて、前記第１トランジスタのソー
   ス及びドレインの他方へ第１人力信号が印加され、前記
   第２トランジスタのソース及びドレインの他方へ第２人
   力信号が印加されることを特徴とする装置。 ６、上記第５項に於いて、前記ＭＯＳトランジスタの各
   々のゲートへ制御信号が印加されることを特徴とする装
   置。 ７．上記第１項に於いて、前記第１スイッチ手段及び１
   ２スイッチ手段の各々が、制御信号と第１人力信号とが
   供給される第１ＡＮＤゲートと、第２人力信号と前記第
   １制御信号の反転信号が供給される第２ＡＮＤゲートと
   、前記第１ＡＮＤゲート及び第２ＡＮＤゲートの各々か
   らの出力が入力され且つ出力端子に接続されているＯＲ
   ゲートとを有することを特徴とする装置。 ８、回路の少なくとも４個の部分の何れか２個の部分を
   アドレスする装置に於いて、Ａアドレス入力端と、Ｂア
   ドレス入力端と、前記Ａアドレス入力端又はＢアドレス
   入力端の一方を第１ノードへスイッチング動作によって
   接続すべく接続されている第１スイッチ手段と、前記Ａ
   アドレス入力端又はＢアドレス入力端の一方を第２ノー
   ドへスイッチング動作によって接続すべく接続されてい
   る第２スイッチ手段と、前記第１ノード又は第３ノード
   の一方をＡアドレス出力端へスイッチ動作によって接続
   すべく接続されている第３スイッチ手段と、前記第２ノ
   ード又は第４ノードの一方を８アドレス出力端へスイッ
   チ動作によって接続すべく接続されている第４スイッチ
   手段と、前記第１ノードと第３ノードとの間に接続され
   ている第１インバータと、前記第２ノードと第４ノード
   との藺に接続されている第２インバータと、前記第３ノ
   ードとＡアドレス出力端と゛の間に接続されている第３
   インバータと、前記第４ノードと８アドレス出力端との
   間に接続されている第４インバータとを有することを特
   徴とする装置。 ９、上記第８項に於いて、前記第１スイツチ手段乃至第
   ４スイッチ手段の各々がＭＯＳトランジスタを有してい
   ることを特徴とする装置。 １０、上記第８１１に於いて、前記第１スイツチ手段乃
   至第４スイッチ手段の各々が、制御信号と第１人力信号
   とが印加される第１ＡＮＤゲートと、第２人力信号と第
   １制御信号の反転信号とが印加される第２ＡＮＤゲート
   と、前記第１ＡＮＤゲート及び第２ＡＮＤゲートの各々
   からの出力が入力され且つ出力端子に接続されているＯ
   Ｒゲートとを有することを特徴とする装置。 １１、回路の少なくとも４個の部分の内の２個の部分の
   アドレス動作を制御する装置に於いて、第１溶融手段に
   よって第１アドレスバツフアに接続されている第１ビン
   と、第２溶融手段によって第２７げレスバッファに接続
   されている第２ビンと、前記ＩＩアドレスバッファ及び
   １２アドレスバツフアの各々を選択電□位へ電気的に接
   続させる手段と、前記第２ビンを前記第１アドレスバツ
   フアへ電気的に接続させる手段とを有することを特徴と
   する装置。 １２、上記第１１１Ｎに於いて、前記選定電位が２つの
   異なった電位を有することを特徴とする装１３、上記第
   １２項に於いて、各アドレスバッファを前記２つの選定
   電位の一方へ電気的に接続させる前記手段が、前記アド
   レスバッファと前記第１電位との間に設けられた第１可
   溶接続体と前記アドレスバッファと前記第２電位との間
   に設けられた第２可溶接続体とを有することを特徴とす
   る装置。 １４、上記第１３１１に於いて、各アドレスバッファを
   他方の電位へ電気的に接続させる前記手段が第３可溶接
   続体を有することを特徴とする装置。 １５、上記第１４項に於いて、各アドレスバッファを前
   記選定電位の一方へ電気的に接続させる前記手段が、ソ
   ースとドレインとを前記選定電位と前記アドレスバッフ
   ァとに接続させた第ｌＭＯＳトランジスタを有すること
   を特徴とする装置。 １６、上記第１５項に於いて、前記ＭＯＳトランジスタ
   のゲートが可溶手段と第２Ｍ０Ｓトランジスタとの閣の
   ノードへ接続されていることを特徴とする装置。 １７、上記第１６項に於いて、前記第２Ｍ０Ｓトランジ
   スタのソース及びドレインの一方とゲートとが電気信号
   源へ接続されていることを特徴とする′＠胃。 １８、上記第１７項に於いて、接地と前記ノードとの間
   にヒユーズが接続されていることを特徴とする特許