JP3435503B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP3435503B2 JP3435503B2 JP31164794A JP31164794A JP3435503B2 JP 3435503 B2 JP3435503 B2 JP 3435503B2 JP 31164794 A JP31164794 A JP 31164794A JP 31164794 A JP31164794 A JP 31164794A JP 3435503 B2 JP3435503 B2 JP 3435503B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
係り、特に、高速のアドレス信号遷移検出回路（ＡＴＤ
回路：Ａｄｄｒｅｓｓ Ｔｒａｎｓｉｔｉｏｎ Ｄｅｔ
ｅｃｔｉｏｎ回路）等を有するＢｉＣＭＯＳ論理回路と
して用いるに好適な半導体集積回路装置に関する。
係り、特に、高速のアドレス信号遷移検出回路（ＡＴＤ
回路：Ａｄｄｒｅｓｓ Ｔｒａｎｓｉｔｉｏｎ Ｄｅｔ
ｅｃｔｉｏｎ回路）等を有するＢｉＣＭＯＳ論理回路と
して用いるに好適な半導体集積回路装置に関する。
【０００２】
【従来の技術】ＡＴＤ回路は、アドレス信号の遷移を検
出してパルス信号を生成する回路として用いられてい
る。従来のこの種の回路としては、たとえば、特開平２
−２２８１３６号公報に記載されているように、エミッ
タが共通に接続された複数個のバイポーラトランジスタ
の各ベースにＣＭＯＳまたはＢｉＣＭＯＳの多入力ＮＡ
ＮＤ、多入力ＮＯＲゲートからなる論理回路を接続し、
論理回路の出力をバイポーラトランジスタのエミッタで
高速にワイヤード・オア論理を取る複合論理回路を構成
したものが知られている。
出してパルス信号を生成する回路として用いられてい
る。従来のこの種の回路としては、たとえば、特開平２
−２２８１３６号公報に記載されているように、エミッ
タが共通に接続された複数個のバイポーラトランジスタ
の各ベースにＣＭＯＳまたはＢｉＣＭＯＳの多入力ＮＡ
ＮＤ、多入力ＮＯＲゲートからなる論理回路を接続し、
論理回路の出力をバイポーラトランジスタのエミッタで
高速にワイヤード・オア論理を取る複合論理回路を構成
したものが知られている。
【０００３】
【発明が解決しようとする課題】従来技術では、少なく
とも一つのバイポーラトランジスタが選択されている時
に、非選択状態のバイポーラトランジスタには逆バイア
ス電圧が印加されることについては十分配慮されていな
い。すなわち、ワイヤード・オア接続されたバイポーラ
トランジスタのうち非選択状態にあるバイポーラトラン
ジスタのベース電位は、全てのバイポーラトランジスタ
が非選択状態にある時には、論理回路のローレベル側の
電位Ｖｓｓ（たとえば０Ｖ）にある。そして少なくとも
一つのバイポーラトランジスタが選択されてＯＮになる
と、共通接続されたエミッタの電位は、論理回路のハイ
レベル側の電位Ｖｃｃ（たとえば３．３Ｖ）よりもベー
ス・エミッタ順方向電圧Ｖｂｅ（約０．８Ｖ）だけ低い
電位（３．３Ｖ−０．８Ｖ＝２．５Ｖ）にある。このた
め、非選択状態のバイポーラトランジスタは、ベース電
位が０Ｖにあるが、エミッタ電位が２．５Ｖとなるの
で、ベース・エミッタ間には２．５Ｖの逆バイアス電圧
が印加されることになる。特に、エージング試験時に
は、Ｖｃｃとして６Ｖ程度の電圧が印加されるので、非
選択状態のバイポーラトランジスタには５．２Ｖの逆バ
イアスが印加されることになる。この電圧は、バイポー
ラトランジスタの逆耐圧と同程度となる上、エージング
時には電流増幅率の低下を招くことになる。
とも一つのバイポーラトランジスタが選択されている時
に、非選択状態のバイポーラトランジスタには逆バイア
ス電圧が印加されることについては十分配慮されていな
い。すなわち、ワイヤード・オア接続されたバイポーラ
トランジスタのうち非選択状態にあるバイポーラトラン
ジスタのベース電位は、全てのバイポーラトランジスタ
が非選択状態にある時には、論理回路のローレベル側の
電位Ｖｓｓ（たとえば０Ｖ）にある。そして少なくとも
一つのバイポーラトランジスタが選択されてＯＮになる
と、共通接続されたエミッタの電位は、論理回路のハイ
レベル側の電位Ｖｃｃ（たとえば３．３Ｖ）よりもベー
ス・エミッタ順方向電圧Ｖｂｅ（約０．８Ｖ）だけ低い
電位（３．３Ｖ−０．８Ｖ＝２．５Ｖ）にある。このた
め、非選択状態のバイポーラトランジスタは、ベース電
位が０Ｖにあるが、エミッタ電位が２．５Ｖとなるの
で、ベース・エミッタ間には２．５Ｖの逆バイアス電圧
が印加されることになる。特に、エージング試験時に
は、Ｖｃｃとして６Ｖ程度の電圧が印加されるので、非
選択状態のバイポーラトランジスタには５．２Ｖの逆バ
イアスが印加されることになる。この電圧は、バイポー
ラトランジスタの逆耐圧と同程度となる上、エージング
時には電流増幅率の低下を招くことになる。
【０００４】本発明の目的は、非選択状態にあるトラン
ジスタに印加される逆バイアス電圧を低減することがで
きる半導体集積回路装置を提供することにある。
ジスタに印加される逆バイアス電圧を低減することがで
きる半導体集積回路装置を提供することにある。
【０００５】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、複数のトランジスタの信号出力側が互い
にワイヤード・オア接続され、各トランジスタの信号入
力側に各トランジスタの導通・非導通を制御するための
信号を発生する信号発生回路が接続された半導体集積回
路装置において、前記各トランジスタの信号入力側と信
号発生回路との間に、信号発生回路からの導通信号に応
答して導通し、且つ少なくとも一つのトランジスタが導
通状態にあることを条件に信号発生回路からの非導通信
号に応答して非導通状態となるトランジスタに印加され
る逆方向のバイアス電圧を小さくする、又は各トランジ
スタの順方向バイアス電圧よりも低い順方向バイアス電
圧を発生する自己補償手段を備えていることを特徴とす
る半導体集積回路装置を構成したものである。
に、本発明は、複数のトランジスタの信号出力側が互い
にワイヤード・オア接続され、各トランジスタの信号入
力側に各トランジスタの導通・非導通を制御するための
信号を発生する信号発生回路が接続された半導体集積回
路装置において、前記各トランジスタの信号入力側と信
号発生回路との間に、信号発生回路からの導通信号に応
答して導通し、且つ少なくとも一つのトランジスタが導
通状態にあることを条件に信号発生回路からの非導通信
号に応答して非導通状態となるトランジスタに印加され
る逆方向のバイアス電圧を小さくする、又は各トランジ
スタの順方向バイアス電圧よりも低い順方向バイアス電
圧を発生する自己補償手段を備えていることを特徴とす
る半導体集積回路装置を構成したものである。
【０００６】前記半導体集積回路装置を構成するに際し
ては、ワイヤード・オア接続されたトランジスタとし
て、バイポーラトランジスタを用いることができる。さ
らに、自己補償手段として、信号発生回路からの導通信
号に応答して導通し、且つ少なくとも一つのバイポーラ
トランジスタが導通状態にあることを条件に信号発生回
路からの非導通信号に応答してバイポーラトランジスタ
のベース電位を非導通信号のレベルよりも高いレベルに
維持するものを用いたり、信号発生回路からの導通信号
に応答して導通信号を伝送し、且つ少なくとも一つのバ
イポーラトランジスタが導通状態にあることを条件に信
号発生回路からの非導通信号に応答して非導通信号のレ
ベルよりも高いレベルの信号を発生するものを用いたり
することができる。
ては、ワイヤード・オア接続されたトランジスタとし
て、バイポーラトランジスタを用いることができる。さ
らに、自己補償手段として、信号発生回路からの導通信
号に応答して導通し、且つ少なくとも一つのバイポーラ
トランジスタが導通状態にあることを条件に信号発生回
路からの非導通信号に応答してバイポーラトランジスタ
のベース電位を非導通信号のレベルよりも高いレベルに
維持するものを用いたり、信号発生回路からの導通信号
に応答して導通信号を伝送し、且つ少なくとも一つのバ
イポーラトランジスタが導通状態にあることを条件に信
号発生回路からの非導通信号に応答して非導通信号のレ
ベルよりも高いレベルの信号を発生するものを用いたり
することができる。
【０００７】また、各半導体集積回路装置を構成するに
際しては、自己補償手段と並列に、ワイヤードオア接続
されたトランジスタのうち少なくとも一つのトランジス
タが導通状態になった後全てのトランジスタが非導通状
態になったことを条件に導通状態となって非導通信号の
レベルに近似したレベルの電圧を発生する補助自己補償
手段を備えているものを構成することができる。
際しては、自己補償手段と並列に、ワイヤードオア接続
されたトランジスタのうち少なくとも一つのトランジス
タが導通状態になった後全てのトランジスタが非導通状
態になったことを条件に導通状態となって非導通信号の
レベルに近似したレベルの電圧を発生する補助自己補償
手段を備えているものを構成することができる。
【０００８】前記各半導体集積回路装置を構成するに際
しては、自己補償手段として、ＰＭＯＳトランジスタで
構成され、このＰＭＯＳトランジスタのゲート電極の電
位は、信号発生回路から発生する非導通信号のレベルと
同電位に維持され、ＰＭＯＳトランジスタの残りの電極
のうち一方の電極は信号発生回路に接続され、他方の電
極はワイヤードオヤ接続されたトランジスタのベースに
接続されているものを用いることができる。さらに、補
助自己補償手段としては、ＮＭＯＳトランジスタで構成
され、このＮＭＯＳトランジスタのゲートと残りの電極
のうち一方の電極は互いにダイオード接続されて信号発
生回路に接続され、他方の電極はワイヤードアオ接続さ
れたトランジスタのベースに接続されているものを用い
ることができる。
しては、自己補償手段として、ＰＭＯＳトランジスタで
構成され、このＰＭＯＳトランジスタのゲート電極の電
位は、信号発生回路から発生する非導通信号のレベルと
同電位に維持され、ＰＭＯＳトランジスタの残りの電極
のうち一方の電極は信号発生回路に接続され、他方の電
極はワイヤードオヤ接続されたトランジスタのベースに
接続されているものを用いることができる。さらに、補
助自己補償手段としては、ＮＭＯＳトランジスタで構成
され、このＮＭＯＳトランジスタのゲートと残りの電極
のうち一方の電極は互いにダイオード接続されて信号発
生回路に接続され、他方の電極はワイヤードアオ接続さ
れたトランジスタのベースに接続されているものを用い
ることができる。
【０００９】また、前記各半導体集積回路装置を構成す
るに際して、自己補償手段と補助自己補償手段として
は、互いに直列接続された第１ＰＭＯＳトランジスタ及
び第２ＰＭＯＳトランジスタと、ゲート電極が互いに接
続されていると共に残りの電極のうち一方の電極が互い
に接続されて縦続接続されている第３ＰＭＯＳトランジ
スタ及び第１ＮＭＯＳトランジスタとを備えており、第
１ＰＭＯＳトランジスタのゲート電極の電位は、信号発
生回路から発生する非導通信号のレベルと同電位に維持
され、第１ＰＭＯＳトランジスタの残りの電極のうち一
方の電極は信号発生回路に接続され、第１ＰＭＯＳトラ
ンジスタの他方の電極は、ワイヤードオヤ接続されたト
ランジスタのベースに第２ＰＭＯＳトランジスタを介し
て接続され、第２ＰＭＯＳトランジスタのゲート電極
は、第３ＰＭＯＳトランジタと第１ＮＭＯＳトランジス
タとの接続点に接続され、第３ＰＭＯＳトランジスタの
一方の電極は、第１ＰＭＯＳトランジスタと第２ＰＭＯ
Ｓトランジスタとの接続点に接続され、第１ＮＭＯＳト
ランジスタの一方の電極の電位は、信号発生回路から発
生する非導通信号のレベルと同電位に維持され、第３Ｐ
ＭＯＳトランジスタと第１ＮＭＯＳトランジスタのゲー
ト電極は信号発生回路に接続されているものを用いるこ
とができる。
るに際して、自己補償手段と補助自己補償手段として
は、互いに直列接続された第１ＰＭＯＳトランジスタ及
び第２ＰＭＯＳトランジスタと、ゲート電極が互いに接
続されていると共に残りの電極のうち一方の電極が互い
に接続されて縦続接続されている第３ＰＭＯＳトランジ
スタ及び第１ＮＭＯＳトランジスタとを備えており、第
１ＰＭＯＳトランジスタのゲート電極の電位は、信号発
生回路から発生する非導通信号のレベルと同電位に維持
され、第１ＰＭＯＳトランジスタの残りの電極のうち一
方の電極は信号発生回路に接続され、第１ＰＭＯＳトラ
ンジスタの他方の電極は、ワイヤードオヤ接続されたト
ランジスタのベースに第２ＰＭＯＳトランジスタを介し
て接続され、第２ＰＭＯＳトランジスタのゲート電極
は、第３ＰＭＯＳトランジタと第１ＮＭＯＳトランジス
タとの接続点に接続され、第３ＰＭＯＳトランジスタの
一方の電極は、第１ＰＭＯＳトランジスタと第２ＰＭＯ
Ｓトランジスタとの接続点に接続され、第１ＮＭＯＳト
ランジスタの一方の電極の電位は、信号発生回路から発
生する非導通信号のレベルと同電位に維持され、第３Ｐ
ＭＯＳトランジスタと第１ＮＭＯＳトランジスタのゲー
ト電極は信号発生回路に接続されているものを用いるこ
とができる。
【００１０】
【作用】前記した手段によれば、各トランジスタの信号
入力側と信号発生回路との間に自己補償手段を設けたた
め、少なくとも一つのトランジスタが選択されて導通信
号によって導通状態となった時には、非選択状態の他の
トランジスタには非道通信号が入力されるが、非選択状
態のトランジスタに接続された自己補償手段からは、非
導通状態となるトランジスタに印加される逆方向のバイ
アス電圧を小さくたり、トランジスタの順方向バイアス
電圧よりも低い順方向バイアス電圧が発生したり、非導
通信号のレベルよりも高いレベルの信号が発生したりす
る。あるいは、自己補償手段は、バイポーラトランジス
タのベース電位を非導通信号のレベルよりも高いレベル
に維持するように作用する。このため非選択状態にある
トランジスタに印加される逆バイアス電圧を低減するこ
とができ、トランジスタの素子特性の劣化を防止するこ
とができる。そしてトランジスタとしてバイポーラトラ
ンジスタを用いた時には、非選択状態にあるバイポーラ
トランジスタのベース・エミッタ間に印加される逆バイ
アス電圧を低減することができる。
入力側と信号発生回路との間に自己補償手段を設けたた
め、少なくとも一つのトランジスタが選択されて導通信
号によって導通状態となった時には、非選択状態の他の
トランジスタには非道通信号が入力されるが、非選択状
態のトランジスタに接続された自己補償手段からは、非
導通状態となるトランジスタに印加される逆方向のバイ
アス電圧を小さくたり、トランジスタの順方向バイアス
電圧よりも低い順方向バイアス電圧が発生したり、非導
通信号のレベルよりも高いレベルの信号が発生したりす
る。あるいは、自己補償手段は、バイポーラトランジス
タのベース電位を非導通信号のレベルよりも高いレベル
に維持するように作用する。このため非選択状態にある
トランジスタに印加される逆バイアス電圧を低減するこ
とができ、トランジスタの素子特性の劣化を防止するこ
とができる。そしてトランジスタとしてバイポーラトラ
ンジスタを用いた時には、非選択状態にあるバイポーラ
トランジスタのベース・エミッタ間に印加される逆バイ
アス電圧を低減することができる。
【００１１】ＰＭＯＳトランジスタで自己補償手段を構
成し、電源電位を３．３Ｖとした場合、通常動作時に全
てのバイポーラトランジスタが非選択状態になった時に
は、バイポーラトランジスタのコモンエミッタの電位は
ローレベルになるので、予め非選択状態にあったバイポ
ーラトランジスタのベース電位（約１．３Ｖ）はカップ
リングにより、Ｖｃｃ−Ｖｂｅ＝２．５Ｖだけ引き下げ
られて約−１．２Ｖとなる。しかし、ＰＭＯＳトランジ
スタと並列にＮＭＯＳトランジスタによる補助自己補償
手段を設けると、全てのバイポーラトランジスタが非選
択状態になる時にＮＭＯＳトランジスタがＯＮとなって
トランジスタのベース電圧をローレベルよりＮＭＯＳト
ランジスタのしき値電圧分だけ低い電圧、約−０．３Ｖ
に抑制することができる。この場合、次にバイポーラト
ランジスタが選択された時に、バイポーラトランジスタ
のベース電位が通常のレベルに回復するまでの時間を短
縮することができ、高速動作を維持することが可能とな
る。
成し、電源電位を３．３Ｖとした場合、通常動作時に全
てのバイポーラトランジスタが非選択状態になった時に
は、バイポーラトランジスタのコモンエミッタの電位は
ローレベルになるので、予め非選択状態にあったバイポ
ーラトランジスタのベース電位（約１．３Ｖ）はカップ
リングにより、Ｖｃｃ−Ｖｂｅ＝２．５Ｖだけ引き下げ
られて約−１．２Ｖとなる。しかし、ＰＭＯＳトランジ
スタと並列にＮＭＯＳトランジスタによる補助自己補償
手段を設けると、全てのバイポーラトランジスタが非選
択状態になる時にＮＭＯＳトランジスタがＯＮとなって
トランジスタのベース電圧をローレベルよりＮＭＯＳト
ランジスタのしき値電圧分だけ低い電圧、約−０．３Ｖ
に抑制することができる。この場合、次にバイポーラト
ランジスタが選択された時に、バイポーラトランジスタ
のベース電位が通常のレベルに回復するまでの時間を短
縮することができ、高速動作を維持することが可能とな
る。
【００１２】また自己補償手段と補助自己補償手段をＰ
ＭＯＳを直列接続したもので構成した場合には、全ての
バイポーラトランジスタが非選択状態になった時でも、
ベース電位を０．１Ｖに抑制することができる。
ＭＯＳを直列接続したもので構成した場合には、全ての
バイポーラトランジスタが非選択状態になった時でも、
ベース電位を０．１Ｖに抑制することができる。
【００１３】
【実施例】以下、本発明の一実施例を図面に基づいて説
明する。
明する。
【００１４】図１は、本発明をＢｉＣＭＯＳ複合論理回
路に適応した時の一実施例を示す回路構成図である。図
１において、複数のバイポーラトランジスタＱ１〜Ｑｎ
は互いにワイヤード・オア接続されており、各バイポー
ラトランジスタＱｉのコレクタは電源端子Ｖｃｃに接続
され、エミッタは出力端子ＯＵＴに接続されているとと
もに、定電流源Ｍｍを介して電源端子Ｖｓｓに接続され
ている。さらに各バイポーラトランジスタＱｉのベース
Ｂ１〜ＢｎはトランスファＭＯＳトランジスタＴＭ１〜
ＴＭｎを介して２入力ＮＡＮＤゲート回路ＮＡ１〜ＮＡ
ｎに接続されている。２入力ＮＡＮＤゲート回路ＮＡ１
〜ＮＡｎは、各バイポーラトランジスタＱｉのベース電
位を制御する論理回路であり、各バイポーラトランジス
タＱｉの導通・非導通を制御するための導通信号と非道
通信号を発生する信号発生回路として用いられている。
すなわち、２入力ＮＡＮＤゲート回路ＮＡ１〜ＮＡｎの
出力がハイレベルにある時にはバイポーラトランジスタ
が選択状態となってＯＮとなる。
路に適応した時の一実施例を示す回路構成図である。図
１において、複数のバイポーラトランジスタＱ１〜Ｑｎ
は互いにワイヤード・オア接続されており、各バイポー
ラトランジスタＱｉのコレクタは電源端子Ｖｃｃに接続
され、エミッタは出力端子ＯＵＴに接続されているとと
もに、定電流源Ｍｍを介して電源端子Ｖｓｓに接続され
ている。さらに各バイポーラトランジスタＱｉのベース
Ｂ１〜ＢｎはトランスファＭＯＳトランジスタＴＭ１〜
ＴＭｎを介して２入力ＮＡＮＤゲート回路ＮＡ１〜ＮＡ
ｎに接続されている。２入力ＮＡＮＤゲート回路ＮＡ１
〜ＮＡｎは、各バイポーラトランジスタＱｉのベース電
位を制御する論理回路であり、各バイポーラトランジス
タＱｉの導通・非導通を制御するための導通信号と非道
通信号を発生する信号発生回路として用いられている。
すなわち、２入力ＮＡＮＤゲート回路ＮＡ１〜ＮＡｎの
出力がハイレベルにある時にはバイポーラトランジスタ
が選択状態となってＯＮとなる。
【００１５】トランスファＭＯＳトランジスタＴＭ１〜
ＴＭｎは、自己補償手段を構成するＰＭＯＳトランジス
タＭ１ｂ〜Ｍｎｂ、補助自己補償手段を構成するＮＭＯ
ＳトランジスタＭ１ａ〜Ｍｎａを備えて構成されてお
り、各トランジスタが互いに並列に接続され、ＰＭＯＳ
トランジスタＭ１ｂ〜Ｍｎｂのゲート電極が電源端子Ｖ
ｓｓに接続され、ＮＭＯＳトランジスタＭ１ａ〜Ｍｎａ
のゲート電極が２入力ＮＡＮＤゲート回路ＮＡ１〜ＮＡ
ｎに接続されている。各ＰＭＯＳトランジスタＭ１ｉは
導通信号に応答してＯＮとなり、少なくとも一つのバイ
ポーラトランジスタＱｉが選択されて導通状態にある時
には、非導通信号に応答して、バイポーラトランジスタ
Ｑｉのベース電位を非導通信号のレベル（０Ｖ）に近づ
けるようになっている。すなわち、ＰＭＯＳトランジス
タＭ１ｉは、図２に示すように、ソース電極とウェル１
０の電位が同じ時にはしきい値電圧として０．３〜０．
４Ｖの電圧を示すが、一つのバイポーラトランジスタＱ
ｉがＯＮにある時に非選択状態となってベース電位が低
下し、ソース電極の電位よりもウェル１０の電位が高く
なって逆バイアス電圧が印加された時には、しきい値電
圧として約１．３Ｖの電圧を示すようになっている。
ＴＭｎは、自己補償手段を構成するＰＭＯＳトランジス
タＭ１ｂ〜Ｍｎｂ、補助自己補償手段を構成するＮＭＯ
ＳトランジスタＭ１ａ〜Ｍｎａを備えて構成されてお
り、各トランジスタが互いに並列に接続され、ＰＭＯＳ
トランジスタＭ１ｂ〜Ｍｎｂのゲート電極が電源端子Ｖ
ｓｓに接続され、ＮＭＯＳトランジスタＭ１ａ〜Ｍｎａ
のゲート電極が２入力ＮＡＮＤゲート回路ＮＡ１〜ＮＡ
ｎに接続されている。各ＰＭＯＳトランジスタＭ１ｉは
導通信号に応答してＯＮとなり、少なくとも一つのバイ
ポーラトランジスタＱｉが選択されて導通状態にある時
には、非導通信号に応答して、バイポーラトランジスタ
Ｑｉのベース電位を非導通信号のレベル（０Ｖ）に近づ
けるようになっている。すなわち、ＰＭＯＳトランジス
タＭ１ｉは、図２に示すように、ソース電極とウェル１
０の電位が同じ時にはしきい値電圧として０．３〜０．
４Ｖの電圧を示すが、一つのバイポーラトランジスタＱ
ｉがＯＮにある時に非選択状態となってベース電位が低
下し、ソース電極の電位よりもウェル１０の電位が高く
なって逆バイアス電圧が印加された時には、しきい値電
圧として約１．３Ｖの電圧を示すようになっている。
【００１６】一方、各ＮＭＯＳトランジスタＭ１ｉは、
全てのバイポーラトランジスタＱｉがＯＦＦでない通常
動作時には、導通信号に応答してＯＮになり、非道通信
号に応答してＯＦＦとなる。しかし、全てのバイポーラ
トランジスタＱｉがＯＦＦとなった時には、非道通信号
に応答してＯＮとなって、しきい値に相当する電圧を発
生するようになっいる。
全てのバイポーラトランジスタＱｉがＯＦＦでない通常
動作時には、導通信号に応答してＯＮになり、非道通信
号に応答してＯＦＦとなる。しかし、全てのバイポーラ
トランジスタＱｉがＯＦＦとなった時には、非道通信号
に応答してＯＮとなって、しきい値に相当する電圧を発
生するようになっいる。
【００１７】次に、トランスファＭＯＳトランジスタＴ
Ｍｉの具体的な作用を図３と図４に従って説明する。
Ｍｉの具体的な作用を図３と図４に従って説明する。
【００１８】まず、トランスファＭＯＳトランジスタＴ
Ｍｉがない時には、図３に示すように、バイポーラトラ
ンジスタＱ２を選択し、それ以外のトランジスタを非選
択状態とすると、非選択状態のトランジスタのベース電
位は２入力ＮＡＮＤゲート回路ＮＡｉの出力電位Ｖｓｓ
（＝０Ｖ）となる。一方、選択状態にあるトランジスタ
Ｑ２のベース電位は電源電位（＝３．３Ｖ）となる。出
力端子ＯＵＴの電位は、トランジスタＱ２のベースＢ２
の電位よりベース・エミッタ順方向電圧（０．８Ｖ）だ
け低下して（３．３−０．８＝２．５Ｖ）２．５Ｖとな
る。この結果、非選択状態にあるバイポーラトランジス
タのベース・エミッタ間には２．５Ｖの逆バイアス電圧
が印加されることになる。なお、全てのバイポーラトラ
ンジスタＱｉが非選択状態にある時には各トランジスタ
Ｑｉのベース電位は０Ｖとなる。
Ｍｉがない時には、図３に示すように、バイポーラトラ
ンジスタＱ２を選択し、それ以外のトランジスタを非選
択状態とすると、非選択状態のトランジスタのベース電
位は２入力ＮＡＮＤゲート回路ＮＡｉの出力電位Ｖｓｓ
（＝０Ｖ）となる。一方、選択状態にあるトランジスタ
Ｑ２のベース電位は電源電位（＝３．３Ｖ）となる。出
力端子ＯＵＴの電位は、トランジスタＱ２のベースＢ２
の電位よりベース・エミッタ順方向電圧（０．８Ｖ）だ
け低下して（３．３−０．８＝２．５Ｖ）２．５Ｖとな
る。この結果、非選択状態にあるバイポーラトランジス
タのベース・エミッタ間には２．５Ｖの逆バイアス電圧
が印加されることになる。なお、全てのバイポーラトラ
ンジスタＱｉが非選択状態にある時には各トランジスタ
Ｑｉのベース電位は０Ｖとなる。
【００１９】これに対して、トランスファＭＯＳトラン
ジスタＴＭｉを設けた時には、図４と図５に示すよう
に、導通信号によりバイポーラトランジスタＱ２のみが
選択され、それ以外のトランジスタが非選択状態にある
時には、トランジスタＱ２のベースＢ２の電位が３．３
Ｖとなり、出力端子ＯＵＴの電位が２．５Ｖとなる。こ
の時非選択状態にあるバイポーラトタンジスタは、コモ
ンエミッタが２．５Ｖに維持されているので、ベース・
エミッタ間には逆バイアス電圧が印加される。ところ
が、非選択状態にあるトランジスタに接続されたＰＭＯ
Ｓトランジスタのしきい値電圧はソース電極の電位より
もウェル１０の電位が高く、いわゆる基板効果の影響を
受けてしきい値電圧として約１．３Ｖを示すため、非選
択状態にあるバイポーラトランジスタに印加される逆バ
イアス電圧は、Ｖｃｃ−Ｖｂｅ−１．３Ｖ＝１．２Ｖと
なる。すなわち、自己補償手段としてのＰＭＯＳトラン
ジスタが無い時には、非選択状態のあるバイポーラトラ
ンジスタには２．５Ｖの逆バイアス電圧が印加される
が、自己補償手段としてＰＭＯＳトランジスタを設ける
と、非選択状態にあるバイポーラトランジスタには逆バ
イアス電圧として１．２Ｖの電圧が印加されることにな
る。このため逆バイアス電圧によって素子が劣化するの
を抑制することができる。またエージング試験などによ
って電源電圧として６Ｖの電圧を印加しても、非選択状
態にあるバイポーラトランジスタには３．９Ｖの逆バイ
アス電圧が印加されるだけであり、素子特性の劣化を実
用上問題の無いレベルに抑えることができる。
ジスタＴＭｉを設けた時には、図４と図５に示すよう
に、導通信号によりバイポーラトランジスタＱ２のみが
選択され、それ以外のトランジスタが非選択状態にある
時には、トランジスタＱ２のベースＢ２の電位が３．３
Ｖとなり、出力端子ＯＵＴの電位が２．５Ｖとなる。こ
の時非選択状態にあるバイポーラトタンジスタは、コモ
ンエミッタが２．５Ｖに維持されているので、ベース・
エミッタ間には逆バイアス電圧が印加される。ところ
が、非選択状態にあるトランジスタに接続されたＰＭＯ
Ｓトランジスタのしきい値電圧はソース電極の電位より
もウェル１０の電位が高く、いわゆる基板効果の影響を
受けてしきい値電圧として約１．３Ｖを示すため、非選
択状態にあるバイポーラトランジスタに印加される逆バ
イアス電圧は、Ｖｃｃ−Ｖｂｅ−１．３Ｖ＝１．２Ｖと
なる。すなわち、自己補償手段としてのＰＭＯＳトラン
ジスタが無い時には、非選択状態のあるバイポーラトラ
ンジスタには２．５Ｖの逆バイアス電圧が印加される
が、自己補償手段としてＰＭＯＳトランジスタを設ける
と、非選択状態にあるバイポーラトランジスタには逆バ
イアス電圧として１．２Ｖの電圧が印加されることにな
る。このため逆バイアス電圧によって素子が劣化するの
を抑制することができる。またエージング試験などによ
って電源電圧として６Ｖの電圧を印加しても、非選択状
態にあるバイポーラトランジスタには３．９Ｖの逆バイ
アス電圧が印加されるだけであり、素子特性の劣化を実
用上問題の無いレベルに抑えることができる。
【００２０】一方、出力端子ＯＵＴの電位が２．５Ｖに
維持されている時に、バイポーラトランジスタＱ２がＯ
ＦＦとなって、全てのバイポーラトランジスタが非選択
状態になると、出力端子ＯＵＴの電位が２．５Ｖから０
Ｖに下がるときに、バイポーラトランジスタＱ１のベー
ス・エミッタ間容量によるカップリングにより、ベース
Ｂ１のベース電圧は出力端子ＯＵＴの電圧が下がるのと
同期して１．３Ｖから２．５Ｖだけ下がろうとする。し
かし、ベースＢ１の電圧がＮＭＯＳトランジスタＭ１ａ
のゲート電圧０Ｖよりしきい値電圧（０．３Ｖ）だけ下
がると、ＮＭＯＳトランジスタＭ１ａがＯＮしてベース
Ｂ１の電圧は−０．３Ｖより下に下がらなくなる。この
ＮＭＯＳトランジスタＭ１ａはベースＢ１の電圧が−
０．３Ｖになって安定するまでＯＮ状態にある。ベース
Ｂ１の電位が−０．３Ｖに維持されると、次に、バイポ
ーラトランジスタＱ１が選択されても、ベースＢ１の電
位が通常のレベルに回復するまでの時間を短縮すること
ができ、高速動作を保つことができる。
維持されている時に、バイポーラトランジスタＱ２がＯ
ＦＦとなって、全てのバイポーラトランジスタが非選択
状態になると、出力端子ＯＵＴの電位が２．５Ｖから０
Ｖに下がるときに、バイポーラトランジスタＱ１のベー
ス・エミッタ間容量によるカップリングにより、ベース
Ｂ１のベース電圧は出力端子ＯＵＴの電圧が下がるのと
同期して１．３Ｖから２．５Ｖだけ下がろうとする。し
かし、ベースＢ１の電圧がＮＭＯＳトランジスタＭ１ａ
のゲート電圧０Ｖよりしきい値電圧（０．３Ｖ）だけ下
がると、ＮＭＯＳトランジスタＭ１ａがＯＮしてベース
Ｂ１の電圧は−０．３Ｖより下に下がらなくなる。この
ＮＭＯＳトランジスタＭ１ａはベースＢ１の電圧が−
０．３Ｖになって安定するまでＯＮ状態にある。ベース
Ｂ１の電位が−０．３Ｖに維持されると、次に、バイポ
ーラトランジスタＱ１が選択されても、ベースＢ１の電
位が通常のレベルに回復するまでの時間を短縮すること
ができ、高速動作を保つことができる。
【００２１】次に、本発明の他の実施例を図６、図７及
び図８に従って説明する。
び図８に従って説明する。
【００２２】本実施例は、トランスファＭＯＳトランジ
スタＴＭ１として、ＰＭＯＳトランジスタＭ１ｂ、Ｍ１
ｃ、Ｍ１ｄ、ＮＭＯＳトランジスタＭ１ｅを設けたもの
であり、他の構成は図１のものと同様であるので、同一
のものには同一符号を付してそれらの説明は省略する。
なお、トランスファＭＯＳトランジスタＴＭｉは同一の
構成であるため、ＴＭ１についてのみ説明する。
スタＴＭ１として、ＰＭＯＳトランジスタＭ１ｂ、Ｍ１
ｃ、Ｍ１ｄ、ＮＭＯＳトランジスタＭ１ｅを設けたもの
であり、他の構成は図１のものと同様であるので、同一
のものには同一符号を付してそれらの説明は省略する。
なお、トランスファＭＯＳトランジスタＴＭｉは同一の
構成であるため、ＴＭ１についてのみ説明する。
【００２３】トランジスタＭ１ｂとＭ１ｃは互いに直列
に接続され、一方の電極がトランジスタＱ１のベースＢ
１に接続され、他方の電極が２入力ＮＡＮＤゲート回路
Ｎａ１に接続され、トランジスタＭ１ｂのゲート電極が
電源端子Ｖｓｓに接続され、トランジスタＭ１ｃのゲー
ト電極がトランジスタＭ１ｄとＭ１ｅとの接続点に接続
されている。トランジスタＭ１ｄとトランジスタＭ１ｅ
はゲート電極が互いに接続されてゲート回路ＮＡ１の接
続点Ｏ１に接続されている。トランジスタＭ１ｄの一方
の電極はトランジスタＭ１ｃとトランジスタＭ１ｂとの
接続点Ｏ２に接続されている。またトランジスタＭ１ｅ
の一方の電極は電源端子Ｖｓｓに接続されている。
に接続され、一方の電極がトランジスタＱ１のベースＢ
１に接続され、他方の電極が２入力ＮＡＮＤゲート回路
Ｎａ１に接続され、トランジスタＭ１ｂのゲート電極が
電源端子Ｖｓｓに接続され、トランジスタＭ１ｃのゲー
ト電極がトランジスタＭ１ｄとＭ１ｅとの接続点に接続
されている。トランジスタＭ１ｄとトランジスタＭ１ｅ
はゲート電極が互いに接続されてゲート回路ＮＡ１の接
続点Ｏ１に接続されている。トランジスタＭ１ｄの一方
の電極はトランジスタＭ１ｃとトランジスタＭ１ｂとの
接続点Ｏ２に接続されている。またトランジスタＭ１ｅ
の一方の電極は電源端子Ｖｓｓに接続されている。
【００２４】上記構成において、トランスファＭＯＳト
ランジスタＴＭ１に導通信号が入力されると、トランジ
スタＭ１ｂ、Ｍ１ｃがともにＯＮに、トランジスタＭ１
ｄがＯＦＦに、トランジスタＭ１ｅがＯＮになる。この
結果、接続点Ｏ１、Ｏ２の電位は３．３Ｖ、ベースＢ１
の電位は３．３Ｖとなり、エミッタＥ１の電位は２．５
Ｖとなる。
ランジスタＴＭ１に導通信号が入力されると、トランジ
スタＭ１ｂ、Ｍ１ｃがともにＯＮに、トランジスタＭ１
ｄがＯＦＦに、トランジスタＭ１ｅがＯＮになる。この
結果、接続点Ｏ１、Ｏ２の電位は３．３Ｖ、ベースＢ１
の電位は３．３Ｖとなり、エミッタＥ１の電位は２．５
Ｖとなる。
【００２５】次に、バイポーラトランジスタＱ１がＯＮ
になった後（トランジスタＱ２が選択されてＯＮになっ
ている時に）、トランスファＭＯＳトランジスタＴＭ１
に非導通信号が入力されると、トランジスタＭ１ｂ、Ｍ
１ｃがそれぞれＯＮからＯＦＦとなり、トランジスタＭ
１ｄがＯＮの状態に、トランジスタＭ１ｅがＯＦＦの状
態になる。これにより、接続点（ノード）Ｏ１の電位は
０Ｖに、接続点Ｏ２の電位は１．３Ｖとなる。さらにベ
ースＢ１の電位は２．６Ｖとなる。すなわち、トランジ
スタＭ１ｂ、Ｍ１ｃの基板効果に伴うしき値電圧（約
１．３Ｖ）の総和に相当する電圧２．６ＶがベースＢ１
の電位となる。
になった後（トランジスタＱ２が選択されてＯＮになっ
ている時に）、トランスファＭＯＳトランジスタＴＭ１
に非導通信号が入力されると、トランジスタＭ１ｂ、Ｍ
１ｃがそれぞれＯＮからＯＦＦとなり、トランジスタＭ
１ｄがＯＮの状態に、トランジスタＭ１ｅがＯＦＦの状
態になる。これにより、接続点（ノード）Ｏ１の電位は
０Ｖに、接続点Ｏ２の電位は１．３Ｖとなる。さらにベ
ースＢ１の電位は２．６Ｖとなる。すなわち、トランジ
スタＭ１ｂ、Ｍ１ｃの基板効果に伴うしき値電圧（約
１．３Ｖ）の総和に相当する電圧２．６ＶがベースＢ１
の電位となる。
【００２６】このように、トランジスタＱ２が選択され
てＯＮになっている時に、トランジスタＱ１がＯＦＦと
なっても、非選択状態にあるトランジスタＱ１のベース
・エミッタ間に逆バイアス電圧が印加されるのを防止す
ることができる。
てＯＮになっている時に、トランジスタＱ１がＯＦＦと
なっても、非選択状態にあるトランジスタＱ１のベース
・エミッタ間に逆バイアス電圧が印加されるのを防止す
ることができる。
【００２７】一方、出力端子ＯＵＴの電位が２．５Ｖに
維持されている時に、全てのバイポーラトランジスタが
非選択状態になると、トランジスタＭ１ｂはＯＦＦとな
り、トランジスタＭ１ｃはＯＦＦとなる。一方、トラン
ジスタＭ１ｄはＯＮの状態に維持され、トランジスタＭ
１ｅはＯＦＦの状態に維持されている。このため、出力
端子ＯＵＴの電位が２．５Ｖから０Ｖに下がる過程で、
ベースＢ１の電位はカップリングにより２．６Ｖから
２．５Ｖ下がり、約０．１Ｖとなる。このときトランジ
スタＭ１ｂ、バイポーラトランジスタＱ１は共にＯＦＦ
状態にあるので、ベースの電位は０．１Ｖに維持され
る。ベース電位が０．１Ｖに維持されると、次に、バイ
ポーラトランジスタＱ１が選択されても、ベースＢ１の
電位が通常のレベルに回復するまでの時間を短縮するこ
とができ、高速動作を保つことができる。
維持されている時に、全てのバイポーラトランジスタが
非選択状態になると、トランジスタＭ１ｂはＯＦＦとな
り、トランジスタＭ１ｃはＯＦＦとなる。一方、トラン
ジスタＭ１ｄはＯＮの状態に維持され、トランジスタＭ
１ｅはＯＦＦの状態に維持されている。このため、出力
端子ＯＵＴの電位が２．５Ｖから０Ｖに下がる過程で、
ベースＢ１の電位はカップリングにより２．６Ｖから
２．５Ｖ下がり、約０．１Ｖとなる。このときトランジ
スタＭ１ｂ、バイポーラトランジスタＱ１は共にＯＦＦ
状態にあるので、ベースの電位は０．１Ｖに維持され
る。ベース電位が０．１Ｖに維持されると、次に、バイ
ポーラトランジスタＱ１が選択されても、ベースＢ１の
電位が通常のレベルに回復するまでの時間を短縮するこ
とができ、高速動作を保つことができる。
【００２８】次に、本発明の応用例を図９乃至図１３に
従って説明する。
従って説明する。
【００２９】図９は、本発明のＢｉＣＭＯＳ複合論理回
路を高速ＡＴＤ回路に適応した場合の回路図である。Ａ
ＴＤ回路はパルス発生部２０００、オア論理形成部３０
００から構成されており、オア論理形成部３０００内に
トランスファＭＯＳトランジスタＴＭＩが設けられてい
る。
路を高速ＡＴＤ回路に適応した場合の回路図である。Ａ
ＴＤ回路はパルス発生部２０００、オア論理形成部３０
００から構成されており、オア論理形成部３０００内に
トランスファＭＯＳトランジスタＴＭＩが設けられてい
る。
【００３０】パルス発生部２０００は、２入力ＮＡＮＤ
２０３０、インバータ列２０５０、２入力ＮＡＮＤ２０
６０、２入力ＮＡＮＤゲート回路ＮＡ１を備えて構成さ
れている。パルス発生部２００は、入力信号のレベルが
ローレベルからハイレベルに遷移すると、２入力ＮＡＮ
Ｄ２０３０の入力がともにハイレベルとなり、その出力
はローレベルとなる。このため２入力ＮＡＮＤ回路ＮＡ
１の出力はローレベルからハイレベルに遷移する。そし
てインバータ列２０５０の伝達遅延時間を得た後、２入
力ＮＡＮＤ２０３０の一方の入力がハイレベルからロー
レベルに変わるので、２入力ＮＡＮＤ２０３０の出力は
ハイレベルとなり、２入力ＮＡＮＤゲート回路ＮＡ１の
出力は再びローレベルに戻る。
２０３０、インバータ列２０５０、２入力ＮＡＮＤ２０
６０、２入力ＮＡＮＤゲート回路ＮＡ１を備えて構成さ
れている。パルス発生部２００は、入力信号のレベルが
ローレベルからハイレベルに遷移すると、２入力ＮＡＮ
Ｄ２０３０の入力がともにハイレベルとなり、その出力
はローレベルとなる。このため２入力ＮＡＮＤ回路ＮＡ
１の出力はローレベルからハイレベルに遷移する。そし
てインバータ列２０５０の伝達遅延時間を得た後、２入
力ＮＡＮＤ２０３０の一方の入力がハイレベルからロー
レベルに変わるので、２入力ＮＡＮＤ２０３０の出力は
ハイレベルとなり、２入力ＮＡＮＤゲート回路ＮＡ１の
出力は再びローレベルに戻る。
【００３１】入力信号のレベルがハイレベルからローレ
ベルに遷移した時は、まず、２入力ＮＡＮＤ２０６０の
両方の入力がともにハイレベルになるので、その出力は
ローレベルとなり、２入力ＮＡＮＤゲート回路ＮＡ１の
出力は最初ローレベルにあるがその後ハイレベルに遷移
する。そしてインバータ列２０５０の伝達遅延時間を得
た後、２入力ＮＡＮＤ２０６０の一方の入力がハイレベ
ルからローレベルに変わるので、その出力はハイレベル
となる。一方、２入力ＮＡＮＤゲート回路２０３０の出
力もハイレベルになるので、２入力ＮＡＮＤゲート回路
ＮＡ１の出力は再びローレベルに戻る。この結果、アド
レス信号の遷移に従って、インバータ列２０５０の伝達
遅延時間に対応したパルス幅を持ったＡＴＤパルス信号
が形成される。
ベルに遷移した時は、まず、２入力ＮＡＮＤ２０６０の
両方の入力がともにハイレベルになるので、その出力は
ローレベルとなり、２入力ＮＡＮＤゲート回路ＮＡ１の
出力は最初ローレベルにあるがその後ハイレベルに遷移
する。そしてインバータ列２０５０の伝達遅延時間を得
た後、２入力ＮＡＮＤ２０６０の一方の入力がハイレベ
ルからローレベルに変わるので、その出力はハイレベル
となる。一方、２入力ＮＡＮＤゲート回路２０３０の出
力もハイレベルになるので、２入力ＮＡＮＤゲート回路
ＮＡ１の出力は再びローレベルに戻る。この結果、アド
レス信号の遷移に従って、インバータ列２０５０の伝達
遅延時間に対応したパルス幅を持ったＡＴＤパルス信号
が形成される。
【００３２】パルス発生部２０００の各出力は、それぞ
れトランスファＭＯＳトランジスタＴＭ１〜ＴＭｎを得
てバイポーラトランジスタＱ１〜Ｑｎのベースに入力さ
れる。そしてＡＴＤパルス信号がバイポーラトランジス
タＱ１〜Ｑｎの内いづれかの一つに入力されると、選択
されたバイポーラトランジスタがＯＮとなり、出力端子
ＯＵＴからＡＴＤパルス信号が出力されることになる。
れトランスファＭＯＳトランジスタＴＭ１〜ＴＭｎを得
てバイポーラトランジスタＱ１〜Ｑｎのベースに入力さ
れる。そしてＡＴＤパルス信号がバイポーラトランジス
タＱ１〜Ｑｎの内いづれかの一つに入力されると、選択
されたバイポーラトランジスタがＯＮとなり、出力端子
ＯＵＴからＡＴＤパルス信号が出力されることになる。
【００３３】図１０は本発明に係るＡＴＤ回路をメモリ
ＬＳＩに適応した場合のチップの全体構成を示す図であ
る。図１０において、半導体集積回路チップ１０は、メ
モリセルアレイからなるメモリブロック１０００ａ〜１
０００ｈ、メモリブロックを分割したメモリマット１０
１０ａ、１０２０ａ、……、１１６０ａ、……１０１０
ｈ、……、１１６０ｈ、アドレス入力バッファ１００、
プリデコーダ２００、中間バッファ１１０、デコーダお
よびセンス回路３００などを備えて構成されている。そ
してこの半導体集積回路チップ１０には、アドレス遷移
を検出してパルス状のＡＴＤ信号を発生させるパルス発
生部２０００、複数のパルス発生部間のオア論理を取る
オア論理形成部３０００、ＡＴＤ信号を各メモリセルア
レイまたはデータ入出力回路に分配する分配回路４００
０、４１００、４２００が設けられている。
ＬＳＩに適応した場合のチップの全体構成を示す図であ
る。図１０において、半導体集積回路チップ１０は、メ
モリセルアレイからなるメモリブロック１０００ａ〜１
０００ｈ、メモリブロックを分割したメモリマット１０
１０ａ、１０２０ａ、……、１１６０ａ、……１０１０
ｈ、……、１１６０ｈ、アドレス入力バッファ１００、
プリデコーダ２００、中間バッファ１１０、デコーダお
よびセンス回路３００などを備えて構成されている。そ
してこの半導体集積回路チップ１０には、アドレス遷移
を検出してパルス状のＡＴＤ信号を発生させるパルス発
生部２０００、複数のパルス発生部間のオア論理を取る
オア論理形成部３０００、ＡＴＤ信号を各メモリセルア
レイまたはデータ入出力回路に分配する分配回路４００
０、４１００、４２００が設けられている。
【００３４】なお、図１０においては、入力バッファ１
００は、簡単なために２個しか示していないが、実際に
はメモリ容量および出力ビット構成に応じて存在し、た
とえば、メモリ容量６４Ｍｂ，×４構成（１６Ｍｂ×
４）では２４個存在する。
００は、簡単なために２個しか示していないが、実際に
はメモリ容量および出力ビット構成に応じて存在し、た
とえば、メモリ容量６４Ｍｂ，×４構成（１６Ｍｂ×
４）では２４個存在する。
【００３５】次に、上記ＡＴＤ回路を用いたデータ線の
イコライズに関する動作を説明する。 パルス発生部２
０００は、アドレスの遷移による入力バッファ１００の
出力の変化を検出してＡＴＤパルス信号を生成する。そ
して各アドレス遷移の検出出力はオア論理形成部３００
０でオア論理を形成した後、分配回路４０００、４１０
０、４２００を経由してデータ線イコライズ回路に入力
される。すなわちオア論理を取るのは、アドレスのいず
れか一つが遷移したらＡＴＤパルスを発生してイコライ
ズを行なえるようにするためである。
イコライズに関する動作を説明する。 パルス発生部２
０００は、アドレスの遷移による入力バッファ１００の
出力の変化を検出してＡＴＤパルス信号を生成する。そ
して各アドレス遷移の検出出力はオア論理形成部３００
０でオア論理を形成した後、分配回路４０００、４１０
０、４２００を経由してデータ線イコライズ回路に入力
される。すなわちオア論理を取るのは、アドレスのいず
れか一つが遷移したらＡＴＤパルスを発生してイコライ
ズを行なえるようにするためである。
【００３６】分配回路４０００の実施例を図１１に、分
配回路４１００の実施例を図１２に、分配回路４２００
の実施例を図１３に示す。
配回路４１００の実施例を図１２に、分配回路４２００
の実施例を図１３に示す。
【００３７】＃０の分配回路４０００は、チップ選択信
号ＣＳとオア論理形成部３０００の出力を入力に持つ２
入力ＮＡＮＤ４０１０と、インバータ４０２０、４０３
０、４０４０から構成されている。この分配回路４００
０は、チップが選択状態、すなわちチップ選択信号ＣＳ
がハイレベルにある時にのみＡＴＤパルス信号を次段の
分配回路４１００に伝達する。
号ＣＳとオア論理形成部３０００の出力を入力に持つ２
入力ＮＡＮＤ４０１０と、インバータ４０２０、４０３
０、４０４０から構成されている。この分配回路４００
０は、チップが選択状態、すなわちチップ選択信号ＣＳ
がハイレベルにある時にのみＡＴＤパルス信号を次段の
分配回路４１００に伝達する。
【００３８】＃１の分配回路４１００は、ブロック選択
信号ＢＳＢと分配回路４０００の出力を入力に持つ２入
力ＮＯＲ回路４１１０、４１２０とインバータ４１３
０、４１４０から構成されている。この分配回路４１０
０は、選択させたメモリブロックのみ（選択されたメモ
リブロックのみＢＳＢがハイレベル）にＡＴＤパルス信
号を伝達する。
信号ＢＳＢと分配回路４０００の出力を入力に持つ２入
力ＮＯＲ回路４１１０、４１２０とインバータ４１３
０、４１４０から構成されている。この分配回路４１０
０は、選択させたメモリブロックのみ（選択されたメモ
リブロックのみＢＳＢがハイレベル）にＡＴＤパルス信
号を伝達する。
【００３９】＃２の分配回路４２００は、マット選択信
号ＭＳＢと分配回路４１００の出力を入力に持つ２入力
ＮＯＲ回路４２１０〜４２２５とインバータ４２３０〜
４２４５から構成されている。この分配回路４２００
は、選択されたメモリブロックの内選択されたメモリマ
ットのみ（選択されたメモリマットのみＭＳＢがハイレ
ベル）にＡＴＤパルス信号を伝達し、選択されたメモリ
マットのデータ線をイコライズするようになっている。
号ＭＳＢと分配回路４１００の出力を入力に持つ２入力
ＮＯＲ回路４２１０〜４２２５とインバータ４２３０〜
４２４５から構成されている。この分配回路４２００
は、選択されたメモリブロックの内選択されたメモリマ
ットのみ（選択されたメモリマットのみＭＳＢがハイレ
ベル）にＡＴＤパルス信号を伝達し、選択されたメモリ
マットのデータ線をイコライズするようになっている。
【００４０】
【発明の効果】以上説明したように、本発明によれば、
ワイヤード・オア接続されたトランジスタと信号発生回
路との間に自己補償手段を設け、ワイヤード・オア接続
されたトランジスタの内少なくとも一つのトランジスタ
が導通状態にある時に、非選択状態にあるトランジスタ
の入力側の電位を高めるようにしたため、非選択状態に
あるトランジスタに加わる逆バイアス電圧を低減するこ
とができ、素子の特性劣化を防止することができ、信頼
性の向上に寄与することができる。さらに、自己補償手
段とともに補助自己補償手段を設けたため、ワイヤード
・オア接続されたトランジスタが全て非選択状態になっ
た時でも、各トランジスタの入力側の電位を非導通信号
のレベルに近似したレベルにすることができ、非選択状
態にあるトランジスタが選択状態に移行する時の時間を
短縮することができ、高速動作を保持することができ
る。
ワイヤード・オア接続されたトランジスタと信号発生回
路との間に自己補償手段を設け、ワイヤード・オア接続
されたトランジスタの内少なくとも一つのトランジスタ
が導通状態にある時に、非選択状態にあるトランジスタ
の入力側の電位を高めるようにしたため、非選択状態に
あるトランジスタに加わる逆バイアス電圧を低減するこ
とができ、素子の特性劣化を防止することができ、信頼
性の向上に寄与することができる。さらに、自己補償手
段とともに補助自己補償手段を設けたため、ワイヤード
・オア接続されたトランジスタが全て非選択状態になっ
た時でも、各トランジスタの入力側の電位を非導通信号
のレベルに近似したレベルにすることができ、非選択状
態にあるトランジスタが選択状態に移行する時の時間を
短縮することができ、高速動作を保持することができ
る。
【図１】本発明の一実施例を示す半導体集積回路装置の
全体構成図でる。
全体構成図でる。
【図２】図１に示す装置の要部断面図である。
【図３】トランスファＭＯＳトランジスタが無い時の動
作を説明するための特性図である。
作を説明するための特性図である。
【図４】トランスファＭＯＳトランジスタを設けた時の
作用を説明するための特性図である。
作用を説明するための特性図である。
【図５】トランスファＭＯＳトランジスタを設けた時の
作用を説明するための電圧波形図である。
作用を説明するための電圧波形図である。
【図６】本発明の他の実施例を示す回路構成図である。
【図７】図６に示す回路の動作を説明するための特性図
である。
である。
【図８】図６に示す回路の動作を説明するための電圧波
形図である。
形図である。
【図９】本発明の応用例を示す高速ＡＴＤ回路構成図で
ある。
ある。
【図１０】ＡＴＤ回路をメモリＬＳＩに適応した時のチ
ップの全体構成図である。
ップの全体構成図である。
【図１１】ＡＴＤ信号を分配する分配回路の回路図であ
る。
る。
【図１２】ＡＴＤ信号を分配する分配回路の回路図であ
る。
る。
【図１３】ＡＴＤ信号を分配する分配回路の回路図であ
る。
る。
Ｑ１〜Ｑｎ バイポーラトランジスタ
ＴＭ１〜ＴＭｎ トランスファＭＯＳトランジスタ
Ｍ１ａ〜Ｍｎａ ＮＭＯＳトランジスタ
Ｍ１ｂ〜Ｍｎｂ ＰＭＯＳトランジスタ
ＮＡ１〜ＮＡｎ ２入力ＮＡＮＤゲート回路
フロントページの続き
(72)発明者 光本 欽哉
東京都小平市上水本町五丁目20番１号
株式会社 日立製作所 半導体事業部内
(56)参考文献 特開 平６−69783（ＪＰ，Ａ)
特開 平４−111611（ＪＰ，Ａ)
特開 平３−278615（ＪＰ，Ａ)
特開 平１−226215（ＪＰ，Ａ)
特開 昭63−272119（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/08
H03K 19/003
H01L 21/8249
H01L 27/06
Claims (9)
- 【請求項１】 複数のトランジスタの信号出力側が互い
にワイヤード・オア接続され、各トランジスタの信号入
力側に各トランジスタの導通・非導通を制御するための
信号を発生する信号発生回路が接続された半導体集積回
路装置において、前記各トランジスタの信号入力側と信
号発生回路との間に、信号発生回路からの導通信号に応
答して導通し、且つ少なくとも一つのトランジスタが導
通状態にあることを条件に信号発生回路からの非導通信
号に応答して非導通状態となるトランジスタに印加され
る逆方向のバイアス電圧を小さくする、又は各トランジ
スタの順方向バイアス電圧よりも低い順方向バイアス電
圧を発生する自己補償手段を備えていることを特徴とす
る半導体集積回路装置。 - 【請求項２】 複数のバイポーラトランジスタのエミッ
タが互いにワイヤード・オア接続され、各バイポーラト
ランジスタのベースに各バイポーラトランジスタの導通
・非導通を制御するための信号を発生する信号発生回路
が接続された半導体集積回路装置において、前記各バイ
ポーラトランジスタのベースと信号発生回路との間に、
信号発生回路からの導通信号に応答して導通し、且つ少
なくとも一つのバイポーラトランジスタが導通状態にあ
ることを条件に信号発生回路からの非導通信号に応答し
て非導通状態となるバイポーラトランジスタに印加され
る逆方向のバイアス電圧を小さくする、又は各バイポー
ラトランジスタの順方向バイアス電圧よりも低い順方向
バイアス電圧を発生する自己補償手段を備えていること
を特徴とする半導体集積回路装置。 - 【請求項３】 複数のバイポーラトランジスタのエミッ
タが互いにワイヤード・オア接続され、各バイポーラト
ランジスタのベースに各バイポーラトランジスタの導通
・非導通を制御するための信号を発生する信号発生回路
が接続された半導体集積回路装置において、前記各バイ
ポーラトランジスタのベースと信号発生回路との間に、
信号発生回路からの導通信号に応答して導通し、且つ少
なくとも一つのバイポーラトランジスタが導通状態にあ
ることを条件に信号発生回路からの非導通信号に応答し
てバイポーラトランジスタのベース電位を非導通信号の
レベルよりも高いレベルに維持する自己補償手段を備え
ていることを特徴とする半導体集積回路装置。 - 【請求項４】 複数のバイポーラトランジスタのエミッ
タが互いにワイヤード・オア接続され、各バイポーラト
ランジスタのベースに各バイポーラトランジスタの導通
・非導通を制御するための信号を発生する信号発生回路
が接続された半導体集積回路装置において、前記各バイ
ポーラトランジスタのベースと信号発生回路との間に、
信号発生回路からの導通信号に応答して導通信号を伝送
し、且つ少なくとも一つのバイポーラトランジスタが導
通状態にあることを条件に信号発生回路からの非導通信
号に応答して非導通信号のレベルよりも高いレベルの信
号を発生する自己補償手段を備えていることを特徴とす
る半導体集積回路装置。 - 【請求項５】 自己補償手段と並列に、ワイヤードオア
接続されたトランジスタのうち少なくとも一つのトラン
ジスタが導通状態になった後全てのトランジスタが非導
通状態になったことを条件に導通状態となって非導通信
号のレベルに近似したレベルの電圧を発生する補助自己
補償手段を備えている請求項１、２、３又は４記載の半
導体集積回路装置。 - 【請求項６】 自己補償手段はＰＭＯＳトランジスタで
構成され、このＰＭＯＳトランジスタのゲート電極の電
位は、信号発生回路から発生する非導通信号のレベルと
同電位に維持され、ＰＭＯＳトランジスタの残りの電極
のうち一方の電極は信号発生回路に接続され、他方の電
極はワイヤードオヤ接続されたトランジスタのベースに
接続されている請求項１、２、３又は４記載の半導体集
積回路装置。 - 【請求項７】 補助自己補償手段はＮＭＯＳトランジス
タで構成され、このＮＭＯＳトランジスタのゲートと残
りの電極のうち一方の電極は互いにダイオード接続され
て信号発生回路に接続され、他方の電極はワイヤードア
オ接続されたトランジスタのベースに接続されている請
求項５記載の半導体集積回路装置。 - 【請求項８】 自己補償手段は、互いに直列接続された
第１ＰＭＯＳトランジスタ及び第２ＰＭＯＳトランジス
タと、ゲート電極が互いに接続されていると共に残りの
電極のうち一方の電極が互いに接続されて縦続接続され
ている第３ＰＭＯＳトランジスタ及び第１ＮＭＯＳトラ
ンジスタとを備えており、第１ＰＭＯＳトランジスタの
ゲート電極の電位は、信号発生回路から発生する非導通
信号のレベルと同電位に維持され、第１ＰＭＯＳトラン
ジスタの残りの電極のうち一方の電極は信号発生回路に
接続され、第１ＰＭＯＳトランジスタの他方の電極は、
ワイヤードオヤ接続されたトランジスタのベースに第２
ＰＭＯＳトランジスタを介して接続され、第２ＰＭＯＳ
トランジスタのゲート電極は、第３ＰＭＯＳトランジス
タと第１ＮＭＯＳトランジスタとの接続点に接続され、
第３ＰＭＯＳトランジスタの一方の電極は、第１ＰＭＯ
Ｓトランジスタと第２ＰＭＯＳトランジスタとの接続点
に接続され、第１ＮＭＯＳトランジスタの一方の電極の
電位は、信号発生回路から発生する非導通信号のレベル
と同電位に維持され、第３ＰＭＯＳトランジスタと第１
ＮＭＯＳトランジスタのゲート電極は信号発生回路に接
続されている請求項１、２、３又は４記載の半導体集積
回路装置。 - 【請求項９】 補助自己補償手段は、互いに直列接続さ
れた第１ＰＭＯＳトランジスタ及び第２ＰＭＯＳトラン
ジスタと、ゲート電極が互いに接続されていると共に残
りの電極のうち一方の電極が互いに接続されて縦続接続
されている第３ＰＭＯＳトランジスタ及び第１ＮＭＯＳ
トランジスタとを備えており、第１ＰＭＯＳトランジス
タのゲート電極の電位は、信号発生回路から発生する非
導通信号のレベルと同電位に維持され、第１ＰＭＯＳト
ランジスタの残りの電極のうち一方の電極は信号発生回
路に接続され、第１ＰＭＯＳトランジスタの他方の電極
は、ワイヤードオヤ接続されたトランジスタのベースに
第２ＰＭＯＳトランジスタを介して接続され、第２ＰＭ
ＯＳトランジスタのゲート電極は、第３ＰＭＯＳトラン
ジタと第１ＮＭＯＳトランジスタとの接続点に接続さ
れ、第３ＰＭＯＳトランジスタの一方の電極は、第１Ｐ
ＭＯＳトランジスタと第２ＰＭＯＳトランジスタとの接
続点に接続され、第１ＮＭＯＳトランジスタの一方の電
極の電位は、信号発生回路から発生する非導通信号のレ
ベルと同電位に維持され、第３ＰＭＯＳトランジスタと
第１ＮＭＯＳトランジスタのゲート電極は信号発生回路
に接続されている請求項５記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31164794A JP3435503B2 (ja) | 1994-12-15 | 1994-12-15 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31164794A JP3435503B2 (ja) | 1994-12-15 | 1994-12-15 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08167837A JPH08167837A (ja) | 1996-06-25 |
| JP3435503B2 true JP3435503B2 (ja) | 2003-08-11 |
Family
ID=18019803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31164794A Expired - Fee Related JP3435503B2 (ja) | 1994-12-15 | 1994-12-15 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3435503B2 (ja) |
-
1994
- 1994-12-15 JP JP31164794A patent/JP3435503B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08167837A (ja) | 1996-06-25 |
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