KR19990029474A - 디멘젼 프로그램가능 퓨즈뱅크 및 그것의 제조 방법 - Google Patents

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Abstract

본 발명은 수정할 수 있는 반도체 메모리 어레이이다. 수정할 수 있는 반도체 메모리 어레이는 메인 메모리 어레이(210)를 포함한다. 메인 어레이의 로우 엘리먼트 또는 칼럼 엘리먼트를 수정하기 위한 한세트의 리던던트 로우(212) 및 한세트의 리던던트 칼럼(214). 리던던트 로우 세트 및 리던던트 칼럼 세트에 전기적으로 배선된 퓨즈뱅크 그룹(216). 수정할 수 있는 반도체 메모리 어레이는 퓨즈뱅크 그룹내에 포함된 다수의 퓨즈뱅크(218)를 더 포함한다. 다수의 퓨즈뱅크중 각각의 퓨즈뱅크는 메인 메모리 어레이의 칼럼 엘리먼트 또는 로우 엘리먼트를 어드레스하기 위하여 프로그램 가능하고, 상기 어드레스된 칼럼 엘리먼트 또는 로우 엘리먼트는 리던던트 로우 세트중 하나 또는 리던던트 칼럼 세트중 하나와 대체된다.

Description

디멘젼 프로그램가능 퓨즈뱅크 및 그것의 제조 방법
본 발명은 반도체 장치의 설계 및 제조에 관한 것이다. 특히, 본 발명은 메모리 회로에서 회로 밀도를 증가시키기 위한 개선된 방법에 관한 것이다.
메모리 회로, 예를들어, 다이나믹 랜덤 액세스 메모리 또는 필드 프로그램 가능 논리 장치에서, 메모리 셀은 어드레스용 로우 및 칼럼에 통상적으로 배치된다. 예를들어, 통상적인 다이나믹 랜덤 액세스 메모리(DRAM) 칩은 육천사백만개의 셀까지 가지며 상기 셀은 워드 라인 및 비트 라인에 의해 어드레스될 로우 및 칼럼에 배열된다. 다이나믹 랜덤 액세스 메모리 회로 및 설계는 종래 기술에 잘 공지되었고 여기에 상세히 기술되지 않는다.
통상적인 DRAM 칩의 제조 동안, 메인 어레이에서 하나 이상의 수백만 셀은 결함이 발견될 수 있다. 칩을 전체적으로 버리는 대신, 종래 설계자들은 결함있는 셀을 대체할수있도록 칩상에 리던던트(redundant) 셀을 제공하여 결함있는 셀을 바이패스하고 메모리 회로가 결함이 없는 것처럼 사용되게한다.
특히, 메인 메모리 어레이 셀이 제조동안 결함이 발견될 때, 결함 셀을 포함하는 전체 로우 또는 칼럼은 리던던트 로우 또는 칼럼에 의해 대체될 수 있다. 참고를 위하여, 셀의 전체적인 로우 또는 칼럼은 여기서 엘리먼트로 불린다. 또한, 배경 목적에 대하여, 비록 논의된 문제가 똑같이 칼럼 및 그것의 대체 문제에 적용되는 것을 바탕으로 할지라도 여기에서의 논의는 로우 및 그것의 대체에 대해 이루어질 것이다.
리던던트 엘리먼트가 메인 어레이의 결함 엘리먼트를 대체하기 위하여 사용될 때, 종래 대체 기술은 리던던트 엘리먼트가 메인 어레이 엘리먼트중 하나의 엘리먼트 대신 사용되는 것을 가리키기 위하여 제조동안 리던던트 회로의 인에이블 퓨즈를 세팅하는 것을 포함한다. 상기 리던던트 엘리먼트에 의해 대체되는 결함 메인 어레이 엘리먼트의 어드레스는 리던던트 회로의 어드레스 퓨즈를 세팅함으로써 제조동안 지정될 수 있다.
운행 시간동안, 인에이블 퓨즈 및 어드레스 퓨즈의 값은 인에이블 래치 및 어드레스 래치 각각에 로딩된다. 만약 리던던트 엘리먼트가 사용되는 것을 나타내는 값을 인에이블 래치가 포함하면, 상기 리던던트 엘리먼트는 어드레스가 어드레스 래치에 의해 지정되는 결함 메인 어레이 엘리먼트 대신 사용될 것이다. 예를들어, 도 1a는 메인 어레이(14)를 가지는 매우 간략화된 DRAM 셀(10)을 도시한다. 메인 어레이(14)는 비록 실제적으로 메인 어레이가 통상적으로 보다 많은 엘리먼트를 가질지라도 논의를 쉽게하기 위하여 단지 4개의 로우 또는 엘리먼트(0-3)만을 도시한다. 임의의 엘리먼트(0-3)를 대체하기 위하여 사용될 수 있는 리던던트 엘리먼트(16)가 도시된다.
도 1b는 다수의 리던던트 로우 및 칼럼 엘리먼트를 가지는 독립적으로 수정할 수 있는 블록(100)을 도시한다. 실질적으로, DRAM 칩은 몇 개의 독립적으로 수정할 수 있는 블록(100)으로 분할되고, 분할된 각각의 블록은 메인 메모리 어레이 블록(110)의 하나 이상의 로우 또는 칼럼을 대체하기 위하여 위하여 사용될 수 있는 한세트의 리던던트 로우 엘리먼트(112) 및 한세트의 리던던트 칼럼 엘리먼트(114)를 가진다. 예로서, 메인 메모리 어레이 블록(110)은 256 로우 엘리먼트 및 64 칼럼 엘리먼트를 포함한다고 가정한다. 이런 가정에 따라, 적어도 8개의 퓨즈 비트(즉, 28=256)는 로우를 어드레스하기 위하여 필요하고, 적어도 6개의 퓨즈 비트(즉, 26=64)는 칼럼을 어드레스하기 위하여 필요하다. 이런 이유로, 퓨즈 뱅크 그룹(116)은 각각의리던던트 로우(112')에 대한 로우 지정 퓨즈(118a)뿐 아니라, 각각의 리던던트 칼럼(114')에 대한 칼럼 지정 퓨즈(118b)를 가질것이 요구된다. 그러므로, 퓨즈 뱅크 그룹(116)은 메인 메모리 어레이 블록(110)에서 엘리먼트 결함을 대체하기 위하여 총 12개의 퓨즈 뱅크를 가질것이다(칼럼에 대하여 4개의 퓨즈 뱅크 118b 및 로우에 대하여 8개의 퓨즈 뱅크 118a).
도 1a 및 도 1b와 관련하여 기술된 종래 기술이 결함 메인 어레이 엘리먼트를 대체하기 위하여 적당하게 작용하지만, 단점이 있다. 예를들어, DRAM 셀이 용량이 증가할 때, 다수의 메인 어레이 메모리 엘리먼트를 소정 크기의 칩에 끼워넣을 필요가 생긴다. 비록 퓨즈뱅크가 DRAM같은 메모리 장치의 효과적인 수정에 필수적이지만, 메인 메모리 어레이 블록(110)에서 가능한 결함을 수정하기 위하여 필요한 로우/칼럼 지정 퓨즈뱅크의 시어(shear) 수는 칩 크기를 증가시키게 한다. 그러나 실질적으로, 설계자는 수정 작업이 완료된후 약 50%의 이용가능한 리던던트 로우 및 칼럼 엘리먼트가 사용되지 않고 남는다는 것을 인식한다. 결과적으로, 퓨즈뱅크 그룹(116)과 연관된 큰 사용되지 않은 퓨즈뱅크(118a 및 118b)는 단순히 매우 귀중한 칩 공간을 차지할 것이다. 공지된 바와같이, 매우 높은 가격 경쟁적인 DRAM 마켓에서, 모든 낭비되는 칩 공간 퍼센트는 보다 소수의 칩이 각각의 반도체 웨이퍼로부터 제조될수있기 때문에, 제조 회사에 수백만 달러의 손실을 유발한다.
그러므로 본 발명의 목적은 수정할 수 있는 메모리 블록에서 사용되지 않는 로우/칼럼 지정 퓨즈뱅크 수를 줄일 수 있는 프로그램 가능 퓨즈뱅크를 제공하는 것이다.
도 1a는 메인 어레이 엘리먼트를 대체하기 위하여 사용될 수 있는 리던던트 엘리먼트의 사용 방법을 도시한 도.
도 1b는 다수의 리던던트 로우 및 칼럼 엘리먼트를 가지는 독립적으로 수정할 수 있는 메모리 블록의 블록도.
도 2a는 본 발명의 일실시예에 따라 독립적으로 수정할 수 있는 메모리 블록의 블록도.
도 2b는 본 발명의 일실시예에 따라 지정 로우 또는 칼럼이도록 코드화될 수 있는 다수의 퓨즈를 가지는 예시적인 프로그램 가능 퓨즈뱅크를 도시한 도.
도 3은 본 발명의 다른 실시예에 따른 다수의 물리적 서브 메모리 어레이를 따라 펼쳐진 메인 메모리 어레이 블록을 가지는 반도체 장치를 도시한 도.
*도면의 주요 부분에 대한 부호의 설명*
200 : 메모리 블록 210 : 메인 메모리 어레이 블록
212 : 리던던트 로우 엘리먼트 214 : 리던던트 칼럼 엘리먼트
216 : 콤팩트 퓨즈뱅크 그룹 218 : 프로그램 가능 퓨즈뱅크
230 : 선택 노드
따라서, 종래의 리던던트 엘리먼트를 사용하여 결함 메모리 어레이에 대해 융통성있고 신뢰적인 수정능력을 제공하면서 퓨즈뱅크 수를 감소시키는 것이 목표된다.
총괄적으로, 본 발명은 리던던트 로우 엘리먼트 또는 리던던트 칼럼 엘리먼트를 어드레스하기 위하여 사용할 수 있는 프로그램 가능 퓨즈뱅크를 보다 적게 제공하는 동시에 칩 공간을 줄임으로써 이들 조건을 충족한다. 본 발명은 처리, 장치, 시스템, 디바이스 또는 방법을 포함하는 다수의 방식으로 수행될수있다는 것이 인식된다. 본 발명의 몇몇 발전적인 실시예는 아래에 기술된다.
일실시예에서, 수정할 수 있는 반도체 메모리 어레이가 개시된다. 수정할 수 있는 반도체 메모리 어레이는 메인 메모리 어레이를 포함한다. 한세트의 리던던트 로우 및 한세트의 리던던트 칼럼은 메인 메모리 어레이의 로우 엘리먼트 또는 칼럼 엘리먼트를 수정할 수 있다. 퓨즈뱅크 그룹은 리던던트 로우 세트 및 리던던트 칼럼 세트에 전기적으로 배선된다. 수정할 수 있는 반도체 메모리 어레이는 퓨즈뱅크 그룹내에 포함된 다수의 퓨즈뱅크를 더 포함한다. 다수의 퓨즈뱅크 각각은 메인 메모리 어레이의 칼럼 엘리먼트 또는 로우 엘리먼트를 어드레스하기 위하여 프로그램 가능하고, 어드레스된 칼럼 엘리먼트 또는 로우 엘리먼트는 리던던트 로우 세트중 하나의 로우 또는 리던던트 칼럼 세트의 하나의 칼럼과 대체된다.
다른 실시예에서, 수정할 수 있는 반도체 메모리 어레이를 만들기 위한 방법이 개시된다. 상기 방법은 다수의 로우 엘리먼트 및 다수의 칼럼 엘리먼트를 가지는 메인 메모리 어레이를 제공하는 것을 포함한다. 다수의 로우 엘리먼트 및 다수의 칼럼 엘리먼트중 결함있는 엘리먼트를 수정하기 위하여 다수의 리던던트 로우 엘리먼트 및 다수의 리던던트 칼럼 엘리먼트를 제공한다. 상기 방법은 메인 메모리 어레이의 다수의 칼럼 엘리먼트 또는 다수의 로우 엘리먼트중 어드레스된 엘리먼트를 적어도 하나의 리던던트 로우 또는 적어도 하나의 리던던트 칼럼으로 대체하는 것을 더 포함한다. 상기 어드레스된 엘리먼트는 다수의 리던던트 로우 엘리먼트 및 다수의 리던던트 칼럼 엘리먼트 양쪽에 배선된 퓨즈뱅크를 프로그래밍함으로써 선택된다.
다른 실시예에서, 메인 메모리 어레이, 상기 메인 메모리 어레이의 로우 엘리먼트 또는 칼럼 엘리먼트를 수정하기 위한 한세트의 리던던트 로우 엘리먼트 및 한세트의 리던던트 칼럼 엘리먼트를 포함하는 수정할 수 있는 메모리 어레이가 개시된다. 수정할 수 있는 메모리 어레이는 리던던트 로우 세트 및 리던던트 칼럼 세트에 전기적으로 결합된 퓨즈뱅크 그룹 수단을 포함한다. 수정할 수 있는 메모리 어레이는 퓨즈뱅크 그룹 수단내에 포함된 다수의 퓨즈뱅크 수단을 포함한다. 다수의 퓨즈뱅크 수단 각각은 메인 메모리 어레이의 칼럼 엘리먼트 또는 로우 엘리먼트중 하나를 어드레스하기 위하여 프로그램가능하다. 칼럼 엘리먼트 및 로우 엘리먼트중 어드레스된 엘리먼트는 리던던트 로우 엘리먼트 세트중 하나 또는 리던던트 칼럼 엘리먼트 세트중 하나와 바이패스된다.
본 발명의 다른 측면 및 장점은 첨부 도면과 본 발명의 원리를 예시적인 방식으로 도시한 다음 상세한 설명에 의해 명백하게 될 것이다.
본 발명은 첨부 도면과 관련하여 다음 상세한 설명에 의해 쉽게 이해되고, 여기서 같은 참조 번호는 같은 구조를 나타낸다.
리던던트 로우 엘리먼트 또는 리던던트 칼럼 엘리먼트를 어드레스하기 위하여 실행되고 동시에 칩 공간을 줄일 수 있는 프로그램 가능 퓨즈뱅크에 대한 본 발명은 개시된다. 다음 설명에서, 다수의 특정 설명이 본 발명의 완전한 이해를 제공하기 위하여 나타난다. 그러나 당업자는 본 발명이 이들 특정 설명 몇몇 또는 모두없이 실행된다는 것을 이해할 것이다.
도 2a는 본 발명의 일실시예에 따라 독립적으로 수정할 수 있는 메모리 블록(200)의 블록 다이어그램이다. 도시된 바와같이, 다이나믹 RAM(DRAM), 싱크로노스 DRAM(SDRAM), 또는 임의의 다른 메모리 어레이를 포함하는 랜덤 액세스 메모리(RAM)인 메인 메모리 어레이 블록(210)은 한세트의 리던던트 칼럼 엘리먼트(214) 및 한세트의 리던던트 로우 엘리먼트(212)가 제공된다. 공지된 바와같이, 리던던트 엘리먼트는 결함이 선택된 메모리 셀에서 검출될 때 메인 메모리 어레이 블록(210)의 엘리먼트를 대체하기 위하여 사용된다. 도시적으로, 콤팩트 퓨즈뱅크 그룹(216)은 선택 노드(230)에 결합된 6개의 프로그램 가능 퓨즈뱅크(218)가 제공된다. 선택 노드(230)는 리던던트 칼럼 엘리먼트(214) 세트 및 리던던트 로우 엘리먼트(212) 세트 양쪽에 접속된다.
콤팩트 퓨즈뱅크 그룹(216)내에 포함된 프로그램 가능 퓨즈뱅크(218)가 리던던트 칼럼 엘리먼트(214) 세트 및 리던던트 로우 엘리먼트(212) 양쪽에 결합되기 때문에, 각각의 프로그램 가능 퓨즈뱅크(218)는 메인 메모리 어레이 블록(210)의 로우 또는 칼럼을 리던던트 칼럼 엘리먼트(214) 세트중 하나 또는 리던던트 로우 엘리먼트(212) 세트의 하나로 대체하기 위하여 코딩된다. 메인 메모리 어레이 블록(210)내에 대체될 엘리먼트를 선택하기 위하여, 프로그램 가능 퓨즈뱅크(218)는 바람직하게 프로그램 가능 퓨즈뱅크(218)를 로우 또는 칼럼 지정 퓨즈뱅크로 전환하는 디멘젼(dimension) 퓨즈를 가진다. 상기와 같이, 모든 프로그램 가능 퓨즈뱅크(218)는 이용 가능한 퓨즈뱅크를 최적으로 사용할 수 있는 일반적인 퓨즈뱅크이다. 이런 최적의 사용은 보다 작은 칩 공간 소모 퓨즈를 제공하기 위한 능력을 사용자에게 제공하고 종래 설계와 실질적으로 동일 수정능력을 가지는 메인 메모리 어레이 블록(210)을 제공한다.
도 2b는 본 발명의 일실시예에 따라 프로그램 가능 레이저를 사용하여 프로그램될 수 있는 다수의 퓨즈를 가지는 예시적인 프로그램 가능 퓨즈뱅크(218)를 도시한다. 도시된 바와같이, 프로그램 가능 퓨즈뱅크(218)는 리던던트 로우 또는 칼럼 엘리먼트로 대체될 메인 메모리 어레이 블록(210)내의 로우 또는 칼럼 어드레스를 선택하기 위하여 사용된 8개의 어드레스싱 퓨즈(F0-F7)를 포함한다. 비록 메인 메모리 어레이 블록(210)이 집적 회로 메모리 요구에 따라 임의의 크기 또는 모양을 가질지라도, 256 로우 및 64 칼럼이 도 2a의 메인 메모리 어레이 블록(210)내에 제공된다는 것을 가정한다.
그러므로, 메인 메모리 어레이 블록(210)내의 256 로우를 어드레스하기 위하여, 프로그램 가능 퓨즈뱅크(218)의 어드레싱 퓨즈는 적어도 8개의 어드레싱 퓨즈(즉, 28=256)를 가지며, 메인 메모리 어레이 블록(210)내의 칼럼을 어드레스하기 위하여 적어도 6개의 퓨즈(즉, 26=64)를 가진다. 단일 프로그램 가능 퓨즈 뱅크(218)내에 로우 및 칼럼 어드레싱 양쪽을 수용하기 위하여, 선택된 메모리 어레이 블록내에 가장 큰수의 로우 또는 칼럼을 프로그램하기에 충분한 어드레싱 퓨즈가 존재하는 것이 목표된다. 예시적인 방식으로, 만약 선택된 메모리 어레이 블록이 512 로우 및 128 칼럼을 포함하면, 메모리 어레이내의 로우 엘리먼트를 적당히 대체하기 위하여 최소한 9(즉, 29=512) 어드레싱 퓨즈가 있어야 한다. 따라서, 만약 9 어드레싱 퓨즈가 512 로우를 수용하기 위하여 제공되면, 메모리 어레이 블록에 128 칼럼을 어드레스하기 위하여 필요한 7 퓨즈(즉, 27=128)를 수용하기에 충분한 어드레싱 퓨즈가 있을 것이다.
그러므로 도 2b에 도시된 8개의 어드레싱 퓨즈는 단순히 예시적이고, 임의의 수의 어드레싱 퓨즈가 메인 메모리 어레이 블록(210) 크기를 수용하기 위하여 프로그램 가능 퓨즈뱅크(218)의 부분으로서 제공될 수 있다. 게다가, 셀 결함이 검출될 때 전체 엘리먼트를 대체하는데 본 논의가 집중되었지만, 보다 특정한 어드레싱을 수행함으로써 결함 엘리먼트의 선택된 부분만을 대체하는 것이 가능하다.
프로그램 가능 퓨즈뱅크(218)는 메인 메모리 어레이 블록(210)내 선택된 어드레스를 리던던트 엘리먼트로 대체하는 것을 나타내기 위하여 인에이블 퓨즈를 포함한다. 통상적인 다이나믹 랜덤 액세스 메모리(DRAM)에서 실행중 보다 많은 정보와 인에이블 퓨즈의 사용을 위하여, 여기에서 참조로써 통합되고 1997년 6월 20일에 출원되었으며 공동출원중인 발명의 명칭이 개선된 리던던트 회로 및 개선 방법인 제 08/879,726 호(위임 도킷 번호 97P7495US/SMNJP005)가 참조된다.
본 발명의 일실시예에 따른 프로그램 가능 퓨즈뱅크(218)는 프로그램 가능 퓨즈뱅크(218)가 메인 메모리 어레이 블록(210)의 로우 또는 칼럼에 가요적으로 응용할 수 있는 디멘젼 퓨즈를 포함한다. 지정된 로우 또는 칼럼이 아닌 프로그램 가능 퓨즈뱅크(218)를 제공함으로써 메인 메모리 어레이 블록(210)에서 리던던트 칼럼 엘리먼트(214) 세트 및 리던던트 로우 엘리먼트(212) 세트로 수정하기에 필요한 퓨즈뱅크 수가 감소된다는 것이 인식된다. 다른 말로, 로우 또는 칼럼 지정 퓨즈뱅크를 가질 필요를 제거함으로써, 통상적인 메인 메모리 어레이 블록에서 예상되는 수정을 달성하기 위한 퓨즈뱅크 수의 약 반만큼만을 사용하는 것이 가능하다.
메인 메모리 어레이 블록에서 적당한 수정을 달성하기 위하여 필요한 물리적인 퓨즈뱅크 수의 효과적인 감소를 도시하기 위하여, 12개의 퓨즈뱅크가 도 1b에 도시된 종래 설계에 필요하다. 특히, 4개의 퓨즈뱅크(118b)는 칼럼을 어드레싱하기 위하여 필요하고, 8개의 퓨즈뱅크(118a)는 로우를 어드레싱하기 위하여 필요하다. 그러나, 단지 6개의 퓨즈뱅크가 콤팩트 퓨즈뱅크 그룹(216)내에 제공되기 때문에, 다른 6개의 퓨즈뱅크에 의해 이미 차지된 칩 영역은 칩 크기를 감소시키고 여러 가지의 집적 회로 논리를 루팅하기 위하여 사용될 수 있다. 일실시예에서, 6개의 프로그램 가능 퓨즈뱅크(218)는 메인 메모리 어레이 블록(210)의 로우 또는 칼럼을 리던던트 로우 엘리먼트(212) 세트 및 리던던트 칼럼 엘리먼트(214) 세트로 대체하기 위하여 사용될 수 있다. 상기와 같이, 6개의 리던던트 엘리먼트는 모두 6개의 프로그램 가능 퓨즈 뱅크(218)가 단지 로우 또는 칼럼 엘리먼트만을 대체하기 위하여 사용되는 경우를 수용하기 위하여 리던던트 엘리먼트(212 및 214) 세트 각각에 제공된다.
상기된 바와같이, 퓨즈뱅크 수의 감소는 각각의 독립적으로 수정할 수 있는 블록(200) 각각을 설계하는데 필요한 칩 크기를 감소시키는 바람직한 효과를 가진다. 게다가, 보다 작은 수의 퓨즈 뱅크에 의해 제공되는 추가의 칩 공간은 회로 논리를 실행하기 위하여 사용되고, 이것은 통상적으로 칩 크기를 증가하는데 책임이 있다.
도 3은 본 발명의 일실시예에 따라 다수의 물리적 서브 메모리 어레이를 따라 펼쳐져있는 메인 메모리 어레이 블록을 가지는 반도체 장치(300)를 도시한다. 이 실시예에서, 도 2a의 메인 메모리 어레이 블록(210)은 반도체 장치(300)를 통하여 사용될 수 있는 다수의 논리를 따라 분할되고 배치된다. 상기된 바와같이, 메모리 장치의 제조 및 검사동안 서브 메모리 어레이내의 결함 셀을 수정할 필요가 종종 있다. 통합된 메모리 어레이 블록(210)의 경우에, 각각의 서브 메모리 어레이(310a, 310b 및 310n)는 결함 셀을 가지는 관련 서브 메모리 어레이내의 엘리먼트를 대체하기 위하여 관련된 리던던트 칼럼 엘리먼트(314a) 및 리던던트 로우 엘리먼트(312a)가 제공된다.
도시된 바와같이, 반도체 장치(300)는 정렬된 퓨즈뱅크 그룹(316)이 선택된 리던던트 로우 엘리먼트 및 리던던트 칼럼 엘리먼트에 최대 밀도 와이어 루팅을 달성하기 위하여 임의의 배열로 설계되는 스파인(spine) 지역(350)을 가진다. 스파인 지역(350)은 와이어 루팅, 다수의 논리 설계, 및 퓨즈뱅크 설계에 사용될 수 있는 칩상의 비메모리 어레이 지역이라 불린다. 게다가, 메모리 칩은 스파인 지역(350)에 일반적으로 수직인 비메모리 어레이 벨트(belt) 지역(도시되지 않음)에 의해 통상적으로 나뉘어진다. 이들 벨트 지역은 와이어 루팅, 다수의 논리 설계, 및 퓨즈뱅크 설계에 통상적으로 이용할 수 있다.
도 2b의 실시예에서 처럼, 각각의 프로그램 가능 퓨즈뱅크(218)는 프로그램 가능 퓨즈뱅크(218)가 각각의 서브 메모리 어레이(310a, 310b 및 310n)내 결함 칼럼 엘리먼트 또는 결함 로우 엘리먼트를 어드레스하기 위하여 사용되는지를 식별하기 위하여 어드레싱 퓨즈, 인에이블 퓨즈, 및 디멘젼 퓨즈가 제공된다. 예시적 방식으로, 프로그램 가능 퓨즈뱅크(218)중 하나가 서브 메모리 어레이중 하나의 결함 칼럼 엘리먼트를 수정하기 위하여 프로그램되었다고 가정하면, 리던던트 칼럼 엘리먼트(314a, 314b 및 314n)는 동시에 각각의 서브 메모리 어레이와 대체될 것이다. 결함 칼럼과 리던던트 칼럼 엘리먼트(314a, 314b 및 314n)의 동시 대체는 통합된 메모리 어레이 블록이 서브 메모리 어레이로 분할되기 때문에 발생한다.
그러나, 프로그램 가능 퓨즈뱅크(218)의 디멘젼 퓨즈가 서브 메모리 어레이중 하나의 로우 엘리먼트를 대체하기 위하여 프로그램될 때, 단지 하나의 리던던트 로우 엘리먼트는 서브 메모리 어레이(310a, 310b 또는 310n)중 하나의 로우를 대체하기 위하여 사용될 것이다. 설계 밀도를 개선하는데 도움을 주는 임의의 방식으로 프로그램 가능 퓨즈뱅크를 배열하기 위한 능력이 실행된다는 것이 인식된다. 그러므로, 프로그램 가능 퓨즈뱅크(218)의 도시된 정렬은 밀도를 개선시키는데 도움을 주기 위하여 반도체 장치(300)의 임의의 부분상에 설계될 수 있다. 이런 방식으로, 만약 논리 장치가 반도체 장치(300)의 집적 회로를 완성하기 위하여 필요하면, 보다 적은 프로그램 가능 퓨즈뱅크(218)가 상기 공간을 차지하기 때문에 보다 많은 스파인 지역(350)이 사용될 수 있다.
다른 실시예에서, 메모리 어레이로부터 떨어져 모든 리던던트 로우, 칼럼 및 퓨즈뱅크를 배치하는 것이 가능하다. 예시적인 방식으로, 리던던트 칼럼 및 리던던트 로우를 포함하는 리던던트 메모리 어레이는 상기된 스파인 지역(350) 또는 벨트 지역에 설계될 수 있다. 게다가, 퓨즈뱅크는 논리 장치의 임의의 메모리 부분에 배치될 수 있다. 그러므로 디멘젼 프로그램 가능 퓨즈뱅크는 보다 적은 사용되지 않은 퓨즈뱅크를 남기면서 가장 효과적인 방식으로 공간에 메모리 어레이 및 퓨즈뱅크를 배치하는 것과 관련하여 보다 많은 융통성을 설계자에게 제공한다. 상기된 바와같이, DRAM 메모리 장치같은 메모리 장치의 가격 경쟁력은 매우 강하고, 각각의 낭비된 칩 공간 퍼센트는 각각의 반도체 웨이퍼로부터 보다 적은 칩이 제조됨으로 인하여 수백만 달러의 손실을 발생시킨다.
비록 상기 발명이 명확한 이해를 위하여 몇몇 설명으로 기술되었지만, 어떤 변화 및 변형은 첨부된 청구범위내에서 실핼될 수 있다. 따라서, 상기 실시예는 도시적인 것이며 제한되지 않고, 본 발명은 여기에 주어진 설명을 제한하는 것이 아니라 첨부된 청구범위의 범위내에서 변형될 수 있다.
본 발명에 따라 프로그램 가능 퓨즈뱅크를 제공함으로써 수정할 수 있는 메모리 블록에서 사용되지 않는 로우/칼럼 지정 퓨즈뱅크 수를 줄일 수 있으며, 종래의 리던던트 엘리먼트를 가지는 결함 메모리 어레이에 대해 융통성있고 신뢰적인 수정능력을 제공한다.

Claims (25)

  1. 수정할 수 있는 반도체 메모리 어레이에 있어서,
    메인 메모리 어레이;
    상기 메인 메모리 어레이의 로우 엘리먼트 또는 칼럼 엘리먼트를 수정하기 위한 한세트의 리던던트 로우 및 한세트의 리던던트 칼럼; 및
    다수의 퓨즈뱅크를 포함하고, 상기 다수의 퓨즈뱅크 각각은 상기 메인 메모리 어레이의 칼럼 엘리먼트 및 로우 엘리먼트중 하나를 어드레스하기 위하여 프로그램 가능하고, 칼럼 엘리먼트 및 로우 엘리먼트중 어드레스된 엘리먼트는 리던던트 로우 세트중 하나의 로우 또는 리던던트 칼럼 세트중 하나의 칼럼으로 대체되는 것을 특징으로 하는 반도체 메모리 어레이.
  2. 제 1 항에 있어서, 다수의 퓨즈뱅크에서 각각의 퓨즈뱅크는 대체하기 위한 칼럼 엘리먼트 및 로우 엘리먼트중 하나의 어드레스를 선택하기 위하여 프로그램되는 디멘젼 퓨즈를 가지는 것을 특징으로 하는 반도체 메모리 어레이.
  3. 제 2 항에 있어서, 상기 다수의 퓨즈뱅크는 리던던트 로우 세트 및 리던던트 칼럼 세트에 전기적으로 배선된 퓨즈뱅크 그룹에 배열되는 것을 특징으로 하는 반도체 메모리 어레이.
  4. 제 3 항에 있어서, 상기 다수의 퓨즈뱅크 각각은 메인 메모리 어레이의 어드레스를 프로그래밍하기 위한 다수의 어드레싱 퓨즈를 포함하는 것을 특징으로 하는 반도체 메모리 어레이.
  5. 제 4 항에 있어서, 상기 다수의 퓨즈뱅크 각각은 어드레싱 퓨즈에 프로그램된 어드레스를 선택하기 위한 인에이블 퓨즈를 포함하는 것을 특징으로 하는 반도체 메모리 어레이.
  6. 제 5 항에 있어서, 상기 퓨즈뱅크 그룹은 선택 노드에서 리던던트 로우 세트 및 리던던트 칼럼 세트에 전기적으로 결합되는 것을 특징으로 하는 반도체 메모리 어레이.
  7. 제 4 항에 있어서, 상기 메인 메모리 어레이는 n개의 로우 엘리먼트 및 m개의 칼럼 엘리먼트를 가지는 것을 특징으로 하는 반도체 메모리 어레이.
  8. 제 2 항에 있어서, 상기 메인 메모리 어레이는 리던던트 로우 세트 및 리던던트 칼럼 세트중 선택된 세트를 수정할 수 있는 서브 메모리 어레이 그룹으로 분할되는 것을 특징으로 하는 반도체 메모리 어레이.
  9. 제 8 항에 있어서, 상기 퓨즈뱅크 그룹은 반도체 메모리 칩의 스파인 지역에 배치되는 것을 특징으로 하는 반도체 메모리 어레이.
  10. 제 9 항에 있어서, 상기 퓨즈뱅크 그룹내에 포함된 다수의 퓨즈뱅크는 서브 메모리 어레이 그룹에 배선을 용이하게 하기 위하여 정렬된 방향으로 정렬되는 것을 특징으로 하는 반도체 메모리 어레이.
  11. 제 4 항에 있어서, 상기 메인 메모리 어레이는 다이나믹 랜덤 액세스 메모리 어레이인 것을 특징으로 하는 반도체 메모리 어레이.
  12. 수정할 수 있는 반도체 메모리 어레이를 제조하기 위한 방법에 있어서,
    다수의 로우 엘리먼트 및 다수의 칼럼 엘리먼트를 가지는 메인 메모리 어레이를 제공하는 단계;
    다수의 로우 엘리먼트 및 다수의 칼럼 엘리먼트중 결함 엘리먼트를 수정하기 위하여 다수의 리던던트 로우 엘리먼트 및 다수의 리던던트 칼럼 엘리먼트를 제공하는 단계; 및
    메인 메모리 어레이의 다수의 칼럼 엘리먼트 및 다수의 로우 엘리먼트중 어드레스된 엘리먼트를 적어도 하나의 리던던트 로우 및 리던던트 칼럼으로 대체하는 단계를 포함하고, 상기 어드레스된 엘리먼트는 다수의 리던던트 로우 엘리먼트 및 다수의 리던던트 칼럼 엘리먼트 양쪽에 배선된 퓨즈뱅크를 프로그래밍함으로써 선택되는 것을 특징으로 하는 반도체 메모리 어레이 제조 방법.
  13. 제 12 항에 있어서, 상기 퓨즈뱅크는 메인 메모리 어레이의 다수의 칼럼 엘리먼트 및 다수의 로우 엘리먼트중 대체 엘리먼트를 선택하는 디멘젼 퓨즈를 코딩함으로써 프로그램되는 것을 특징으로 하는 반도체 메모리 어레이 제조 방법.
  14. 제 13 항에 있어서, 상기 다수의 리던던트 로우 엘리먼트 및 다수의 리던던트 칼럼 엘리먼트는 양쪽 모두 퓨즈뱅크에 결합되는 것을 특징으로 하는 반도체 메모리 어레이 제조 방법.
  15. 제 14 항에 있어서, 상기 퓨즈뱅크는 메인 메모리 어레이의 어드레스를 프로그래밍하기 위한 다수의 어드레싱 퓨즈를 포함하는 것을 특징으로 하는 반도체 메모리 어레이 제조 방법.
  16. 제 15 항에 있어서, 상기 퓨즈뱅크는 어드레싱 퓨즈에 프로그램된 어드레스를 선택하기 위한 인에이블 퓨즈를 포함하는 것을 특징으로 하는 반도체 메모리 어레이 제조 방법.
  17. 제 12 항에 있어서, 상기 메인 메모리 어레이는 다수의 관련 서브 메모리 어레이로 분할되는 것을 특징으로 하는 반도체 메모리 어레이 제조 방법.
  18. 제 17 항에 있어서, 상기 퓨즈뱅크는 반도체 메모리 칩의 스파인 지역에 배치되는 것을 특징으로 하는 반도체 메모리 어레이 제조 방법.
  19. 제 18 항에 있어서, 상기 다수의 리던던트 로우 엘리먼트 및 다수의 리던던트 칼럼 엘리먼트는 반도체 메모리 칩의 스파인 지역에 배치되는 것을 특징으로 하는 반도체 메모리 어레이 제조 방법.
  20. 제 19 항에 있어서, 상기 반도체 메모리 칩은 다이나믹 랜덤 액세스 메모리 장치인 것을 특징으로 하는 반도체 메모리 어레이 제조 방법.
  21. 메인 메모리 어레이의 로우 엘리먼트 또는 칼럼 엘리먼트를 수정하기 위하여 메인 메모리 어레이, 리던던트 로우 엘리먼트 세트 및 리던던트 칼럼 엘리먼트 세트를 포함하는 수정할 수 있는 메모리 어레이에 있어서,
    리던던트 로우 세트 및 리던던트 칼럼 세트에 전기적으로 결합된 퓨즈뱅크 그룹 수단; 및
    상기 퓨즈뱅크 그룹 수단내에 포함된 다수의 퓨즈뱅크 수단을 포함하고, 다수의 퓨즈뱅크 수단 각각은 메인 메모리 어레이의 칼럼 엘리먼트 및 로우 엘리먼트중 하나를 어드레스하기 위하여 프로그램 가능하고, 상기 칼럼 엘리먼트 및 로우 엘리먼트중 어드레스된 엘리먼트는 리던던트 로우 엘리먼트 세트 및 리던던트 칼럼 엘리먼트 세트중 하나와 바이패스되는 것을 특징으로 하는 메모리 어레이.
  22. 제 21 항에 있어서, 상기 다수의 퓨즈뱅크 수단 각각은 대체하기 위한 칼럼 엘리먼트 및 로우 엘리먼트중 하나의 어드레스를 선택하기 위하여 프로그램된 디멘젼 퓨즈를 가지는 것을 특징으로 하는 메모리 어레이.
  23. 제 22 항에 있어서, 상기 다수의 퓨즈뱅크 수단 각각은 메인 메모리 어레이의 어드레스를 프로그래밍하기 위한 다수의 어드레싱 퓨즈 수단을 포함하는 것을 특징으로 하는 메모리 어레이.
  24. 제 23 항에 있어서, 상기 메인 메모리 수단은 랜덤 액세스 메모리인 것을 특징으로 하는 메모리 어레이.
  25. 제 23 항에 있어서, 상기 메인 메모리 수단은 다이나믹 랜덤 액세스 메모리인 것을 특징으로 하는 메모리 어레이.
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