KR100562209B1 - 결함메모리엘리먼트를대체하는개선된리던던트회로및그대체방법 - Google Patents

Abstract

메모리 어레이의 결함 엘리먼트를 대체하는 방법이 개시되었다. 이 방법은 제 1 리던던트 회로를 형성하는 단계를 포함하며, 차례로 제 1 복수의 주소퓨즈를 형성하는 단계를 포함한다. 제 1 복수의 주소퓨즈는 세팅되었을 때 결함 엘리먼트중의 하나의 주소를 지정하도록 구성된다. 이 방법은 제 1 복수의 주소랫치를 형성하는 단계를 포함하며, 제 1 복수의 주소랫치중의 각각의 랫치는 제 1 복수의 주소퓨즈중의 각각의 퓨즈와 연결된다. 제 1 리던던트 엘리먼트를 형성하는 단계를 더 포함한다. 따라서, 본 방법은 제 1 디코딩 논리회로를 형성하는 단계를 포함한다. 제1 디코딩 논리회로는 제 1 복수의 주소랫치와 리던던트 엘리먼트에 연결된다. 제1 디코딩 논리회로는 제 1 복수의 주소퓨즈에 저장된 비트패턴이 제 1 예정값과 다른 지의 여부를 메모리 어레이의 동작 동안 확인하기 위해 그리고 만일 비트패턴이 예정값과 상이하다면 제 1 리던던트 엘리먼트를 대체모드에 있도록 하기 위해 구성된다. 이 대체모드는 동작 동안 결함 엘리먼트중의 하나의 위치에 사용될 수 있게 한다.

Description

결함 메모리 엘리먼트를 대체하는 개선된 리던던트 회로 및 그 대체방법

본 발명은 반도체 디바이스의 설계 및 제조에 관한 것으로 더욱 상세히는, 메모리 회로에 회로 집적도를 증대시키는 개선된 기술에 관한 것이다.

동적 램 또는 필드 프로그램가능 논리장치와 같은 메모리 회로에서, 메모리 셀은 주소지정을 목적으로 행 및 열로서 배열된다. 예를 들어, 전형적인 DRAM 칩은 6천 4백만 개의 셀을 가질 수 있으며, 이것은 워드라인 및 비트라인에 의해 주소가 지정되도록 행 및 열로 배열될 수 있다. DRAM 회로 및 설계는 종래기술에서 공지되어 있으며 본 명세서에선 간략히 하기 위해 세부사항은 설명되지 않는다.

통상적인 DRAM 칩의 제조 동안, 주 어레이의 일백만개 이상의 셀이 결함 있는 것으로 발견될 수 있다. 전체 칩을 폐기하기 이전에, 과거의 설계자들은 결함 셀을 대체할 수 있는 리던던트 셀을 제공하여 왔으며, 이렇게 하여 결함 셀을 무시하고 메모리 셀이 결함이 없는 것처럼 사용할 수 있게 한다.

주 메모리 어레이의 셀이 제조 동안 결함있는 것으로 발견된다면, 결함 셀을 포함하는 전체 행 및 열은 일반적으로 리던던트 행 또는 열에 의해 대체된다. 설명을 용이하게 하기 위해, 셀의 전체 행 또는 열은 본 명세서에서 엘리먼트로서 참조된다. 또한 이해를 용이하게 하기 위해, 본 명세서에선 열 및 열의 대체에 대해서도 마찬가지로 적용될 수 있음을 유의해야 할 지라도 행 및 행의 대체를 참조하여 설명된다.

리던던트 엘리먼트가 주 어레이의 결함 엘리먼트를 대체하기 위해 사용될때, 종래의 대체기술은 리던던트 엘리먼트가 주 어레이의 엘리먼트중의 하나를 대신하여 사용되어야 함을 나타내기 위해 제조 동안 리던던트 회로의 인에이블 퓨즈를 설정하는 것을 포함한다. 리던던트 엘리먼트에 의해 대체될 결함있는 주 어레이 엘리먼트의 주소는 제조 동안 상기 리던던트 회로의 주소 퓨즈를 설정함으로써 지정된다. 실행시간 동안, 인에이블 퓨즈 및 주소 퓨즈의 값은 각각 인에이블 랫치 및 주소 랫치에 적재된다. 인에이블 랫치가 사용되어야 할 리던던트 엘리먼트를 지정하는 값을 포함한다면, 리던던트 엘리먼트는 주소랫치에 의해 주소가 지정되는 결함있는 주 어레이 엘리먼트 대신에 사용될 것이다.

더욱 상세히 설명하면, 도 1은 주 어레이(102)를 갖는 DRAM 셀(100)을 매우 간략하게 나타낸다. 실제적으로 주 어레이(102)가 많은 엘리먼트를 가질지라도 설명을 용이하게 하기 위해 단지 4개의 행 또는 엘리먼트(0-3)를 갖는 것으로 도시된다. 임의의 엘리먼트(0-3)를 대체하기 위해 사용될 수 있는 리던던트 행 또는 엘리먼트(104)도 도시되어 있다.

임의의 엘리먼트(0-3)를 대체하기 위해, 리던던트 엘리먼트(104)가 두 개 주소비트(A1 및 A0)와 연관된다. 주소비트의 값은 리던던트 엘리먼트(104)가 어느 주 어레이 엘리먼트를 대체하는지를 디코딩 논리회로에 지정한다. 도 2는 리던던트 엘리먼트(104)를 위한 대체주소를 지정하기 위해 종래기술에서 사용된 리던던트 회로를 나타낸다. 도 2에 도시된 바와 같이, 리던던트 회로(210)는 디코딩 논리회로(202)에 연결된 리던던트 엘리먼트(104)를 포함한다. 디코딩 논리회로(202)는 제조 동안 인에이블 및 주소퓨즈에 기초하여, 리던던트 엘리먼트(104)가 결함있는 주 어레이 엘리먼트를 대체(만일 그렇다면 어떤 결함있는 주 어레이 엘리먼트를 대체)하기 위해 사용되어야 하는 지의 여부를 확인한다.

도 2에서, 인에이블 퓨즈가 인에이블 퓨즈(EF)로서 도시되어 있으며, 도 1의 예를 위해 두 개의 주소퓨즈가 주소퓨즈(AF1 및 AF2)로서 도시되어 있다. 설명을 위해 주 어레이 엘리먼트(#2)가 DRAM 셀(100)의 품질관리 동안 결함있는 것으로 발견되었다고 가정한다. 이 경우에, 인에이블 퓨즈(EF)는 리던던트 어레이 엘리먼트(104)가 대체되어야 할 것을 지시하도록 설정될 것이다. 리던던트 엘리먼트(104)가 주 어레이 엘리먼트(2)를 대체하기 위해 사용될 것이라는 것을 지정하기 위해 비트 패턴 "10" 을 형성하도록 주소퓨즈(AF1)는 설정되고 주소퓨즈(AF0)는 설정되지 않는다.

파워 업 동안 즉, DRAM 셀의 실행시간 동안, 인에이블 퓨즈(EF)의 값은 도 2의 인에이블 랫치(EL)에 적재된다. 이 경우에, 값 “1” 은 인에이블 랫치(EL)에 적재된다. 주소퓨즈(AF1 및 AF2)의 값은 주소랫치(AL1 및 AL0)에 각각 적재되고, 주소랫치(AL1)가 값 “1”을 저장하고 주소랫치(AL0)가 값 “0”을 저장하게 한다. 랫치는 실행시간 동안 퓨즈 보다 고속으로 판독될 수 있으므로 사용되며, 이에 따라 DRAM 셀의 동작속도를 최적화시킨다. 인에이블 랫치(EL)를 검사함으로써, 디코딩 논리회로(202)는 리던던트 엘리먼트(104)가 결함 어레이 엘리먼트를 대체하기 위해 사용되어야 함을 확인할 수 있다. 주소랫치(AL1 및 AL0)를 검사함으로써, 디코딩 논리회로(202)는 리던던트 엘리먼트(104)가 결함어레이 엘리먼트(#2)를 대체하기 위해 사용되어야 함을 확인할 수 있다.

도 2를 참조하여 설명된 종래기술은 결함있는 주 어레이 엘리먼트를 대체하기 위해 적절히 작동하지만, 이 종래기술에는 단점이 있다. 예로서, DRAM 셀의 용량이 증대됨에 따라, 더 많은 수의 주 어레이 메모리 엘리먼트 및/또는 리던던트 엘리먼트가 주어진 크기의 칩에 실장되어야 할 필요가 있다. 종래 기술에서, 상기한 바와 같이 각각의 리던던트 엘리먼트는 실행시간 동안 사용되어야 하는 지의 여부를 지시하기 위해 자신의 리던던트 회로에 각각의 인에이블 퓨즈를 제공할 것을 필요로 한다. 대량의 리던던트 엘리먼트가 DRAM 칩에 제공된다면(매우 많은 수의 결함있는 주 어레이 엘리먼트를 잠재적으로 대체하기 위해), 다수의 인에이블 퓨즈는 DRAM 칩상 중요 영역을 차지함으로써, 칩 당 제공될 수 있는 주 어레이 엘리먼트 및/또는 리던던트 엘리먼트의 수를 제한한다.

또한, 종래기술은 각각의 리던던트 엘리먼트가 인에이블 퓨즈와 연결된 인에이블 랫치를 사용할 것을 필요로 한다. 다수의 리던던트 엘리먼트가 DRAM 칩에 제공된다면, 다수의 인에이블 랫치도 DRAM 칩 상에 중요 영역을 차지함으로써, 칩 당 제공될 수 있는 주 어레이 엘리먼트 및/또는 리던던트 엘리먼트의 수를 더욱 제한한다.

상기한 관점에서, 리던던트 회로 구현에 필요한 영역을 효과적으로 감소시킴으로써, 주어진 칩상에 다수의 주 어레이 엘리먼트 및/또는 리던던트 엘리먼트가 배치되도록 하는 개선된 리던던트 회로의 설계가 요구된다.

본 발명은 일 실시예에서, 메모리 어레이의 결함 엘리먼트를 대체하는 발명에 관한 것이다. 본 발명은 제1 리던던트 회로를 형성하는 것과 제1 복수의 주소 퓨즈를 형성하는 것을 포함한다. 제 1 복수의 주소퓨즈는 세팅되었을 때 결함 엘리먼트중 하나의 주소를 지정하도록 구성한다. 본 발명은 제 1 복수의 주소랫치의 형성을 더 포함하며, 제 1 복수의 주소랫치의 각각은 제1 복수의 주소퓨즈의 각각과 연결된다.

제 1 리던던트 회로를 형성하는 것이 더 포함된다. 추가로, 본 발명의 방법은 제 1 디코딩 논리회로를 형성하는 것을 포함한다. 제 1 디코딩 논리회로는 제 1 복수의 주소랫치와 리던던트 엘리먼트에 연결된다. 제 1 디코딩 논리회로는 제1 복수의 주소퓨즈에 저장된 비트패턴이 제 1 예정값과 다른 지의 여부를 메모리 어레이의 동작 동안 확인하여 상기 비트패턴이 제 1 예정값과 다르다면 제 1 리던던트 엘리먼트가 대체모드에 있게 되도록 구성된다. 이 대체모드는 제 1 리던던트 엘리먼트가 동작 동안 결함 엘리먼트중의 하나에 대신하여 사용되게 한다.

다른 실시예에서, 본 발명은 리던던트 엘리먼트를 갖는 리던던트 회로에 관한 것이다. 리던던트 엘리먼트는 결함 메모리 어레이 엘리먼트를 대체하도록 구성된다. 리던던트 회로는 세팅되었을 때 결함 메모리 어레이 엘리먼트의 주소를 지정하도록 구성된 제 1 복수의 주소퓨즈를 포함한다. 리던던트 회로는 제 1 복수의 주소랫치를 더 포함하며, 제 1 복수의 주소랫치의 각각은 제 1 복수의 주소퓨즈의 각각과 연결된다. 또한 제 1 복수의 주소랫치와 리던던트 엘리먼트에 연결된 제 1 디코딩 논리회로가 포함된다. 제 1 디코딩 논리회로는 리던던트 엘리먼트가 인액티브 모드인지 대체모드 인지의 여부를 확인하도록 구성된다. 리던던트 엘리먼트는 제 1 복수의 주소퓨즈가 예정값과 동일한 값을 저장한다면 제 1 디코딩 논리회로에 의해 인액티브 모드에 있게 되는 것으로 확인된다. 리던던트 엘리먼트는 제 1 복수의 주소퓨즈에 저장된 값이 예정값과 상이하다면 제 1 디코딩 논리회로에 의해 대체모드에 있게 되는 것으로써 확인되고, 여기서 제 1 디코딩 논리회로는 인에이블 퓨즈를 사용하지 않고 확인을 한다.

본 발명의 상기 및 기타 특징은 첨부도면과 아래의 상세한 설명에서 더욱 상세히 설명된다.

본 발명은 제한적이 아닌 단지 예로서 설명되며 첨부도면에서 동일 부재번호는 동일한 구성요소를 나타낸다.

본 발명은 첨부도면에 나타난 바와 같은 예시적인 실시예를 참조하여 상세히 설명된다. 다음 설명에서, 여러 특정 상세사항은 본 발명의 완전한 이해를 제공하기 위해 개시되었다. 그러나 당업자는 이러한 특정 상세사항 없이도 본 발명을 실시할 수 있음이 명백하다. 기타 경우에, 공지된 처리단계 및/또는 구조는 본 발명을 불필요하고 애매하게 하지 않도록 하기 위해 상세히 설명되지 않는다.

설명을 위한 목적으로, 본 발명은 DRAM 및 동기 DRAM(SDRAM)을 포함하는 RAM과 같은 메모리회로 관점에서 설명된다. 그러나, 본 발명은 논리 디바이스를 포함하는 기타 응용을 갖는다. 이해를 용이하게 하기 위해, 메모리 어레이는 4 엘리먼트를 포함하도록 간략화되었다. 물론, 실제 메모리 어레이는 상당한 수의 엘리먼트를 포함한다. 성능을 개선시키기 위해, 상기 어레이는 보다 작은 상당한 수의 엘리먼트를 포함하는 서브그룹으로 개념적으로 분할된다. 일반적으로, 복수의 리던던트 엘리먼트 및 이와 연결된 회로가 제공되며, 각각은 주 어레이 내부 엘리먼트의 각각의 서브그룹을 대체하도록 할당된다.

본 발명의 일실시예에 따라, 바람직하게 인에이블 퓨즈를 요구하지 않는 리던던트 회로 구조가 제공된다. 리던던트 회로는 리던던트 엘리먼트와 연결되며 예정값이 할당된다. 제조 동안, 리던던트 회로와 연결된 리던던트 엘리먼트가 인액티브 모드에 있으면(즉, 결함있는 주 어레이 엘리먼트를 대체하기 위해 사용되지 않는다면), 리던던트 회로와 연결된 주소퓨즈는 상기 예정값과 동일한 값을 저장한다. 반면에, 리던던트 엘리먼트가 대체모드에 있으면, 그것과 연결된 리던던트 회로의 주소퓨즈는 그것을 대체하는 결함있는 주 어레이 엘리먼트의 주소로 설정된다.

다수의 리던던트 엘리먼트 및 이와 연결된 회로가 사용된다면, 각각의 리던던트 엘리먼트의 주소퓨즈에 저장된 예정값은 중요하지 않다. 더욱이, 주소퓨즈에 저장된 예정값이 모든 리던던트 엘리먼트에 대해 동일한 것도 중요하지 않다. 예정 값은 동일하거나 동일하지 않을 수 있으며 몇몇은 동일하고 몇몇은 동일하지 않을 수 있다.

동작 동안, 주소퓨즈의 값은 예정값과 상이한 지의 여부를 확인하기 위해 검사된다. 만일 상이하다면, 리던던트 회로의 디코딩 논리회로는 연결된 리던던트 엘리먼트가 동작 동안 결함있는 것으로 발견된 주 어레이 엘리먼트중의 하나를 대체하는 데 이용됨을 지시하도록 인에이블 랫치를 설정한다. 제조 동안 주소퓨즈에 저장되는 결함있는 주 어레이 엘리먼트의 주소는 동작 동안 사용을 위해 주소랫치에 적재된다.

다른 실시예에서, 인에이블 퓨즈 및 인에이블 랫치의 필요를 바람직하게 제거하는 리던던트 회로 구조가 제공된다. 리던던트 회로는 리던던트 엘리먼트와 연결된다. 이전과 마찬가지로, 리던던트 회로에는 예정값이 할당된다. 제조 동안, 리던던트 회로와 연결된 리던던트 엘리먼트가 인액티브 모드에 있으면(즉, 결함있는 주 어레이 엘리먼트를 대체하기 위해 사용되지 않는다면), 리던던트 엘리먼트와 연결된 주소퓨즈는 예정값과 동일한 값을 저장한다. 반면에, 리던던트 엘리먼트가 대체모드에 있으면, 그것과 연결된 리던던트 회로의 주소퓨즈는 그것을 대체하는 결함있는 주 어레이 엘리먼트의 주소로 설정된다.

동작 동안, 주소퓨즈의 값은 상기 예정값과 상이한 지의 여부를 확인하기 위해 검사된다. 만일 상이하다면, 리던던트 회로의 디코딩 논리회로는 연결된 리던던트 엘리먼트가 동작 동안 결함있는 것으로 발견된 주 어레이 엘리먼트중 하나를 대체하는 데 이용되어야 함을 인식한다. 제조 동안 주소퓨즈에 저장되는 결함있는 주 어레이 엘리먼트의 주소는 동작 동안 사용을 위해 주소랫치에 로딩된다.

리던던트 엘리먼트가 인액티브 모드인지 대체모드인지를 지시하기 위해 주 어레이 엘리먼트의 주소중의 하나가 사용되기 때문에(즉, 예정값의 주소를 지시하기 위해 사용되기 때문에), 주어진 리던던트 엘리먼트는 주 어레이 엘리먼트의 주소가 예정값과 매칭하는 주 어레이 엘리먼트에 대한 대체를 제공할 수 없을 수 있음이 존재한다. 이것을 해결하기 위해, 본 발명의 일 태양에 따라, 모든 주 어레이 엘리먼트가 대체될 수 있음을 보장하기 위해 리던던트 회로 커버리지를 오버래핑하는 것이 제공된다. 상기 태양에 따라, 각각의 메모리 어레이에는 적어도 두 개의 리던던트 엘리먼트(및 두 개의 연결된 리던던트 회로)가 제공된다. 두 개의 연결된 리던던트 회로는 바람직하게 상이한 예정값을 갖는다. 예로서, 리던던트 회로(#1)가 예정값 3과 연관되고 따라서 주 어레이 엘리먼트(#3)에 대한 대체를 제공할 수 없다면, 리던던트 회로(#2)는 바람직하게 3 이외의 임의의 예정값(예를 들어, 2)과 연관되고 따라서 제조 동안 주 어레이 엘리먼트(#3)가 결함있는 것으로 발견되어야 할 대체 커버리지를 제공할 수 있다.

대안으로, 적어도 두 개의 리던던트 회로가 메모리 어레이를 위해 제공된다. 리던던트 회로의 커버리지는 적어도 두 개의 엘리먼트를 오버래핑한다. 예로서, 주 메모리 어레이는 6개의 엘리먼트(0-5)를 포함하고 리던던트 회로는 4개 엘리먼트중 하나를 대체하는 것으로 가정한다. 이 경우에, 한 리던던트 회로는 주 어레이의 엘리먼트(0-3)를 커버링하며 다른 리던던트 회로는 엘리먼트(2-5)를 커버링한다. 더욱이, 제 1 리던던트 회로를 위한 예정값은 3이고 제 2 리던던트 회로를 위한 예정값은 0으로 가정한다. 제 1 리던던트 회로의 예정값 3은 주 어레이 엘리먼트 2에 대응하는 반면에 제 1 리던던트 회로의 예정값 0은 주 어레이 엘리먼트 3에 대응한다. 이와 같이, 제 1 리던던트 회로는 상기 엘리먼트 2를 대체할 수 없으며 제 2 리던던트 회로는 상기 엘리먼트 3을 대체할 수 없다. 그러나, 제 2 리던던트 회로는 엘리먼트 2(제 1 리던던트 회로가 대체할 수 없는)를 대체할 수 있으며 제 1 리던던트 회로는 엘리먼트 3을 대체할 수 있다. 따라서, 오버래핑 커버리지는 전체 어레이에 대한 완전한 리던던트 커버리지를 가능케 한다.

본 발명의 특징 및 이점은 도면을 참조하여 더욱 양호하게 이해될 수 있다. 도 3은 본 발명의 일 실시예에 따라, 개선된 리던던트 회로를 예시하며 여기서 인에이블 퓨즈는 필요치 않다. 도 3에는, 제조 동안 결함있는 것으로 발견되어야 할 주 어레이 엘리먼트중의 하나를 대체하기 위한 리던던트 엘리먼트(306)를 포함하는 개선된 리던던트 회로(304)가 도시되어 있다. 리던던트 엘리먼트(300)는 실질적으로 종래의 도 1의 리던던트 엘리먼트(104)와 유사하다.

도시된 리던던트 엘리먼트(300)는 리던던트 회로(304)의 디코딩 논리회로(302)에 응답한다. 디코딩 논리회로(302)는 연결된 리던던트 엘리먼트(300)가 인액티브 모드(즉, 임의의 결함있는 주 어레이 엘리먼트를 대체하는 데 사용되지 않는 모드) 또는 대체모드(즉, 결함있는 주 어레이 엘리먼트를 대체하기 위해 메모리 어레이의 동작 동안 사용될)에 있는 지의 여부를 동작 동안 결정할 책임이 있는 회로를 나타낸다. 디코딩 논리회로가(302)는 리던던트 엘리먼트(300)가 대체모드에 있는 것으로 판정한다면, 리던던트 엘리먼트(300)가 대체할 결함있는 주 어레이 엘리먼트의 주소를 동작 동안 판정할 책임도 있다.

도시된 디코딩 논리회로(302)는 복수의 주소랫치(AL1 및 AL0)와 연결되어 있다. 주소랫치(AL1 및 AL0)는 도시된 바와 같이 주소퓨즈(AF1 및 AF0)와 각각 연결된다. 설명의 용이함을 위해, 상기한 바와 같이 전형적으로 주 어레이가 다수의 엘리먼트를 가질지라도 본 명세서에선 주 어레이 엘리먼트가 단지 4개의 엘리먼트(리던던트 엘리먼트(300)가 행 또는 열인 지의 여부에 좌우되어 행 또는 열)를 갖는 것으로 가정한다. 또한 용이하게 설명하기 위해, 리던던트 엘리먼트에는 주 어레이의 전체 메모리 공간을 주소지정하기 위한 충분한 주소비트(예를 들어, 2 주소비트)가 제공된다. 당업자에게는 이것이 필요조건이 아니며, 몇몇 리던던트 엘리먼트 구현예에는 대체를 목적으로 할당된 메모리의 서브세트를 주소지정하기 위해 충분한 주소비트만이 제공된다. 본 발명은 이러한 구현에도 적용 가능하다.

본 발명의 일 태양에 따라 리던던트 회로(304)(리던던트 엘리먼트(300)와 연결된)에는 예정값이 할당된다. 설명의 용이함을 위해, 상기 예정값은 주소퓨즈에 저장된 비트패턴에 의해 표현될 수 있는 임의의 예정값일 수 있을 지라도 값 3이 임의로 주어질 수 있다. 이와 같이, 주소퓨즈(AF1 및 AF0)는 3인 디폴트 비트패턴을 저장한다. 주소퓨즈(AF1 및 AF0)가 예정값을 저장할 때, 연결된 리던던트 엘리먼트(300)는 인액티브 모드인 것으로 이해되며, 인에이블 랫치(EL)는 설정되지 않는다.

만일 주 어레이 엘리먼트(#2)가 제조 동안 결함있는 것으로 발견되고 리던던트 엘리먼트(300)가 그것의 대체모드를 위해 사용되어야 한다면, 주소퓨즈(AF1 및 AF0)의 값은 “2” 로 설정된다(즉, AF1 및 AF0는 2진 논리에 따라 각각 “0 및 ”1“로 설정된다). 주소퓨즈(AF1 및 AF0)가 동작 동안 예정값(예를 들어, 본 예에선 3) 이외의 임의의 기타 값을 저장하는 것으로 발견된다면, 연결된 리던던트 엘리먼트(300)는 디코딩 논리회로(302)에 의해 대체모드에 있어야 하는 것으로 이해된다. 따라서, 디코딩 논리회로(302)(또는 기타 적절한 회로)는 리던던트 엘리먼트(300)가 동작 동안 상기한 바와 같이 결함있는 주 어레이 엘리먼트(2)를 위한 대체 엘리먼트(값 ”2“는 주소퓨즈(AF1 및 AF0)에 비트패턴으로서 저장된다)로서 사용될 것이라는 것을 나타내기 위해 인에이블 랫치(EL)를 설정할 것이다. 통상적으로, 주소퓨즈(AF1 및 AF0)에서의 값은 디코딩 논리회로(302)가 리던던트 엘리먼트(300)의 동작모드(즉, 인액티브 모드 또는 대체모드)를 판정할 수 있게 하기 위해 시작에서 각각의 주소랫치(AL1 및 AL0)에 적재된다. 대안으로, 주소퓨즈(AF1 및 AF0)에 저장된 값으로부터 리던던트 엘리먼트의 동작모드를 직접 확인할 수 있다.

도 4는 본 발명의 일실시예에 따라, 리던던트 엘리먼트(300)를 대체모드로 위치시키는 디코딩 논리회로(302)에 의해 취해지는 단계이다. 단계(402)에서, 디코딩 논리회로(302)는 제조 동안 주소퓨즈에 저장된 값과 예정값을 비교한다. 통상적으로 반드시 그렇지는 않지만, 주소퓨즈에 저장된 값은 비교 이전에 각각의 주소랫치에 적재된다. 이들이 매칭되면, 디코딩 논리회로(302)와 연결된 리던던트 엘리먼트는 동작 동안 인액티브 모드에 있는 것으로 이해되며(단계 404), 인에이블 퓨즈를 설정할 필요가 없다.

반면에, 제조 동안 주소퓨즈에 저장된 값과 예정값이 상이하다면, 인에이블 랫치(EL)는 리던던트 엘리먼트(300)가 동작모드 동안 대체모드에 있어야 함을 의미하기 위해 설정된다(단계 406). 그후, 리던던트 엘리먼트(300)가 동작 동안 대체모드에서 이용된다(단계 408). 주소퓨즈에 저장된(및 주소랫치에 적재되는) 주소는 동작 동안 치환하는 주 어레이 엘리먼트 리던던트 엘리먼트(300)를 지정한다.

도 5는 본 발명의 다른 실시예를 예시하며 인에이블 랫치(EL) 및 인에이블 퓨즈(EF)는 바람직하게 제거된다. 도 5에서, 또다른 개선된 리던던트 회로(504)가 도시되어 있고, 한 결함있는 주 어레이 엘리먼트를 대체하기 위한 리던던트 엘리먼트(500)를 포함한다. 도시된 리던던트 엘리먼트(500)는 연결된 리던던트 회로(504)의 디코딩 논리회로(502)에 연결되어 있다. 그러나, 도 3 및 종래기술의 도 2의 실시예의 인에이블 랫치(EL)는 제거되었다. 디코딩 논리회로(502)는 주소랫치(AL1 및 AL0)에 연결되어 있으며, 이것들은 차례로 주소퓨즈(AF1 및 AF0)에 각각 연결된다. 또다시, 설명의 용이함을 위해, 메모리 어레이가 상기한 바와 같이 임의의 어레이 수를 가질 수 있을 지라도 상기 메모리 어레이는 단지 4개의 엘리먼트를 갖는 것으로 가정한다.

도 3의 경우에서와 같이, 리던던트 회로(504)(리던던트 엘리먼트(500)와 연결된)에는 예정값이 할당된다. 설명을 용이하게 하기 위해, 이 예정값은 주소퓨즈에 저장된 비트패턴에 의해 표현될 수 있는 임의의 예정값이 될 수 있을 지라도 임의로 주어진 값 2일 수 있다. 이와 같이, 주소퓨즈(AF1 및 AF0)는 디폴트 비트패턴 2를 저장할 것이다. 주소퓨즈(AF1 및 AF0)가 예정값을 저장할 때, 연결된 리던던트 엘리먼트(300)는 디코딩 논리회로(502)에 의해 동작 동안 인액티브 모드에 있어야 하는 것으로 이해되며 대체 목적으로 이용되지 않을 것이다.

예를 들어 주 어레이 엘리먼트(#3)가 제조동안 결함있는 것으로 발견되고 리던던트 엘리먼트(500)가 그것의 대체를 위한 목적으로 사용되어야 한다면, 주소퓨즈(AF1 및 AF0)의 값은 값 “3”으로 설정될 것이다(즉, AF1 및 AF0은 2진 비트에 따라 모두 “1”로 설정될 것이다). 만일 주소퓨즈(AF1 및 AF0)가 예정값(예로서, 본 예에선 2)이외의 다른 값을 저장하기 위해 동작 동안 발견되다면, 연결된 리던던트 엘리먼트(500)는 디코딩 논리회로(502)에 의해 대체모드에 있는 것으로 이해된다. 따라서, 상기한 바와 같이 리던던트 엘리먼트(500)는 결함있는 주 어레이 엘리먼트(3)를 위한 대체모드로써( 값 “3” 이 주소 퓨즈(AF1 및 AF0)의 비트패턴으로서 저장된다) 동작 동안 사용될 것이다. 통상적으로, 주소퓨즈(AF1 및 AF0)에 있는 값은 디코딩 논리회로(502)로 하여금 리던던트 엘리먼트(500)의 동작모드(즉, 인액티브 모드 또는 대체 모드)를 판정할 수 있도록 하기 위해 시작시 각각의 주소랫치(AL1 및 AL0)에 로딩된다. 대안으로, 리던던트 엘리먼트의 동작모드를 주소 퓨즈(AF1 및 AF0)에 저장된 값으로부터 직접 확인할 수 있다.

도 6은 본 발명의 일실시예에 따라, 리던던트 엘리먼트(500)를 대체모드에 두기 위해 디코딩 논리회로(502)에 의해 취해진 단계들을 나타낸다. 단계(602)에서, 디코딩 논리회로(502)는 제조동안 주소퓨즈에 저장된 값과 예정값을 비교한다. 통상적으로 반드시 그렇지는 않지만, 주소퓨즈에 저장된 값은 비교 이전에 먼저 각각의 주소랫치에 저장된다. 이들이 서로 매칭하면, 디코딩 논리회로(502)와 연결된 리던던트 엘리먼트는 동작 동안 인액티브 모드에 있어야 하는 것으로 이해된다(단계 604).

반면에, 제조동안 주소퓨즈에 저장된 값과 예정값이 서로 상이하다면, 리던던트 엘리먼트는 동작 동안 대체모드에 있어야 하는 것으로 이해된다. 디코딩 논리회로(502)는 도 3의 경우에서와 같이, 인에이블 랫치(EL)를 설정하지 않고 이것을 인식함을 유의해야 한다. 그후, 리던던트 엘리먼트(500)는 동작 동안 대체모드에서 이용된다(단계 408). 주소퓨즈에 저장된(및 주소랫치에 로딩되는)값은 동작 동안 치환하는 주 어레이 엘리먼트 리던던트 엘리먼트(500)를 지정한다.

상기한 실시예에서, 리던던트 엘리먼트의 동작모드를 지시하기 위한 예정값의 사용은 그 리던던트 엘리먼트가 주 어레이 엘리먼트중의 하나(예를 들어, 주소가 예정값과 매칭하는 주 어레이 엘리먼트)를 대체하는 것을 배제시킨다. 이 문제를 해결하기 위해, 모든 주 어레이 엘리먼트가 대체 가능함을 보장하기 위해 오버래핑 리던던트 회로 커버리지가 제공되는 것이 바람직하다. 본 발명의 이러한 태양에 따라, 각각의 메모리 어레이에는 바람직하게 적어도 두 개의 리던던트 엘리먼트(두 리던던트 회로에서)가 제공된다. 이것은 결함있는 하나 이상의 주 어레이 엘리먼트의 대체를 가능케 하기 위해 통상적으로 메모리 어레이에 수많은 리던던트 엘리먼트가 제공되므로 회로 설계자에게는 부담스런 일이 아니다.

설명의 용이를 위해, 단지 두 개의 리던던트 엘리먼트만이 제공되는 것으로 가정한다. 이들 두 개의 리던던트 엘리먼트와 연결된 두 개의 리던던트 회로는 바람직하게 상이한 예정값을 갖는다. 예로서, 리던던트 회로(#1)가 예정값 3과 연관되어 주 어레이 엘리먼트(#3)를 위한 대체를 제공할 수 없다면, 리던던트 회로(#2)는 바람직하게 3 이외의 예정값(예로서, 2)과 연관되어 주 어레이 엘리먼트(#3)가 제조 동안 결함있는 것으로 발견되어져야 할 대체 커버리지를 제공할 수 있어야 한다.

인에이블 퓨즈(및 일 실시예의 인에이블 랫치)의 제거는 유익하게 메모리 설계자로 하여금 칩상의 공간을 절약할 수 있게 한다. 따라서, 추가의 대체 성능 제공 및/또는 용량을 증대시키기 위해 주어진 사이즈의 칩에 추가의 주 어레이 엘리먼트 및/또는 리던던트 엘리먼트를 채워넣을 수 있게 한다. 당업자에게 인식될 수 있는 바와 같이, 칩 사이즈를 증가시키지 않고 메모리 용량을 증대시킬 수 있음은 매우 유익하며, 특히 주어진 다이에 놓일 수 있는 디바이스의 개수를 제한하는 DRAM 제조 설계 규칙과 같은 분야에서 유익하다.

일 실시예에서, 인에이블 퓨즈(및 일 실시예의 인에이블 랫치)를 제거함으로써 저장된 영역은 리던던트 엘리먼트의 주소지정 능력을 증대시키기 위해 주어진 리던던트 엘리먼트에 대해 더욱 많은 주소비트를 제공(즉, 더욱 많은 주소퓨즈 및 주소랫치)하기 위해 설계자에 의해 이용될 수 있다. 당업자에 의해 알 수 있는 바와 같이, 증대된 주소지정 능력은 리던던트 엘리먼트가 주 어레이 엘리먼트의 대부분을 주소 지정할 수 있게 함으로써, 주어진 리던던트 엘리먼트가 결함있는 주 어레이 엘리먼트를 대체하는 데 이용될 수 있는 용통성을 증대시킨다.

본 발명이 여러 예시적인 실시예의 관점에서 설명되었을 지라도, 본 발명의 범위 내에 속하는 변경, 치환 및 등가의 실시예가 존재한다. 예로서, 본 명세서에 개시된 것은 주로 퓨즈이지만, 이 퓨즈라는 용어는 안티-퓨즈를 포함할 수 있다. 또한, 퓨즈(또는 랫치)는 일정 값이 디코딩 논리회로에 의해 적절히 이해되는 한 값 0 또는 1을 저장함으로써 설정될 수 있다. 따라서 첨부된 특허청구의 범위는 본 발명의 범위 및 정신에 속하는 모든 상기와 같은 변경, 치환 및 등가물을 포함하는 것으로 의도된다.

상기와 같은 본 발명의 구성에 의해 리던던트 회로 구현에 필요한 영역을 유익하게 감소시킴으로써, 주어진 칩 당 배치되어야 할 주 어레이 엘리먼트 및/또는 리던던트 엘리먼트를 다수 개 허용하여 메모리 어레이의 결함 엘리먼트를 대체할 수 있다.

도 1은 용이한 설명을 위해 주 어레이를 갖는 DRAM 셀을 매우 간략히 예시하는 도.

도 2는 리던던트 엘리먼트를 위한 대체주소를 지정하기 위해 종래기술에서 사용된 리던던트 회로를 예시하는 도.

도 3은 본 발명의 일실시예에 따라 인에이블 회로가 더 이상 필요치 않은 개선된 리던던트 회로를 예시하는 도.

도 4는 도 3의 리던던트 엘리먼트를 대체모드에 있도록 하는 디코딩 논리회로에 의해 취해지는 단계들을 예시하는 도.

도 5는 인에이블 퓨즈(EF) 및 인에이블 랫치(EL)가 바람직하게 제거된 본 발명의 다른 실시예를 나타내는 도.

도 6은 본 발명의 일실시예에 따라 도 5의 리던던트 엘리먼트를 대체모드에 위치시키는 디코딩 논리회로에 의해 취해지는 단계를 예시하는 도.

* 도면의 주요부분에 대한 부호의 간단한 설명 *

100; DRAM 셀 102; 주 어레이

104,300,500; 리던던트 엘리먼트 202,302,502; 디코딩 논리회로

210,304,504; 리던던트 회로

Claims (20)

1. 메모리 어레이의 결함 엘리먼트를 대체하는 방법으로서,

   제 1 리던던트 회로를 형성하는 단계를 포함하며, 이 단계는,

   세팅되었을 때 상기 결함 엘리먼트중 하나의 주소를 지정하도록 구성된 제 1 복수의 주소퓨즈를 형성하는 단계;

   상기 제 1 복수의 주소퓨즈와 각각 연결된 제 1 복수의 주소랫치를 형성하는 단계;

   제 1 리던던트 엘리먼트를 형성하는 단계; 및

   상기 제 1 복수의 주소랫치와 상기 제 1 리던던트 엘리먼트에 연결되고, 상기 제 1 복수의 주소퓨즈에 저장된 비트패턴이 제 1 예정값과 상이한 지의 여부를 상기 메모리 어레이의 동작 동안 확인하고 상기 비트패턴이 상기 제 1 예정값과 상이한 경우, 상기 제 1 리던던트 엘리먼트를 대체모드에 설정하도록 구성된 제 1 디코딩 논리회로를 형성하는 단계를 포함하며, 상기 대체모드는 상기 제 1 리던던트 엘리먼트가 동작 동안 상기 결함 엘리먼트중의 하나를 대신하여 사용될 수 있게 하고,

   상기 제 1 디코딩 논리 회로는 인에이블 퓨즈의 사용없이 상기 확인 동작을 수행하는 것을 특징으로 하는 결합 엘리먼트 대체 방법.
2. 제 1 항에 있어서,

   제 2 리던던트 회로를 형성하는 단계를 더 포함하며, 이 단계는,

   세팅되었을 때 상기 결함 엘리먼트중 다른 하나의 주소를 지정하도록 구성된 제 2 복수의 주소퓨즈를 형성하는 단계;

   상기 제 2 복수의 주소퓨즈와 각각 연결된 제 2 복수의 주소랫치를 형성하는 단계;

   제 2 리던던트 엘리먼트를 형성하는 단계; 및

   상기 제 2 복수의 주소랫치와 상기 제 2 리던던트 엘리먼트에 연결되고, 상기 제 2 복수의 주소퓨즈에 저장된 비트패턴이 제 2 예정값과 상이한 지의 여부를 상기 메모리 어레이의 동작 동안 확인하고 상기 비트패턴이 상기 제 2 예정값과 상이할 경우, 상기 제 2 리던던트 엘리먼트를 대체모드에 설정하도록 구성된 제 2 디코딩 논리회로를 형성하는 단계를 포함하며, 상기 제 2 예정값은 상기 제 1 예정값과 상이한 것을 특징으로 하는 결함 엘리먼트 대체 방법.
3. 제 1 항에 있어서, 상기 메모리 어레이는 동적 램(DRAM)회로의 메모리 어레이인 것을 특징으로 하는 결함 엘리먼트 대체 방법.
4. 제 3 항에 있어서, 상기 제 1 리던던트 회로를 형성하는 단계는,

   상기 제 1 디코딩 논리회로와 연결된 인에이블 랫치를 형성하는 단계를 더 포함하며, 상기 제 1 디코딩 논리회로는 상기 동작 동안 상기 인에이블 랫치를 설정시킴으로써 상기 제 1 리던던트 엘리먼트를 상기 대체모드에 설정하는 것을 특징으로 하는 결함 엘리먼트 대체 방법.
5. 제 2 항에 있어서, 상기 제 2 복수의 주소랫치의 각각에 상기 동작 동안 상기 제 2 복수의 주소퓨즈 각각의 값이 적재된 것을 특징으로 하는 결함 엘리먼트 대체 방법.
6. 제 5 항에 있어서, 상기 제 1 디코딩 논리회로는 상기 제 1 복수의 주소랫치에 저장된 값을 확인함으로써 상기 제 1 복수의 주소퓨즈에 저장된 상기 비트패턴을 확인하는 것을 특징으로 하는 결함 엘리먼트 대체 방법.
7. 제 1 항에 있어서, 상기 제 1 디코딩 논리회로는 인에이블 퓨즈를 사용하지 않고 상기 제 1 리던던트 엘리먼트를 상기 대체모드에 설정하는 것을 특징으로 하는 결함 엘리먼트 대체 방법.
8. 제 1 항에 있어서, 상기 제 1 리던던트 엘리먼트는 제조 동안 상기 제 1 리던던트 엘리먼트와 상기 제 1 리던던트 회로중의 하나와 관련된 인에이블 퓨즈를 설정할 필요없이 상기 대체모드로 설정된 것을 특징으로 하는 결함 엘리먼트 대체 방법.
9. 메모리 어레이의 결함 엘리먼트를 대체하는 방법으로서,

   제 1 리던던트 회로를 형성하는 단계를 포함하며, 이 단계는,

   세팅되었을 때 상기 결함 엘리먼트중 하나의 주소를 지정하도록 구성된 제 1 복수의 주소퓨즈를 형성하는 단계;

   상기 제 1 복수의 주소퓨즈와 각각 연결된 제 1 복수의 주소랫치를 형성하는 단계;

   제 1 리던던트 엘리먼트를 형성하는 단계;

   상기 제 1 복수의 주소랫치와 상기 제 1 리던던트 엘리먼트에 연결된 제 1 디코딩 논리회로를 형성하는 단계; 및

   상기 제 1 디코딩 논리회로와 연결된 제 1 인에이블 랫치를 형성하는 단계를 포함하며, 상기 제 1 디코딩 논리회로는 상기 제 1 복수의 주소퓨즈에 저장된 비트패턴이 제 1 예정값과 상이한 지의 여부를 상기 메모리 어레이의 동작 동안 확인하고 상기 비트패턴이 상기 제 1 예정값과 상이한 경우, 상기 제 1 리던던트 엘리먼트를 대체모드로 설정하기 위해 상기 제 1 인에이블 랫치를 설정하도록 구성되고,

   상기 제 1 디코딩 논리 회로는 인에이블 퓨즈의 사용없이 상기 확인 동작을 수행하는 것을 특징으로 하는 결함 엘리먼트 대체 방법.
10. 제 9 항에 있어서, 상기 제 1 인에이블 랫치는 상기 제 1 리던던트 엘리먼트와 상기 제 1 리던던트 회로중의 하나와 관련된 인에이블 퓨즈를 사용하지 않고 설정된 것을 특징으로 하는 결함 엘리먼트 대체 방법.
11. 제 9 항에 있어서, 상기 메모리 어레이는 동적 램 회로의 메모리 어레이인 것을 특징으로 하는 결함 엘리먼트 대체 방법.
12. 제 9 항에 있어서,

    제 2 리던던트 회로를 형성하는 단계를 더 포함하며, 이 단계는,

    세팅되었을 때 상기 결함 엘리먼트중 다른 하나의 결함 엘리먼트 주소를 지정하도록 구성된 제 2 복수의 주소퓨즈를 형성하는 단계;

    상기 제 2 복수의 주소퓨즈와 각각 연결된 제 2 복수의 주소랫치를 형성하는 단계;

    제 2 리던던트 엘리먼트를 형성하는 단계;

    상기 제 2 복수의 주소랫치와 상기 제 2 리던던트 엘리먼트에 연결된 제 2 디코딩 논리회로를 형성하는 단계; 및

    상기 제 2 디코딩 논리회로와 연결된 제 2 인에이블 랫치를 형성하는 단계를 포함하며, 상기 제 2 디코딩 논리회로는 상기 제 2 복수의 주소퓨즈에 저장된 비트패턴이 제 2 예정값과 상이한 지의 여부를 상기 메모리 어레이의 동작 동안 확인하고 상기 비트패턴이 상기 제 2 예정값과 상이한 경우, 상기 제 2 인에이블 랫치를 세팅하여 상기 제 2 리던던트 엘리먼트를 대체모드로 설정하도록 구성되며, 상기 제 2 예정값은 상기 제 1 예정값과 상이한 것을 특징으로 하는 결함 엘리먼트 대체 방법.
13. 결함 메모리 어레이 엘리먼트를 대체하도록 구성된 리던던트 엘리먼트를 구비한 리던던트 회로에 있어서,

    세팅되었을 때 상기 결함 메모리 어레이 엘리먼트의 주소를 지정하도록 구성된 제 1 복수의 주소퓨즈;

    상기 제 1 복수의 주소퓨즈와 각각 연결된 제 1 복수의 주소랫치; 및

    상기 제 1 복수의 주소랫치와 상기 리던던트 엘리먼트에 연결되고 상기 리던던트 엘리먼트가 인액티브 모드인지 대체모드 인지의 여부를 확인하도록 구성된 제 1 디코딩 논리회로를 포함하며,

    상기 리던던트 엘리먼트는 상기 제 1 복수의 주소퓨즈가 예정값과 동일한 값을 저장한 경우, 상기 제 1 디코딩 논리회로에 의해 상기 인액티브 모드에 있는 것으로 확인되고, 상기 제 1 복수의 주소 퓨즈에 저장된 상기 값이 상기 예정값과 상이한 경우, 상기 제 1 디코딩 논리회로에 의해 상기 대체 모드에 있는 것으로 확인되며,

    상기 제 1 디코딩 논리회로는 인에이블 퓨즈를 이용하지 않고 상기 확인 동작을 수행하는 것을 특징으로 리던던트 회로.
14. 제 13 항에 있어서, 세팅되었을 때 상기 리던던트 엘리먼트가 상기 결함 메모리 어레이 엘리먼트를 대체하기 위해 동작 동안 사용될 것을 지정하도록 구성되고, 만일 상기 제 1 복수의 주소퓨즈에 저장된 상기 값이 상기 제 1 디코딩 논리회로에 의해 상기 예정값과 상이한 것으로 확인된 경우 설정되는, 상기 제 1 디코딩 논리회로에 연결된 제 1 인에이블 랫치를 더 포함하는 것을 특징으로 하는 리던던트 회로.
15. 제 13 항에 있어서, 상기 결함 메모리 어레이 엘리먼트는 동적 램 어레이의 메모리 어레이 엘리먼트를 나타내는 것을 특징으로 하는 리던던트 회로.
16. 제 13 항에 있어서, 상기 리던던트 엘리먼트는 리던던트 메모리 엘리먼트의 리던던트 행인 것을 특징으로 하는 리던던트 회로.
17. 제 13 항에 있어서, 상기 리던던트 엘리먼트는 리던던트 메모리 엘리먼트의 리던던트 열인 것을 특징으로 하는 리던던트 회로.
18. 제 13 항에 있어서, 상기 주소퓨즈는 안티-퓨즈에 의해 구현된 것을 특징으로 하는 리던던트 회로.
19. 제조 동안 결함 메모리 엘리먼트를 대체하기 위한 리던던트 회로 세트로서,

    세팅되었을 때 상기 결함 메모리 엘리먼트중 제 1 결함 메모리 엘리먼트의 주소를 지정하도록 구성된 제 1 복수의 주소퓨즈,

    상기 제 1 복수의 주소퓨즈와 각각 연결된 제 1 복수의 주소랫치,

    제 1 리던던트 엘리먼트, 및

    상기 제 1 복수의 주소랫치와 상기 제 1 리던던트 엘리먼트에 연결되며, 상기 제 1 리던던트 엘리먼트가 인액티브 모드인지 대체모드 인지의 여부를 확인하도록 구성된 제 1 디코딩 논리회로를 포함하며, 상기 제 1 리던던트 엘리먼트는 상기 제 1 복수의 주소퓨즈가 제 1 예정값과 동일한 제 1 값을 저장한 경우, 상기 제 1 디코딩 논리회로에 의해 상기 인액티브 모드에 있는 것으로 확인되고, 상기 제 1 복수의 주소퓨즈에 저장된 상기 제 1 값이 상기 제 1 예정값과 상이한 경우, 상기 제 1 디코딩 논리회로에 의해 상기 대체모드에 있는 것으로 확인되며, 상기 제 1 디코딩 논리회로는 인에이블 퓨즈를 사용하지 않고 상기 확인 동작을 수행하는, 제 1 리던던트 회로; 및

    세팅되었을 때 상기 결함 메모리 엘리먼트중 제 2 결함 엘리먼트의 주소를 지정하도록 구성된 제 2 복수의 주소퓨즈,

    상기 제 2 복수의 주소퓨즈와 각각 연결된 제 2 복수의 주소랫치,

    제 2 리던던트 엘리먼트, 및

    상기 제 2 복수의 주소랫치와 상기 제 2 리던던트 엘리먼트에 연결되고 상기 제 2 리던던트 엘리먼트가 인액티브 모드인지 대체모드인지의 여부를 확인하도록 구성된 제 2 디코딩 논리회로를 포함하며, 상기 제 2 리던던트 엘리먼트는 상기 제 2 복수의 주소퓨즈가 제 2 예정값과 동일한 제 2 값을 저장한 경우, 상기 제 2 디코딩 논리회로에 의해 상기 인액티브 모드에 있는 것으로 확인되고 상기 제 2 복수의 주소퓨즈에 저장된 상기 제 2 값이 상기 제 2 예정값과 상이한 경우, 상기 제 2 디코딩 논리회로에 의해 상기 대체모드에 있는 것으로 확인되며, 상기 제 2 예정값은 상기 제1 예정값과 상이하며, 상기 제 2 디코딩 논리회로는 인에이블 퓨즈를 이용하지 않고 상기 확인 동작을 수행하는 제 2 리던던트 회로를 포함하는 것을 특징으로 하는 리던던트 회로 세트.
20. 제 19 항에 있어서, 상기 결함 메모리 엘리먼트는 동적 램 어레이의 메모리 엘리먼트를 나타내는 것을 특징으로 하는 리던던트 회로 세트.