JP2000030484A - 冗長回路 - Google Patents
冗長回路Info
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- JP2000030484A JP2000030484A JP10198326A JP19832698A JP2000030484A JP 2000030484 A JP2000030484 A JP 2000030484A JP 10198326 A JP10198326 A JP 10198326A JP 19832698 A JP19832698 A JP 19832698A JP 2000030484 A JP2000030484 A JP 2000030484A
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Abstract
(57)【要約】
【課題】 冗長回路に必要となる素子数を減少し、半導
体基板上の所定面積に構成されるレギュラーメモリセル
数の増大を図る。 【解決手段】 複数のメモリセルブロック（ＢＬＫ０〜
ＢＬＫ３）を有する半導体メモリ装置であって、各メモ
リセルブロックはレギュラーメモリセルアレイ１と、冗
長メモリセルアレイ２と、カラムデコーダ８とを有す
る。これらメモリセルブロックの外部にはローデコーダ
３と、前記不良メモリセルのカラムアドレスがプログラ
ムされる冗長アドレスプログラムフューズ回路１０と、
前記冗長アドレスプログラムフューズ回路の出力に応じ
て、レギュラーデータライン１４と冗長データライン１
５の一方を選択して出力する選択手段２２とが設けられ
る。
体基板上の所定面積に構成されるレギュラーメモリセル
数の増大を図る。 【解決手段】 複数のメモリセルブロック（ＢＬＫ０〜
ＢＬＫ３）を有する半導体メモリ装置であって、各メモ
リセルブロックはレギュラーメモリセルアレイ１と、冗
長メモリセルアレイ２と、カラムデコーダ８とを有す
る。これらメモリセルブロックの外部にはローデコーダ
３と、前記不良メモリセルのカラムアドレスがプログラ
ムされる冗長アドレスプログラムフューズ回路１０と、
前記冗長アドレスプログラムフューズ回路の出力に応じ
て、レギュラーデータライン１４と冗長データライン１
５の一方を選択して出力する選択手段２２とが設けられ
る。
Description
【０００１】
【発明の属する技術分野】本発明は製造中に生じた不良
ビットを救済するための冗長回路を有する半導体メモリ
装置に関する。
ビットを救済するための冗長回路を有する半導体メモリ
装置に関する。
【０００２】
【従来の技術】半導体メモリ装置が高集積化するにつ
れ、製造中に発生する欠陥等による不良が増大してい
る。このようなメモリ装置は、１つのメモリセルが不良
であっても、製品として出荷することができない。しか
し、メモリチップ製造過程で混入するゴミ等の影響によ
り、全ビット正常に動作するチップのみを製造すること
は非常に困難である。又、メモリの微細化が進むに伴な
い、ゴミ等の影響をますます受けやすくなっている。
れ、製造中に発生する欠陥等による不良が増大してい
る。このようなメモリ装置は、１つのメモリセルが不良
であっても、製品として出荷することができない。しか
し、メモリチップ製造過程で混入するゴミ等の影響によ
り、全ビット正常に動作するチップのみを製造すること
は非常に困難である。又、メモリの微細化が進むに伴な
い、ゴミ等の影響をますます受けやすくなっている。
【０００３】そこで、メモリデバイスでは、冗長回路と
呼ばれるメモリセルと同様な構造を持つ回路をメモリセ
ルの近傍に配置し、メモリセルの一部に不良があれば、
それを冗長回路の一部に置き換えるということが行われ
る。この冗長回路は、不良メモリセルに接続されるビッ
トライン或いはワ−ド線を、同じチップ内に設けられた
予備のメモリセルが接続される予備のビットライン、或
いは予備のワ−ド線に置き換える。
呼ばれるメモリセルと同様な構造を持つ回路をメモリセ
ルの近傍に配置し、メモリセルの一部に不良があれば、
それを冗長回路の一部に置き換えるということが行われ
る。この冗長回路は、不良メモリセルに接続されるビッ
トライン或いはワ−ド線を、同じチップ内に設けられた
予備のメモリセルが接続される予備のビットライン、或
いは予備のワ−ド線に置き換える。
【０００４】例えばビットラインを置き換える場合は、
そのビットラインのカラム（列）アドレスをデコードす
るための複数のヒュ−ズを備える冗長アドレスプログラ
ムフューズ回路が用いられる。不良メモリセルのカラム
アドレスに対応したフューズを切断しておくことによっ
て、前記アドレスが前記冗長アドレスプログラムフュー
ズ回路に入力されたとき、冗長カラム選択線に信号が発
生し、予備のビットラインが選択される。
そのビットラインのカラム（列）アドレスをデコードす
るための複数のヒュ−ズを備える冗長アドレスプログラ
ムフューズ回路が用いられる。不良メモリセルのカラム
アドレスに対応したフューズを切断しておくことによっ
て、前記アドレスが前記冗長アドレスプログラムフュー
ズ回路に入力されたとき、冗長カラム選択線に信号が発
生し、予備のビットラインが選択される。
【０００５】フューズ素子はポリシリコン等の配線から
できており、この配線をレーザ等で切断することで不良
メモリセル等を含む回路が予備ラインとしての冗長回路
に切り替えられる。更に、不良メモリセルが接続される
ビットラインを選択する信号の発生は禁止される。従っ
てビットラインは予備のビットラインに置き換えられ
る。同様に、ワードラインを置き換える冗長回路は、ワ
ードラインのロー（行）アドレスをデコードするための
複数のヒュ−ズを備える冗長ローデコ−ダを用いる。
できており、この配線をレーザ等で切断することで不良
メモリセル等を含む回路が予備ラインとしての冗長回路
に切り替えられる。更に、不良メモリセルが接続される
ビットラインを選択する信号の発生は禁止される。従っ
てビットラインは予備のビットラインに置き換えられ
る。同様に、ワードラインを置き換える冗長回路は、ワ
ードラインのロー（行）アドレスをデコードするための
複数のヒュ−ズを備える冗長ローデコ−ダを用いる。
【０００６】図３は冗長回路を含む従来の半導体メモリ
装置として、３２Ｋ×８ビットＳＲＡＭの構成を示すブ
ロック図である。
装置として、３２Ｋ×８ビットＳＲＡＭの構成を示すブ
ロック図である。
【０００７】このメモリ装置は、カラム冗長方式が採用
され、４つのブロックＢＬＫ０〜ＢＬＫ３及びローアド
レスデコーダ３を含む。各ブロックは５１２×１２８の
レギュラーメモリセルアレイ１と、５１２×１の冗長メ
モリセルアレイ２と、カラムデコーダ５と、冗長アドレ
スプログラムフューズ回路４と、Ｉ／Ｏセレクトプログ
ラムフューズ回路６と、スイッチ７とから構成される。
レギュラーメモリセルアレイ１は８個のＩ／Ｏからな
り、各Ｉ／Ｏは１６列（ビットライン）から構成され
る。
され、４つのブロックＢＬＫ０〜ＢＬＫ３及びローアド
レスデコーダ３を含む。各ブロックは５１２×１２８の
レギュラーメモリセルアレイ１と、５１２×１の冗長メ
モリセルアレイ２と、カラムデコーダ５と、冗長アドレ
スプログラムフューズ回路４と、Ｉ／Ｏセレクトプログ
ラムフューズ回路６と、スイッチ７とから構成される。
レギュラーメモリセルアレイ１は８個のＩ／Ｏからな
り、各Ｉ／Ｏは１６列（ビットライン）から構成され
る。
【０００８】ローアドレスデコーダ３は、外部から入力
される９ビットローアドレスをデコードし、レギュラー
メモリセルアレイ１の５１２行の中の１行を選択する。
メモリセル１行が選択されると、その１行に含まれる１
２８個のメモリセルの内容がレギュラーメモリセルアレ
イ１から出力され、カラムデコーダ５に入力される。
される９ビットローアドレスをデコードし、レギュラー
メモリセルアレイ１の５１２行の中の１行を選択する。
メモリセル１行が選択されると、その１行に含まれる１
２８個のメモリセルの内容がレギュラーメモリセルアレ
イ１から出力され、カラムデコーダ５に入力される。
【０００９】カラムデコーダ５は４ビットの列アドレス
と２ビットのブロックアドレスを外部から入力する。こ
の２ビットのブロックアドレスによりブロックＢＬＫ０
〜ブロックＢＬＫ３の中の１ブロックが選択され、４ビ
ットの列アドレスにより、レギュラーメモリセルアレイ
１内の各Ｉ／Ｏにそれぞれ接続される１６ビットライン
から１ビットラインが選択される。レギュラーメモリセ
ルアレイ１は８個のＩ／Ｏから構成されているので、結
局カラムデコーダ５は８ビットデータをデータラインに
出力する。
と２ビットのブロックアドレスを外部から入力する。こ
の２ビットのブロックアドレスによりブロックＢＬＫ０
〜ブロックＢＬＫ３の中の１ブロックが選択され、４ビ
ットの列アドレスにより、レギュラーメモリセルアレイ
１内の各Ｉ／Ｏにそれぞれ接続される１６ビットライン
から１ビットラインが選択される。レギュラーメモリセ
ルアレイ１は８個のＩ／Ｏから構成されているので、結
局カラムデコーダ５は８ビットデータをデータラインに
出力する。
【００１０】冗長アドレスプログラムフューズ回路４は
内部に設けられた複数のフューズを選択的にレーザビー
ム等で切断することにより、レギュラーメモリセルアレ
イ１内の不良メモリセルの列アドレスがプログラムされ
る。Ｉ／Ｏセレクトプログラムフューズ回路も内部に設
けられた複数のフューズを選択的に切断することによ
り、レギュラーメモリセルアレイ１内の不良メモリセル
が属しているＩ／Ｏアドレスがプログラムされる。
内部に設けられた複数のフューズを選択的にレーザビー
ム等で切断することにより、レギュラーメモリセルアレ
イ１内の不良メモリセルの列アドレスがプログラムされ
る。Ｉ／Ｏセレクトプログラムフューズ回路も内部に設
けられた複数のフューズを選択的に切断することによ
り、レギュラーメモリセルアレイ１内の不良メモリセル
が属しているＩ／Ｏアドレスがプログラムされる。
【００１１】例えば、正常メモリセルの列アドレスが冗
長アドレスプログラムフューズ回路４に入力された場
合、冗長アドレスプログラムフューズ回路４は冗長メモ
リセル２を使用しないという信号（例えばハイレベル信
号）をＩ／Ｏセレクトプログラムフューズ回路６に出力
する。その結果、冗長メモリセルアレイ２は選択され
ず、レギュラーメモリセルアレイ１のレギュラーカラム
が選択される。
長アドレスプログラムフューズ回路４に入力された場
合、冗長アドレスプログラムフューズ回路４は冗長メモ
リセル２を使用しないという信号（例えばハイレベル信
号）をＩ／Ｏセレクトプログラムフューズ回路６に出力
する。その結果、冗長メモリセルアレイ２は選択され
ず、レギュラーメモリセルアレイ１のレギュラーカラム
が選択される。
【００１２】不良メモリセルの列アドレスが冗長アドレ
スプログラムフューズ回路４に入力された場合、冗長ア
ドレスプログラムフューズ回路４は冗長メモリセル２を
使用するという信号（例えばローレベル信号）をＩ／Ｏ
セレクトプログラムフューズ回路６に出力する。その結
果、Ｉ／Ｏセレクトプログラムフューズ回路６にプログ
ラムされたＩ／Ｏのレギュラーカラムは選択れず、その
代わり冗長メモリセルアレイ２が選択される。
スプログラムフューズ回路４に入力された場合、冗長ア
ドレスプログラムフューズ回路４は冗長メモリセル２を
使用するという信号（例えばローレベル信号）をＩ／Ｏ
セレクトプログラムフューズ回路６に出力する。その結
果、Ｉ／Ｏセレクトプログラムフューズ回路６にプログ
ラムされたＩ／Ｏのレギュラーカラムは選択れず、その
代わり冗長メモリセルアレイ２が選択される。
【００１３】
【発明が解決しようとする課題】このように、冗長回路
を有する従来の半導体メモリ装置は、複数のブロックに
分割され、各ブロックに冗長アドレスプログラムフュー
ズ回路及びＩ／Ｏセレクトプログラムフューズ回路が設
けられている。従ってこれら冗長回路に必要となる素子
数が多く、同一半導体チップ内に集積できるレギュラー
メモリセルの数の増大に制限を与えている。
を有する従来の半導体メモリ装置は、複数のブロックに
分割され、各ブロックに冗長アドレスプログラムフュー
ズ回路及びＩ／Ｏセレクトプログラムフューズ回路が設
けられている。従ってこれら冗長回路に必要となる素子
数が多く、同一半導体チップ内に集積できるレギュラー
メモリセルの数の増大に制限を与えている。
【００１４】本発明は上記課題を解決すべくなされたも
ので、冗長回路に必要となる素子数を減少し、半導体基
板上の所定面積に構成されるレギュラーメモリセル数の
増大、又は所定メモリ容量のメモリ集積回路の半導体基
板上に占める面積の減少を目的とする。
ので、冗長回路に必要となる素子数を減少し、半導体基
板上の所定面積に構成されるレギュラーメモリセル数の
増大、又は所定メモリ容量のメモリ集積回路の半導体基
板上に占める面積の減少を目的とする。
【００１５】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、複数のメモリセルブロックを有する半導
体メモリ装置であって、各メモリセルブロックは行及び
列のマトリクス状に配置されるレギュラーメモリセルア
レイと、該レギュラーメモリセルアレイの各列に接続さ
れるビットラインと、不良メモリセルを救済するための
冗長メモリセルアレイと、前記冗長メモリセルアレイ内
で選択されたメモリセルに接続される冗長データライン
と、特定メモリセルブロック及び特定ビットラインを選
択するためのカラムデコーダと、前記カラムデコーダに
より選択された特定ビットラインに接続されるレギュラ
ーデータラインとを有し、前記半導体メモリ装置は更
に、前記レギュラー及び冗長メモリセルアレイの特定行
を選択するためのローデコーダと、前記不良メモリセル
のカラムアドレスがプログラムされ、該カラムアドレス
が入力されたことを検知する冗長アドレスデコーダと、
前記冗長アドレスデコーダの出力に応じて、前記レギュ
ラーデータラインと前記レギュラー冗長ラインの一方を
選択して出力する選択手段とを具備する。
め、本発明は、複数のメモリセルブロックを有する半導
体メモリ装置であって、各メモリセルブロックは行及び
列のマトリクス状に配置されるレギュラーメモリセルア
レイと、該レギュラーメモリセルアレイの各列に接続さ
れるビットラインと、不良メモリセルを救済するための
冗長メモリセルアレイと、前記冗長メモリセルアレイ内
で選択されたメモリセルに接続される冗長データライン
と、特定メモリセルブロック及び特定ビットラインを選
択するためのカラムデコーダと、前記カラムデコーダに
より選択された特定ビットラインに接続されるレギュラ
ーデータラインとを有し、前記半導体メモリ装置は更
に、前記レギュラー及び冗長メモリセルアレイの特定行
を選択するためのローデコーダと、前記不良メモリセル
のカラムアドレスがプログラムされ、該カラムアドレス
が入力されたことを検知する冗長アドレスデコーダと、
前記冗長アドレスデコーダの出力に応じて、前記レギュ
ラーデータラインと前記レギュラー冗長ラインの一方を
選択して出力する選択手段とを具備する。
【００１６】冗長アドレスデコーダは従来のように各メ
モリブロック内ではなく、メモリブロックの外部で行う
ので、冗長アドレスデコーダを構成する冗長アドレスプ
ログラムフューズ回路及びＩ／Ｏセレクトプログラムフ
ューズ回路の数が大幅に削減される。
モリブロック内ではなく、メモリブロックの外部で行う
ので、冗長アドレスデコーダを構成する冗長アドレスプ
ログラムフューズ回路及びＩ／Ｏセレクトプログラムフ
ューズ回路の数が大幅に削減される。
【００１７】又、本発明を１アドレスが入力されると８
データラインを選択するメモリ装置に適用する場合、前
記レギュラーメモリセルアレイは８個のＩ／Ｏで構成さ
れ、各Ｉ／Ｏは複数のメモリセルの列を有し、前記各Ｉ
／Ｏの複数のメモリセルの列には複数のビットラインが
それぞれ設けられ、前記カラムデコーダは入力されるカ
ラムアドレスに対応するビットラインを前記各Ｉ／Ｏに
ついてそれぞれ選択し、前記冗長デコーダは不良メモリ
セルが属するＩ／ＯアドレスがプログラムされるＩ／Ｏ
セレクトプログラムフューズ回路を含み、前記選択手段
は前記Ｉ／Ｏセレクトプログラムフューズ回路から出力
されるＩ／Ｏアドレスに対応しない前記レギュラーデー
タラインを選択し、更に前記Ｉ／Ｏアドレスに対応する
レギュラーデータラインについては前記冗長データライ
ンをそれに代わって選択する。
データラインを選択するメモリ装置に適用する場合、前
記レギュラーメモリセルアレイは８個のＩ／Ｏで構成さ
れ、各Ｉ／Ｏは複数のメモリセルの列を有し、前記各Ｉ
／Ｏの複数のメモリセルの列には複数のビットラインが
それぞれ設けられ、前記カラムデコーダは入力されるカ
ラムアドレスに対応するビットラインを前記各Ｉ／Ｏに
ついてそれぞれ選択し、前記冗長デコーダは不良メモリ
セルが属するＩ／ＯアドレスがプログラムされるＩ／Ｏ
セレクトプログラムフューズ回路を含み、前記選択手段
は前記Ｉ／Ｏセレクトプログラムフューズ回路から出力
されるＩ／Ｏアドレスに対応しない前記レギュラーデー
タラインを選択し、更に前記Ｉ／Ｏアドレスに対応する
レギュラーデータラインについては前記冗長データライ
ンをそれに代わって選択する。
【００１８】
【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態について詳細に説明する。図において、
図１は本発明による冗長回路を含む半導体メモリ装置の
構成を示すブロック図、図２は図１の冗長アドレスプロ
グラムフューズ回路の構成を示すブロック図、図３は冗
長回路を含む従来の半導体メモリ装置の構成を示すブロ
ック図である。
明の実施の形態について詳細に説明する。図において、
図１は本発明による冗長回路を含む半導体メモリ装置の
構成を示すブロック図、図２は図１の冗長アドレスプロ
グラムフューズ回路の構成を示すブロック図、図３は冗
長回路を含む従来の半導体メモリ装置の構成を示すブロ
ック図である。
【００１９】図１の半導体メモリ装置は本発明の一実施
例として、３２Ｋ×８ビットＳＲＡＭの構成を有する。
このメモリ装置は、カラム冗長方式が採用され、４つの
ブロックＢＬＫ０〜ＢＬＫ３及びローアドレスデコーダ
３と、冗長アドレスプログラムフューズ回路１０と、Ｉ
／Ｏセレクトプログラムフューズ１１と、レギュラー・
冗長セレクトゲート２２を含む。各ブロックはマトリク
ス状に配置された５１２（行）×１２８（列）のレギュ
ラーメモリセルアレイ１と、５１２（行）×１（列）の
冗長メモリセルアレイ２と、カラムデコーダ８と、スイ
ッチ９とから構成される。レギュラーメモリセルアレイ
１は８個のＩ／Ｏからなり、各Ｉ／Ｏは１６列（ビット
ライン）から構成される。
例として、３２Ｋ×８ビットＳＲＡＭの構成を有する。
このメモリ装置は、カラム冗長方式が採用され、４つの
ブロックＢＬＫ０〜ＢＬＫ３及びローアドレスデコーダ
３と、冗長アドレスプログラムフューズ回路１０と、Ｉ
／Ｏセレクトプログラムフューズ１１と、レギュラー・
冗長セレクトゲート２２を含む。各ブロックはマトリク
ス状に配置された５１２（行）×１２８（列）のレギュ
ラーメモリセルアレイ１と、５１２（行）×１（列）の
冗長メモリセルアレイ２と、カラムデコーダ８と、スイ
ッチ９とから構成される。レギュラーメモリセルアレイ
１は８個のＩ／Ｏからなり、各Ｉ／Ｏは１６列（ビット
ライン）から構成される。
【００２０】ローデコーダ３の入力には外部からの９ビ
ットローアドレスバス１６が接続され、ローデコーダ３
からの５１２本の選択ライン１７はレギュラーメモリセ
ルアレイ１の行選択入力に接続される。レギュラーメモ
リセルアレイ１からの１２８ビットライン（１６ビット
ライン×８Ｉ／Ｏ）１８はカラムデコーダ８の入力に接
続される。冗長メモリセルアレイ２の１ビット出力ライ
ン１９はスイッチ９に接続される。
ットローアドレスバス１６が接続され、ローデコーダ３
からの５１２本の選択ライン１７はレギュラーメモリセ
ルアレイ１の行選択入力に接続される。レギュラーメモ
リセルアレイ１からの１２８ビットライン（１６ビット
ライン×８Ｉ／Ｏ）１８はカラムデコーダ８の入力に接
続される。冗長メモリセルアレイ２の１ビット出力ライ
ン１９はスイッチ９に接続される。
【００２１】ローアドレスデコーダ３は、外部から入力
される９ビットローアドレスをデコードし、レギュラー
メモリセルアレイ１の５１２行の中の１行を選択する。
メモリセル１行が選択されると、その１行に含まれる１
２８個のメモリセルの内容がレギュラーメモリセルアレ
イ１から出力され、カラムデコーダ８に入力される。同
時に、選択された行に対応する１個の冗長メモリセルの
内容がスイッチ９に出力される。
される９ビットローアドレスをデコードし、レギュラー
メモリセルアレイ１の５１２行の中の１行を選択する。
メモリセル１行が選択されると、その１行に含まれる１
２８個のメモリセルの内容がレギュラーメモリセルアレ
イ１から出力され、カラムデコーダ８に入力される。同
時に、選択された行に対応する１個の冗長メモリセルの
内容がスイッチ９に出力される。
【００２２】６ビットのカラム及びブロックアドレスバ
ス１３は、各ブロックＢＬ０〜ＢＬ３内のカラムデコー
ダ８及びスイッチ９、ならびに冗長アドレスプログラム
フューズ回路（冗長デコーダ）１０に並列に接続され
る。各ブロックＢＬ０〜ＢＬ３内のカラムデコーダ８か
らの８ビットデータライン（レギュラーセル出力）はレ
ギュラー・冗長セレクトゲートに並列に接続される。各
ブロックＢＬ０〜ＢＬ３内のスイッチ９からの１ビット
データライン（冗長メモリセル出力）はレギュラー・冗
長セレクトゲート１２に並列に接続される。冗長アドレ
スプログラムフューズ回路１０の１ビット出力ライン２
０は、Ｉ／Ｏセレクトプログラムフューズ回路１１の入
力に接続される。Ｉ／Ｏセレクトプログラムフューズ回
路１１の出力ライン２１はレギュラー・冗長セレクトゲ
ート１２の入力に接続される。
ス１３は、各ブロックＢＬ０〜ＢＬ３内のカラムデコー
ダ８及びスイッチ９、ならびに冗長アドレスプログラム
フューズ回路（冗長デコーダ）１０に並列に接続され
る。各ブロックＢＬ０〜ＢＬ３内のカラムデコーダ８か
らの８ビットデータライン（レギュラーセル出力）はレ
ギュラー・冗長セレクトゲートに並列に接続される。各
ブロックＢＬ０〜ＢＬ３内のスイッチ９からの１ビット
データライン（冗長メモリセル出力）はレギュラー・冗
長セレクトゲート１２に並列に接続される。冗長アドレ
スプログラムフューズ回路１０の１ビット出力ライン２
０は、Ｉ／Ｏセレクトプログラムフューズ回路１１の入
力に接続される。Ｉ／Ｏセレクトプログラムフューズ回
路１１の出力ライン２１はレギュラー・冗長セレクトゲ
ート１２の入力に接続される。
【００２３】カラムデコーダ８はアドレスバス１３から
入力される４ビットの列アドレスと２ビットのブロック
アドレスを入力する。この２ビットのブロックアドレス
によりブロックＢＬＫ０〜ブロックＢＬＫ３の中の１ブ
ロックが選択され、４ビットの列アドレスにより、レギ
ュラーメモリセルアレイ１内の各Ｉ／Ｏにそれぞれ接続
される１６ビットラインから１ビットラインが選択され
る。レギュラーメモリセルアレイ１は８個のＩ／Ｏから
構成されるので、結局カラムデコーダ８は８ビットデー
タをデータライン１４に出力する。
入力される４ビットの列アドレスと２ビットのブロック
アドレスを入力する。この２ビットのブロックアドレス
によりブロックＢＬＫ０〜ブロックＢＬＫ３の中の１ブ
ロックが選択され、４ビットの列アドレスにより、レギ
ュラーメモリセルアレイ１内の各Ｉ／Ｏにそれぞれ接続
される１６ビットラインから１ビットラインが選択され
る。レギュラーメモリセルアレイ１は８個のＩ／Ｏから
構成されるので、結局カラムデコーダ８は８ビットデー
タをデータライン１４に出力する。
【００２４】冗長アドレスプログラムフューズ回路１０
は内部に設けられた複数のフューズを選択的にレーザビ
ーム等で切断することにより、レギュラーメモリセルア
レイ１内の不良メモリセルの列アドレスがプログラムさ
れる。Ｉ／Ｏセレクトプログラムフューズ回路１１も内
部に設けられた複数のフューズを選択的に切断すること
により、レギュラーメモリセルアレイ１内の不良メモリ
セルが属しているＩ／Ｏアドレスがプログラムされる。
は内部に設けられた複数のフューズを選択的にレーザビ
ーム等で切断することにより、レギュラーメモリセルア
レイ１内の不良メモリセルの列アドレスがプログラムさ
れる。Ｉ／Ｏセレクトプログラムフューズ回路１１も内
部に設けられた複数のフューズを選択的に切断すること
により、レギュラーメモリセルアレイ１内の不良メモリ
セルが属しているＩ／Ｏアドレスがプログラムされる。
【００２５】例えば、正常メモリセルの列アドレスがア
ドレスバス１３から冗長アドレスプログラムフューズ回
路１０に入力された場合、冗長アドレスプログラムフュ
ーズ回路１０は冗長メモリセル２を使用しないという信
号（例えばハイレベル信号）をデータライン２０を介し
てＩ／Ｏセレクトプログラムフューズ回路１１に出力す
る。その結果、冗長データライン１５は選択されず、レ
ギュラーデータライン１４上のデータが選択され８ビッ
トデータライン２２に出力される。
ドレスバス１３から冗長アドレスプログラムフューズ回
路１０に入力された場合、冗長アドレスプログラムフュ
ーズ回路１０は冗長メモリセル２を使用しないという信
号（例えばハイレベル信号）をデータライン２０を介し
てＩ／Ｏセレクトプログラムフューズ回路１１に出力す
る。その結果、冗長データライン１５は選択されず、レ
ギュラーデータライン１４上のデータが選択され８ビッ
トデータライン２２に出力される。
【００２６】不良メモリセルの列アドレス及びそのブロ
ックアドレスがアドレスバス１３から冗長アドレスプロ
グラムフューズ回路１０に入力された場合、冗長アドレ
スプログラムフューズ回路１０は冗長メモリセル２を使
用するという信号（例えばローレベル信号）をデータラ
イン２０を介してＩ／Ｏセレクトプログラムフューズ回
路１１に出力する。Ｉ／Ｏセレクトプログラムフューズ
回路１１は何番目のＩ／Ｏなのかという信号（Ｉ／Ｏア
ドレス信号）をデータライン２１に出力する。その結
果、レギュラー・冗長セレクトゲート１２は、Ｉ／Ｏセ
レクトプログラムフューズ回路にプログラムされたＩ／
Ｏアドレスのレギュラーデータラインだけは選択せず、
その代わり冗長データライン１５を選択し、８ビットデ
ータをデータライン２２に出力する。
ックアドレスがアドレスバス１３から冗長アドレスプロ
グラムフューズ回路１０に入力された場合、冗長アドレ
スプログラムフューズ回路１０は冗長メモリセル２を使
用するという信号（例えばローレベル信号）をデータラ
イン２０を介してＩ／Ｏセレクトプログラムフューズ回
路１１に出力する。Ｉ／Ｏセレクトプログラムフューズ
回路１１は何番目のＩ／Ｏなのかという信号（Ｉ／Ｏア
ドレス信号）をデータライン２１に出力する。その結
果、レギュラー・冗長セレクトゲート１２は、Ｉ／Ｏセ
レクトプログラムフューズ回路にプログラムされたＩ／
Ｏアドレスのレギュラーデータラインだけは選択せず、
その代わり冗長データライン１５を選択し、８ビットデ
ータをデータライン２２に出力する。
【００２７】図２は冗長アドレスプログラムフューズ回
路１０の構成を示すブロック図である。このフューズ回
路１０は、３個のフューズブロックＲｅｄ０〜Ｒｅｄ
２、及びＮＡＮＤゲート３０により構成される。各フュ
ーズブロックＲｅｄは４個のフューズ回路ＲＬＣＨ０〜
ＲＬＣＨ３を有する。各フューズ回路ＲＬＣＨはｐチャ
ンネルＭＯＳＦＥＴ３１、３２、フューズ２６、インバ
ータ２７、ゲート２８から構成される。
路１０の構成を示すブロック図である。このフューズ回
路１０は、３個のフューズブロックＲｅｄ０〜Ｒｅｄ
２、及びＮＡＮＤゲート３０により構成される。各フュ
ーズブロックＲｅｄは４個のフューズ回路ＲＬＣＨ０〜
ＲＬＣＨ３を有する。各フューズ回路ＲＬＣＨはｐチャ
ンネルＭＯＳＦＥＴ３１、３２、フューズ２６、インバ
ータ２７、ゲート２８から構成される。
【００２８】ブロックＲｅｄ０及びＲｅｄ１には、電源
リセット信号ＰＵ及び４ビットカラムアドレスをデコー
ドした信号Ａ０〜Ａ３及びＢ０〜Ｂ３が入力され、ブロ
ックＲｅｄ２には電源リセット信号ＰＵ及び２ビットの
メモリセルブロックアドレスをデコードした信号Ｃ０〜
Ｃ３が入力される。各ブロックＲｅｄ内でそれぞれ１個
のフューズ２６を切断することにより、ブロックＢＬＫ
０〜ＢＬＫ３内の１ブロック及び１６ビットライン内の
１ビットラインがプログラムされる。電源リセット信号
ＰＵは電源投入時、一定時間ローレベルを保つ信号で、
フューズ２６が切断されていると、インバータ２７の入
力をハイレベルにラッチする。この状態でゲート２８は
オン状態となる。
リセット信号ＰＵ及び４ビットカラムアドレスをデコー
ドした信号Ａ０〜Ａ３及びＢ０〜Ｂ３が入力され、ブロ
ックＲｅｄ２には電源リセット信号ＰＵ及び２ビットの
メモリセルブロックアドレスをデコードした信号Ｃ０〜
Ｃ３が入力される。各ブロックＲｅｄ内でそれぞれ１個
のフューズ２６を切断することにより、ブロックＢＬＫ
０〜ＢＬＫ３内の１ブロック及び１６ビットライン内の
１ビットラインがプログラムされる。電源リセット信号
ＰＵは電源投入時、一定時間ローレベルを保つ信号で、
フューズ２６が切断されていると、インバータ２７の入
力をハイレベルにラッチする。この状態でゲート２８は
オン状態となる。
【００２９】ホスト部から転送されるアドレスが、この
冗長アドレスプログラム回路にプログラムされた不良カ
ラムアドレスに一致すると、各ブロックＲｅｄの出力Ｒ
Ａ、ＲＢ、ＲＣは全てハイレベルとなり、ＮＡＮＤゲー
ト２３は出力信号ＲＥＮとしてローレベル信号を出力す
る。この信号ＲＥＮはＩ／Ｏセレクトプログラムフュー
ズ回路１１に入力される。
冗長アドレスプログラム回路にプログラムされた不良カ
ラムアドレスに一致すると、各ブロックＲｅｄの出力Ｒ
Ａ、ＲＢ、ＲＣは全てハイレベルとなり、ＮＡＮＤゲー
ト２３は出力信号ＲＥＮとしてローレベル信号を出力す
る。この信号ＲＥＮはＩ／Ｏセレクトプログラムフュー
ズ回路１１に入力される。
【００３０】Ｉ／Ｏセレクトプログラムフューズ回路１
１には図２で示したフューズ回路と同様な回路が複数設
けられ、不良メモリセルが属するＩ／Ｏアドレスがプロ
グラムされる。ローレベルの信号ＲＥＮに応答してＩ／
Ｏセレクトプログラムフューズ回路１１は、プログラム
されたＩ／Ｏのみ冗長を使用するという信号を信号ライ
ン２１に出力する。
１には図２で示したフューズ回路と同様な回路が複数設
けられ、不良メモリセルが属するＩ／Ｏアドレスがプロ
グラムされる。ローレベルの信号ＲＥＮに応答してＩ／
Ｏセレクトプログラムフューズ回路１１は、プログラム
されたＩ／Ｏのみ冗長を使用するという信号を信号ライ
ン２１に出力する。
【００３１】レギュラー・冗長セレクトゲート１２は、
前述したように信号ライン２１を介して入力されたＩ／
Ｏアドレスのレギュラーデータラインだけは選択せず、
その代わり冗長データライン１５を選択し、８ビットデ
ータをデータライン２２に出力する。
前述したように信号ライン２１を介して入力されたＩ／
Ｏアドレスのレギュラーデータラインだけは選択せず、
その代わり冗長データライン１５を選択し、８ビットデ
ータをデータライン２２に出力する。
【００３２】以上、この発明の冗長回路を１アドレスが
入力されると８データラインを選択するメモリ装置につ
いて説明したが、本発明は１アドレスが入力され１デー
タラインを選択するメモリ装置にも適用できるのは勿論
である。又、この発明を揮発性のＳＲＡＭを例にとり説
明したが、本発明はＥＥＰＲＯＭやフラッシュＥＥＰＲ
ＯＭ等の不揮発性半導体メモリにも適用できる。
入力されると８データラインを選択するメモリ装置につ
いて説明したが、本発明は１アドレスが入力され１デー
タラインを選択するメモリ装置にも適用できるのは勿論
である。又、この発明を揮発性のＳＲＡＭを例にとり説
明したが、本発明はＥＥＰＲＯＭやフラッシュＥＥＰＲ
ＯＭ等の不揮発性半導体メモリにも適用できる。
【００３３】
【発明の効果】以上説明したように、各メモリブロック
内でレギュラーデータラインと冗長データラインとの切
替えを従来行っていたものを、本発明の冗長回路構成で
はメモリブロックの外部で行うので、ブロック毎に冗長
アドレスプログラムフューズ回路及びＩ／Ｏセレクトプ
ログラムフューズ回路を設ける必要がなくなる。
内でレギュラーデータラインと冗長データラインとの切
替えを従来行っていたものを、本発明の冗長回路構成で
はメモリブロックの外部で行うので、ブロック毎に冗長
アドレスプログラムフューズ回路及びＩ／Ｏセレクトプ
ログラムフューズ回路を設ける必要がなくなる。
【図１】本発明による冗長回路を含む半導体メモリ装置
の構成を示すブロック図。
の構成を示すブロック図。
【図２】冗長アドレスプログラムフューズ回路の構成を
示すブロック図。
示すブロック図。
【図３】冗長回路を含む従来の半導体メモリ装置の構成
を示すブロック図。
を示すブロック図。
１…レギュラーメモリセルアレイ ２…冗長メモリセルアレイ ３…ローデコーダ ４、１０…冗長アドレスプログラムフューズ回路 ５、８…カラムデコーダ ６、１１…Ｉ／Ｏセレクトプログラムフューズ回路 ７、９…スイッチ １２…レギュラー・冗長セレクトゲート ２４、２５…ｐＭＯＳＦＥＴ ＢＬＫ０〜ＢＬＫ３…メモリセルブロック
Claims (4)
- 【請求項１】複数のメモリセルブロックを有する半導体
メモリ装置であって、 各メモリセルブロックは行及び列のマトリクス状に配置
されるレギュラーメモリセルアレイと、該レギュラーメ
モリセルアレイの各列に接続されるビットラインと、不
良メモリセルを救済するための冗長メモリセルアレイ
と、前記冗長メモリセルアレイ内で選択されたメモリセ
ルに接続される冗長データラインと、特定メモリセルブ
ロック及び特定ビットラインを選択するためのカラムデ
コーダと、前記カラムデコーダにより選択された特定ビ
ットラインに接続されるレギュラーデータラインとを有
し、前記半導体メモリ装置は更に、 前記レギュラー及び冗長メモリセルアレイの特定行を選
択するためのローデコーダと、 前記不良メモリセルのカラムアドレスがプログラムさ
れ、該カラムアドレスが入力されたことを検知する冗長
アドレスデコーダと、 前記冗長アドレスデコーダの出力に応じて、前記レギュ
ラーデータラインと前記冗長データラインの一方を選択
して出力する選択手段と、を具備することを特徴とする
半導体メモリ装置。 - 【請求項２】前記レギュラーメモリセルアレイは所定数
のＩ／Ｏで構成され、各Ｉ／Ｏは複数のメモリセルの列
を有し、 前記各Ｉ／Ｏの複数のメモリセルの列には複数のビット
ラインがそれぞれ設けられ、 前記カラムデコーダは入力されるカラムアドレスに対応
するビットラインを前記各Ｉ／Ｏについてそれぞれ選択
し、 前記冗長デコーダは不良メモリセルが属するＩ／Ｏアド
レスがプログラムされるＩ／Ｏセレクト手段を含み、 前記選択手段は前記Ｉ／Ｏセレクト手段から出力される
Ｉ／Ｏアドレスに対応しない前記レギュラーデータライ
ンを選択し、更に前記Ｉ／Ｏアドレスに対応するレギュ
ラーデータラインについては前記冗長データラインをそ
れに代わって選択することを特徴とする請求項１記載の
半導体メモリ装置。 - 【請求項３】前記メモリセルは揮発性半導体メモリセル
であることを特徴とする請求項１又は２記載の半導体メ
モリ装置。 - 【請求項４】前記メモリセルは不揮発性半導体メモリセ
ルであることを特徴とする請求項１又は２記載の半導体
メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10198326A JP2000030484A (ja) | 1998-07-14 | 1998-07-14 | 冗長回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10198326A JP2000030484A (ja) | 1998-07-14 | 1998-07-14 | 冗長回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000030484A true JP2000030484A (ja) | 2000-01-28 |
Family
ID=16389256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10198326A Pending JP2000030484A (ja) | 1998-07-14 | 1998-07-14 | 冗長回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000030484A (ja) |
-
1998
- 1998-07-14 JP JP10198326A patent/JP2000030484A/ja active Pending
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