經Μ部中次標準局Η工消费合作社印^ A7 B7 五、發明説明（'） 發明背景. 本發明揭示一種半導體裝置之設計及製造，更明確地 .太發明褐示用於增加記憶體電路之電路密度的改良技 術° 存記憤聘電路中，即，動態隨機存取記憶體或場可程 式璘輯裝置，記億髖格通常為定址目的而排列成行及列 。由實例.典型動態随機存取記憶體（DRAM)晶片可具 有高捧R4百萬記憶格，其可排列成以字線及數元線來定 址：？行及刟。動態陳機存取記憶體電路及其設計是眾所 调知枝術.為簡短起見本文不詳细討論。 #典型1) R A Μ晶Η製造期間，在主陣列（m a ί n a r r a y )中 之一或更多百萬記憶格可發現不良。不丟棄整個晶片而 W件設計者提供冗餘格（r e d u n d an t_. c e 1 1 ),其可替代 不良格，因而旁通不良格而允許記憶體電路使用如同沒 有不良。 如果在製造期間主記憶體陣列中之格發規不良，包含 不良格之整俩行或列通常以冗餘行或列來取代。為易於 參老，幣個格之行或列在下文中稱為元件（element)。 而日為易於理解，本文之討論將參考行及其替換（^口1-8 m e n t.).然而，本文所討事官當然也適用於列及其替 當在牛陣列中使用冗餘電路來替換不良元件時，習用 夕#換技術包栝在製造期間設定一冗餘電路之致能熔絲 Unable fuse)來顯示冗餘電路將使用來替換主陣列元 -3 - 本紙張尺度適用中國國家標率（CNS ) A4規格（210X 297公釐） I--1^---Γ--^------ΐτ'------^ (請先閲讀背面之注意事項再填寫本頁) 經濟部中决標準局K工消贽合竹社印製 A7 B7 五、發明説明（> ) 件之一。冗餘電路所替換不良主陣列元件之位址也在製 诰期間K設定冗餘電路的位址熔絲來指定。在運轉時間 期間.致能熔絲及位址熔绦之值載入到個別之致能閂 (r n a h丨e丨a t c h )及位址閂。如果致能閂包含代表必需使 用冗餘爾棋意義之值，刖冗餘電路將用於替代位址Μ位 址閂所栴定之不良主陣列元件。 為推一步說明.第1圖表示具有主陣列102之極為簡 化的D R A Μ格1 0 0。雖然主陣列事實上通常具有許多元件， 伯為俘於容易討論，圖示主陣列僅具有4行或元件（0-3) 。其中也有表示冗餘行或元件04,其可使用來替代任何 元件0-3。 為替代仟何元件0-3,冗餘元件1. 04和兩位址位元Α1及 A 0有關建。位址位元之值所指定到解碼邏輯電路的主陣 列元件，其為冗餘元件104所替換。第2圖表示習用技 術所便用來指定冗餘元件1 0 4之替代位址的冗餘電路。如 第2圖所示.冗餘電路210包括一冗餘元件104，其耦接 到解碼瘅輯甯路。解碼邏輯電路2 0 2根據製造期間所設 宗致能及位址熔絲，來負責確認冗餘電路是否必需使用 來#梅主陳列元件.如果是，刖替代那一不良主陣列元 伴。 於第2阔中，所示致能熔絲為致能熔絲E F ,第1圖實 例之兩位址熔絲W.位址熔絲A F 1及A F 0來表示。假設為討 論存D R A Μ格1 0 0品皙控制期間所發現為不良之主陣列元 件《2。本情形中.致能熔絲EF將設定來表示冗餘陣列元 -4- 本紙張尺度適扣中國國家標隼（CNS ) Α4規格（210X 297公釐） -----^------辦衣------if------^ 1" (請先閱讀背面之注意事項再填寫本頁) 經漓部中决#羋局只工消贽合作社印" A7 B7 五、發明説明（4 ) 件104必需用於替換。位址熔絲AF1將設定而位址熔絲AFO 不設宙來形成位元型式（b丨t p a 11 e r η)” 1 0 ”，來指定冗餘 元件1 0 4將用於替換主陣列元件2。 存窜湎啟動期間，即，在DRAM格之運轉時間期間，致 能熔絲R F之值載人到第2圖之致能閂E L内。本情形中， 倌"1 "將載人到致能閂E L内。位址熔絲A F 1及A F 0之值也 分別栽入到位扯閂A L1及A L 0內，使得位址閂A L 0儲存值 ” 1 ”，而位址A L 0儲存值” 0 "。門使用原因在其在理轉 _問可Irh熔絲更快速地諝取，因而，使得DRAM格之作業 涑麽#伴。以檢測致能閂EU解碼理輯電路202可確定冗 餘元件1 0 4必需用來替換不良陣列元件。以檢測位址閂 A丨.1及AL0.解碼嫌輯電路202可確定冗餘電元件將用來 替換不良陣列元件# 2。 雖然第2 _有關所述習用技術適當地實腌替換不良主 陣列元伴.但有缺點。由實例而見，如DR AMD格容量增 加.存在有需要來安置更多數主陣列記憶元件及/或冗 餘元件在已知大小之晶Η内。習用技術中，各冗餘元件 需要提供冗餘電路一致能熔絲，來表示運轉時間期間冗 餘罱路捂否必需使用，如上所述。如果大量冗餘元件提 供存f) R A Μ晶片上（可能地替換高數罱不良主陣列元件）， 女齡睪致能熔絲佔用D R A Μ晶片上不少區域，因而限制每 一晶）=!可掃供之牛陣列元件及/或冗餘元件之數量。 I比外.習用枝術需要各冗餘元件使用一連帶致能熔絲 之冗餘閂。再次，如果大數最冗餘元件提供在D R A Μ晶片 -5 - 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -----..------装------.訂------^ I (請先閱讀背面之注意事項再填寫本頁) 經^部中央樟準局只工消f合作社印51 A 7 B7 五、發明説明（4 ) 卜..目I丨丈教罱致能閂也佔用D R A Μ晶片上不區域，因而進 一步限制毎一晶片可提供主陣列元件及/或冗餘元件之 斯最。 鑑於h摊，期望有改良冗餘電路設計，其優點在降低 其啻搁替換所需之區域，因而允許更多數量主陣列元件 及_/或冗餘元件安置在已知晶片上。 發明槪.沭 太發明存一啻胞例中揭示替換記憶體陣列之不良元件 的替換抻。本發明包栝形成一第一冗餘電路，其同時包 栝形成一第一多數位址熔絲。第一多數位址熔絲架構在 設定時來指定不良元件中之一的位址。本發明進一步包 栝形成一第一多黻位址問，第一多數位址閂個別之一耦 接到第一多齡位址熔絲個別之一。 维一步包栝形成一第一冗餘元件。此外，該方法包括 形成一第一解碼键輯電路。第一解碼邏輯電路耦接第一 务黻位址閂及冗餘元件。第一解碼邏輯電路架構在記憶 髑陣列之作業期間，確定第一多數位址熔絲所儲存數元 犁式杲莕不同於第一預定值，而且如果位元型式不同於 預定侑.目丨丨存替換模式（replacement mode)中來替換第 一冗餘元件。替換樺式使得第一冗餘元件致能而使用在 作業期問來替不良元件之一。 存另一啻腌例中，本發明揭示一種具有冗餘元件之冗 餘甯棋。冗餘元件架構在替換不良記憶體陣列元件。冗 餘雷棋包栝一第一多黻位址熔綠，其架構在設定時指定 -6- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） I--；—-^---:---%於------ΐτ------.^- (請先閱讀背面之注意事項再填寫本頁) 經"部中次#羋局负工消价合作社印製 A7 B7五、發明説明（f ) 不良記憶聘陣列之位址。冗餘電路進一步包括一種一多 斯位址閂.第一多黻位址閂個別之一耦接到第一多數位 址熔絲俩別之一。而目.也包括一第一解碼邏輯電路耦 接到第一多數位址閂及冗餘元件。第一解碼邏輯電路架 槪在確定冗餘元件是否在非活化模式（inactive mode)或替 梅措式。冗餘元件Μ在非活化模式中之解碼邏輯電路，確 定第一多數位址熔絲是否儲存等於預定值之值。冗餘元 伴W存替換樽式中之第一解碼邏輯電路，確定第一多數 位讪熔絲中所儲存值是否不同於預定值，其中第一解碼 儸輯甯路如此確定而沒有利用致能熔絲。 太發明之該特激及其他在下文中參考附圖更詳细地說 明° 翮式簡.單說明 本發明是Μ實例來圓解說明，而不是限制在附圖之圖 式.其中相同參考號碼相同元件，中： 第1圖表示便於討論之極為簡化而具有主陣列的D R A Μ 格； 第2圖表示在習用技術中指定用於冗餘元件之替換位 址所使用的冗餘霄路； 第3圖表示根據本發明之一實腌例的改良冗餘電路， 茸中不再需要致能熔絲； 第4 _表示根據本發明之一實施例，Μ解碼邏輯電路 來渖犋第3阃冗賒元件安置在替換模式内所採用步驟； 第5圃表示本發明另一實施例，其中優點在致能熔絲 丨^--^--^---Γ--裝------訂------線 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標率（CNS ) Α4規格（210Χ 297公釐） 經滴部中央標準局Μ工消费合竹社印繁 A7 B7 五、發明説明（t ) R F及敔能閂R丨,兩者之消除；及 第fi國弄示根據本發明之一實胞例，Μ解碼邏輯電路 來安詈第5阔冗餘元件到替換横式内所採用步驟。 發明詳細說明. 太發明將參照附圖所示圖解實施例來詳细說明。在下 々說明中.所述多敕特定詳情是為提供完全理解本發明 。然而.顗然地對於攢於本技術者，本發明可實施而不 用一些或全部特定詳情。在其他實例中，為不使本發明 產牛不鼐要之不清楚，眾所週知之方法步驟及/或结構 不做詳湘說明。 為討論起見.本發明在諸如隨機存取記憶體（RAM),包 栝勒態RAM(DRAM)及同步DRAM(SDRAM),其記憶體電路本 V中詳湘說明。然而，本發明具有包括邏輯裝置之其他 W用。當然，啻際記憶體陣列包含相當多的元件。為改 善妙率.陣列在觀念上區分為許多分姐（subgroups)包 含較小而可管理之元件數最。通常，提供多數冗餘電路 及關澳霄路.各受指定來替換主陣列内個別分組元件。 根楝太發明一宵施例，提供有冗餘電路設計其優點在 消除致能熔絲之需要。冗餘電路關連一冗餘元件且指定 一預定信。在製造期間，如果關連冗餘電路之冗餘元件 存非活化模式（即.其不使用來替換不良主陣列元件），關 谏冗餘謂路之位址熔綠將儲存一等於一預定值之值。另 一方而.如果冗餘雷路在替換模式，其關連冗餘電路之 位址熔跺將設定在其所替換不良主陣列元件之位址。 -8- 本紙張尺度適用中國國家榇準（CNS ) A4规格（210X 297公釐） I----：---:--裝------訂------線 (請先閲讀背面之注意事項再填寫本頁) 經满部中央標羋局只工消t合作社印鬏 A7 B7 五、發明説明（7 ) 當多數冗餘元件及關連電路使用時，在個別冗餘元件 之位卜熔銳所儲存預定值不重要。進一步，位址熔絲所 儲存預定倌相同地用於全部冗餘元件也不重要。預定值 可以完命相同，不相同或一呰相同及一些不相同。 存作業期間.位址熔絲之值檢測來確定其預定值是否 不同。如果其等不同，冗餘電路之解碼邏輯設定一致能 Ρ4來表示存作業期間要使用關連冗餘元件替換主陣列元 伴之Β發現為不良之一元件。不良主陣列元件之位址其 位址在製诰期間儲存在位址熔絲中，随後在作業期間載入 位讣閂内供使用。 在另一實袖5例中，提供優點在消除致能熔絲及致能閂 之冗餘爾路設計。一冗餘電路關連一冗餘元件。如上述 .冗餘雷路栴定一預定值。在製造期間，如果關連冗餘 雷路之冗餘元件在非活化模式（即，其不用來替換不良主 陣列元件關谏冗餘元件之位址熔絲將儲存和預定值 相同之偵。另一方而，如果冗餘元件在替換模式，則關 谏冗餘霜路之位址熔絲設定在其所替換不良主陣列元件 之位址。 存作業期問，位址熔綠值撿測來確定其等預定值是否 不同。如果不同.目丨丨冗餘霄路之解碼邏輯理解在作業期 問將使用關谉冗餘元件來替換所發現不良的主陣列元件 夕一。不良ΐ陣列元件之位址在製造期間儲存在位址熔 络中._後存作業期間載入到位址閂内。 沣意因為ΐ陣列元件位址之一使用來指示冗餘元件是 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） ---^__^---^--裝-------訂------線 (請先閲讀背面之注意事項再填寫本頁) A7 B7 五、發明説明（<?) 芥存非活化模式或替換模式（即，預定值之位址），所>乂存 存有不能提供位址匹配預定值之已知冗餘元件來替換的 可能忡。為解決之，根據本發明之一架構提供重盤冗餘 甯路涵蔫範圃來確保全部主陣列元件可替換。根據本發 明之該架構.各記憶體陣列較佳地提供至少兩個冗餘元 伴（及兩關捭冗餘電路）。兩關連冗餘電路較佳地具有不 同預定信。由啻例來看，如果冗餘電路tfl關連預定值3, 因丨出不能提供用於主陣列元件tf 3之替換，冗餘電路》f 2較 佯讹關搏不杲3之預定值（即# 2 ),而如果在製造期發現 牛陳列元件#3不良，因此能提供替換涵蓋範圍。 替代拌地.牵Φ兩冗餘雷路提供記憶體陣列。冗餘電 眯滿蔫範園畢#牵少兩元件。例如，假設主記憶體陣列 包含β個元伴（0-5)而冗餘雷路替代4個元件之1。在 此情形中.一冗餘霄路涵蓋主陣列之元件0 - 3 ,而其他 涵Μ元件2 - 5。维一步，假設用於第一冗餘電路之預定 倌為3.而第二冗餘為0。第一冗餘電路之預定值3對應主 陣列元件2,而第二宂餘電路之預定值0對應主陣列元件 3。如仕.第一冗餘電路不能替換元件2 ,而第二冗餘電 棋不能#換元件3。然而，第二_冗餘電路可替換元件2( 第一冗餘雷路不能替換之），而第一冗餘電路可替換元 阼2。加仕輩辚涵蓋範圃使得全部陣列能冗餘涵蓋。 太發明之特微及傅點參照下文附圖可更佳地理解。第 阑阔示根Μ太發明一實陁例之改良冗餘電路，其中致 胩熔絲不再需要。第3画中，表示一改良冗餘電路304, _ 1 0 - 本紙張尺度適用中國國家標率（CNS ) Λ4規格（210X297公釐） ---— ^---^---^------II------0 (請先閲讀背面之注意事項再填寫本頁) 經漪部中决標準而κ-τ-消介合竹社印繁 A7 B7 五、發明説明（9 ) 茸包栝用於替換在弊诰期間所發琨不良主陣列元件的冗 餘元伴300。冗餘元件300大致和第1圖之習用技術冗餘 元伴1 0 4枏同。 所示冗餘元件3 00對應冗餘電路304之解碼邏輯電路302 。解碼玀輯3 0 2表示一罨路，其在作業期間負責判定其關 渖冗餘元件3 00畏苒在非活化模式（即，不使用來替換任何 不良牛陣列元件）或在替換橫式（即，在主記憶體陣列之 作業期間俅用來替換不良主陣列元件）。如果解碼邏輯 甯棋3 02判定冗餘元件300在替換椹式，其也在作業期間 有青判定冗餘元件300所替代不良主陣列元件之位址。 所录解礁玀輯雷路3 0 2耦接到多數位址閂A L 1及A L 0。 位址閂A丨，1及A L 0同樣地分別耦接到所示之位址熔絲A F 1 艿A F 〇。為見於說明.本女假設主陣列元件僅具有4個 元件（行戒列視冗餘元件3 00是行或列而定）。雖然如上 怵典那丰陳列揷常具有更多元件。也為易於說明，冗餘 元件掁供充分位址位元（即，兩位址位元）來定址主陣列 夕令部記憤聘空間。當然榷於本技術者其不是一種要求 .而R — ®冗餘元件實胞過程（implementation)會提 供俥充分位址數元來定址受指定來替換目的之記憶體空 問的孑集（suhwt)。本發明在本文也揭示應用在該實胞 渦稈。 根楝本發明一架構.冗餘霜路3 0 4 (其關連冗餘元件3 0 0 ) 栴宋一褚定堉，為伸於討論.雖然預定可Μ位址熔絲中 所儲存位元咽式來表示之任何預定值，但預定值任意地 -1 1 - 本紙張尺度適用中國國家標準（CNS ) Λ4規格（210Χ 297公釐） -----------辦衣------1Τ------.^ -' (請先閱讀背面之注意事項再填寫本頁) A7
五、發明説明（、。） 給予3之信。如此，位址熔绦AF1及AFO將儲存初始位元 柯式_?。常位忡熔絲AF1及AFO儲存預定值時，理解關連冗 餘元伴·?00存非活化模式中而致能閂EL沒有設定。 如果牛随列元件2例如在製造期間發現不良，而其冗 綠元伴3 〇〇要使用來替換 位址熔絲AF1及AFO之值將設 洋存侑” 2 ” f即.根據二维邏輯則a F 1及A F 0將分別設定在 ”1 ”及”0”）。如果，AF1及AF0在作業期間經發琨儲存不 IWI&爾定值之仟何其他值（即在本實例中之3),解碼埵輯 爾眯302所押解關捭冗餘元件300將在替換模式。因而， ®碼锞輯霄路：? 0 2 (或其他逋當電路）將設定致能閂E L來 离东冗餘元伴3 〇 〇因而將在作業期間以上述方式來使用 做為不良牛随列元件2之替換元件（值” 2 ·，儲存做為位址 愤路+A F 1孖A F 0之教元犁式）。揷常.位址熔絲A F 1及A F 0 >倌在故動時即載人到俩別位址閂Μ. 1及A L 0内，允許解 碼》輯霄眯3 〇 ?,判定冗餘元件3 0 0之作業槙式（即，非活化 椅式或替梅椹式）。替代件地，可直接自位址熔絲A 及 A F 0中所儲存倩苜接地確定冗餘元件之作業模式。 笱4阃圖示根楝本發明一啻施例之解碼邏輯電路302 所樑步驟來夯晉冗餘元件3 0 0在替換模式內。茌步驟3 0 2 ·*·解碼_輯3 0 2比較在製造期間位址熔絲中所儲存值 好铕审倌。痛常但不一定需要，位址熔絲中所儲存值在 卜h _前先黻人到俩別位址閂內。如果其等匹配，則理解 ®輯爾眯3〇2所關埤冗餘元件，在作業期間將在非活化模 式（朱隞4 0 4 ),而不霈要來設定致能熔絲。 -1 2- 本紙张尺度通用十國國家標準（〇奶）八4規格（210/297公釐） ----.---^---^------1T------m V ^ (請先閱讀背面之注意事項再填寫本頁) 經满部中央枒準而θ-χ消贤合竹，^印製 經洌部中吹標準局Ά工消贽合竹社印製 A7 B7 五、發明説明（) 另一方而，如果在靱造期間位址熔絲中所儲存值不同 於铕审信.目I丨致能閂E L設定（步驟4 0 6 )來表示冗餘元件 300#作業期間將存替換模式。然後，冗餘元件在作業 期問#转換楔式中使用（步驟4 0 8 )。位址熔絲中所儲存 位讣（R黻人？1丨位址閂内）指定在作業期間冗餘元件3 0 0 所要替摔1之主陣列元件。 第5圖阃示太發明另一實施例，其中優點在致能熔絲 R F及敦能閂E L兩者消除。於第5圖中，表示另一改良冗 餘甭眯5 04.其包栝用於替換一不良主陣列元件之冗餘 元件5 00。所示冗餘元件500耦接到關連冗餘電路504之 解礁擁輯雷路5 02。然而.第3鬪及習用第2圖之實施 例P,消除致能問E丨，。所示解碼邏輯電路5 0 2耦接到位址 P-气A丨,1及A L 0 ,其同樣地分別耦接到位址熔綠A F 1及A F 0。 再者，W設為易於說明.如上述雖然記憶體陣列僅表示 4俩元件，但記憶體陣列實際具有許多任何數量之陣列 元件。 如第3圖之情形中，冗餘電路5 04(其關連冗餘元件 5 0 0 )指穿一預定偵。為便於討論，預定值任意給予2之， 侑.雖然其可為任何預定值，可Μ位址熔絲中所儲存位 元型式來赛示。因此.位址熔絲A F 1及.A F 0將儲存2之預 設位元犁式。當位址熔絲A F 1及A F 0儲存預定值時，解碼 «輯窜路5 0 2押解關埔冗餘元件3 0 0在作業期間將在預設 椹式.將不使用於替換目的。 如果丰陳列元件}< 3 .例如在製造期間發現不良，而冗 -1 3 - 本紙張尺度適;丨]中國图家標準（CNS )八4規格（210X297公釐） I----------私衣------1T------^ (請先閱讀背面之注意事項再填寫本頁) 經濟部中戎標羋局”jiJr..消贽合竹社印^ A7 B7 五、發明説明（十） 餘元伴其將用於替換，位址熔絲API及AFO中之值將 設宙存” 3” .之值（即.A P 1及A F 0兩者將根據二進位邏輯來 設审宑” 1 ")。如果位址熔絲A F〗及A F 0在作業期間發現儲 存不同於預定堉之仔何值（目卩，本實例中之2),解碼邏輯 甯路502珅解關谉宂餘元件5 00將在替換模式。因而，冗 餘元件5 00在作業期間其將以上述方式使用為不良主陣 元伴3之替換元件（價” 3 ”儲存做為位址熔絲A F 1及A F 0中 之位元型式》_常.位址熔絲A F 1及A F 0中之值在一啟動 時即黻Λ到俩別位址閂A L 1及A L 0内，允許解碼邏輯電路 5 0 2來判定冗餘元件5 0 0之作業模式（即，預設橫式或替 換椹式）。替代性地，其可直接由位址熔絲AF1及AF0中 所儲存值來確定冗餘元件之作業模式。 第R圖圖示根據本發明一實施例之解碼邏輯電路502 所採步驟來安置冗餘元件500在替換模式中。在步驟502 中，解碼鞸輯比較在製造期位址熔絲中所儲存值在預定 倌。揷常佴不一定需要.位址熔絲中所儲存值在比較前 先載人到俩別位址閂内。如果其等匹配，理解解碼邏輯 雷路5 0 2所關瑰冗餘元件在作業期間將在非活化模式（步驟 R04) ° 另一方而.如果位址熔絲在製造期間所儲存值不同於 設定值，押解冗餘元件5 0 0在作業期間將在替換模式。 営然.解碼挪輯雷路5 0 2理解之而不用如第3圖賁施例 之情形要設定致能閂E L。然後，冗餘元件在作業期間在 替墒掙忒中.ί申用（步驟4 0 8 )。位址熔絲中所儲存位址（及 -1 4- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐） I--1^---\---批衣------ΐτ------^ (锖先閱讀背面之注意事項再填转本頁) 經的部中央枒準局Κ工消贽合竹社印製 A7 B7五、發明説明（，々） 敕λ到位址閂內）栴定在作業期間冗餘元件5 0 0所要替代 之主晡列元件。 上怵所沭啻胞例中.預定值使用來表示冗餘元件之作 隶慢式來防ih冗餘元件替換主陣列元件之一（即，主陣列 元伴其位址匹配預定倌）。為解決本問題，較佳地提供重 輯冗餘雷路涵蕉範園來確定可替換之全部主陣列元件。 拫據本發明之架構，各記情體陣列較佳地提供有至少兩 俩冗餘元件（在兩冗餘電路中）。如此造成電路設計者如 果有的很小角檐.因為記憶體陣列通常總是提供有許多 冗餘雷路來確保多於一俩不良主陣列元件之替換。 假設為便於說明，僅提供兩個冗餘元件。兩冗餘電路 關瘅該兩冗餘元件較佳地具有不同預定值。由實例，如 果冗餘雷路Μ關瑰預定價3，冗餘電路it 2較佳地關連不同 於3夕仔何葙定偾（即.2 ).如果在製造期間發現主陣 列元伴# ：?不良，因此可提供替換涵蓋範園。 致蚱熔絲？消除（在一奮施例中也消除致能閂），優點 存允許記樟體設計者節省晶片上之空間。因而，也擠壓 冬加丰陳列元件及/或冗餘元件在已知大小之晶片上， 來增加容#及/或提供多加替換能力。當然擅於本技術 者尤其存諸如[)R A Μ製造區域中，其中設計規則限制已知 晶H h协晉之元件數，而增加記憶體容量之能力而同時 沟有憎加晶Μ大小是很大優點。 存一啻_例中.消除致能熔絲（而在一實施例中消除 矜貼閂）所節省區域，設計者可使用來提供已知冗餘元 -1 5- (請先閲讀背面之注意事項再填寫本頁) 裝' 、-° 線 本紙浪尺度適用中國國家標率（CNS ) Α4规格（2丨0Χ297公蝥） A7 B7 五、發明説明（> ) 件之更冬位ill·位元（目Π .提供更多位址熔絲及位址閂）， 而憎加冗餘元件之定址容景。當然檳於本技術者，所增 加定讣容畢允許冗餘元件來定址大部份主陣列元件，因 而.增加R知冗餘元件可使用來替換不良主陣列元件之 撊忡。 雕然太發明已就數個阃解實胞例來說明，但有變更、 万換及箄效例也是#本發明範園內。由實例，雖然本發 明牛要係說明熔絲，但用語熔綠可也包含反熔絲“^卜 f „ s p )。而目.熔絲也可以儲存〇或1值來設定，衹要解 碼玀蜡霄路谪當揮解該值。因此，在下文中申請附屬專 利堉目所說明，因而包含全部此種變更，互換及等效例 仝部在本發明之真啻精神及範圍内。 (請先閱讀背面之注意事項再填寫本頁) -裝. 、νβ 線 經消部中呔標準局Μ工消贽合作社印絮 -16- 本紙張尺度適;fl中國國家標準（CNS)Λ4規格（ 210X297公釐） A7 B7 五、發明説明（β ) 參考符號說明 1 00...........DRAM 格 1 02...........主陣列 2 1 0 , 3 0 4 . Γ) 0 4 ...冗餘電路 104. 300. 500...冗餘元件 AF1 » AF0......熔絲 R I.............致能閂 202.302,502...解碼邏輯電路 RF............致能熔絲 I,--------裝------訂------線 (請先閱讀背面之注意事項再填寫本頁) 經消部中呔標ίν-局乃工消贽合作社印裝 本紙乐尺度適用中國國家標率（CNS ) Λ4规格（210X 297公釐）