JPH05347096A - マルチポートｒａｍ - Google Patents
マルチポートｒａｍInfo
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- JPH05347096A JPH05347096A JP4156610A JP15661092A JPH05347096A JP H05347096 A JPH05347096 A JP H05347096A JP 4156610 A JP4156610 A JP 4156610A JP 15661092 A JP15661092 A JP 15661092A JP H05347096 A JPH05347096 A JP H05347096A
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Abstract
(57)【要約】
【目的】 ライトポート・アドレスとリードポート・ア
ドレスとが同一状態時におけるマルチポートＲＡＭのア
クセス・タイムを短縮する。 【構成】 本発明のマルチポートＲＡＭは、少なくとも
一つ以上のマルチポートＲＡＭセルを含んで構成される
が、図１においては、その内の一つの２ポートＲＡＭセ
ル９が例示されている。ライトポート・アドレス端子５
１およびリードポート・アドレス端子５３よりそれぞれ
入力されるライトポート・アドレスとリードポート・ア
ドレスとはポート比較器１１において比較され、当該両
アドレスが一致する時点において、一致信号を出力され
てライトデータ出力回路１２に入力される。ライトデー
タ出力回路１２は、ライトイネーブル端子５２より入力
されるライトイネーブル信号が“Ｈ”レベルの時に動作
状態となり、前記一致信号により制御されて、ライトデ
ータ入力端子５４にセットされている書込みデータが取
込まれ、出力端子５５より直接的に出力される。
ドレスとが同一状態時におけるマルチポートＲＡＭのア
クセス・タイムを短縮する。 【構成】 本発明のマルチポートＲＡＭは、少なくとも
一つ以上のマルチポートＲＡＭセルを含んで構成される
が、図１においては、その内の一つの２ポートＲＡＭセ
ル９が例示されている。ライトポート・アドレス端子５
１およびリードポート・アドレス端子５３よりそれぞれ
入力されるライトポート・アドレスとリードポート・ア
ドレスとはポート比較器１１において比較され、当該両
アドレスが一致する時点において、一致信号を出力され
てライトデータ出力回路１２に入力される。ライトデー
タ出力回路１２は、ライトイネーブル端子５２より入力
されるライトイネーブル信号が“Ｈ”レベルの時に動作
状態となり、前記一致信号により制御されて、ライトデ
ータ入力端子５４にセットされている書込みデータが取
込まれ、出力端子５５より直接的に出力される。
Description
【０００１】
【産業上の利用分野】本発明はマルチポートＲＡＭに関
する。
する。
【０００２】
【従来の技術】従来のマルチポートＲＡＭの一例とし
て、デュアルポートＲＡＭ（以下、２ポートＲＡＭと云
う）のブロック図が図３に示される。図３に示されるよ
うに、この２ポートＲＡＭは、ライトポート・アドレス
端子６２、ライトイネーブル端子６３、リードポート・
アドレス端子６４、ライトデータ入力端子６５および出
力端子６６に対応して、インバータ２７〜２９およびＮ
型トランスファーゲート３０〜３４を含む２ポートＲＡ
Ｍセル３５と、インバータ３６とにより構成されてい
る。
て、デュアルポートＲＡＭ（以下、２ポートＲＡＭと云
う）のブロック図が図３に示される。図３に示されるよ
うに、この２ポートＲＡＭは、ライトポート・アドレス
端子６２、ライトイネーブル端子６３、リードポート・
アドレス端子６４、ライトデータ入力端子６５および出
力端子６６に対応して、インバータ２７〜２９およびＮ
型トランスファーゲート３０〜３４を含む２ポートＲＡ
Ｍセル３５と、インバータ３６とにより構成されてい
る。
【０００３】図３において、２ポートＲＡＭセル３５に
対し書込み動作および読出し動作が行われ、ライト・ア
ドレスとリード・アドレスが同じ状態にある場合におい
ては、最初にライトポート・アドレス端子６２およびリ
ードポート・アドレス端子６４は共に“Ｈ”レベルとな
り、これによりワード線制御用のＮ型トランスファーゲ
ート３０および３１と、読出し制御用のＮ型トランスフ
ァーゲート３４は導通状態となる。次に、ライトイネー
ブル端子６３が“Ｈ”レベルとなり、これによって、書
込み制御用のＮ型トランスファーゲート３２および３３
が導通状態となり、予めライトデータ入力端子６５にセ
ットされていたデータが、インバータ２７および２８に
より形成されるラッチ回路を含む２ポートＲＡＭセル３
５に書込まれ、その後、書込まれたデータは、インバー
タ２９およびＮ型トランスファーゲート３４を介して出
力端子６６より出力される。なお、上記においては、説
明を分かり易くするために、マルチポート・ランダム・
アクセス・メモリ装置の従来例として２ポートの場合に
ついて説明したが、ポート数の多い場合についても、動
作の要点は同様である。
対し書込み動作および読出し動作が行われ、ライト・ア
ドレスとリード・アドレスが同じ状態にある場合におい
ては、最初にライトポート・アドレス端子６２およびリ
ードポート・アドレス端子６４は共に“Ｈ”レベルとな
り、これによりワード線制御用のＮ型トランスファーゲ
ート３０および３１と、読出し制御用のＮ型トランスフ
ァーゲート３４は導通状態となる。次に、ライトイネー
ブル端子６３が“Ｈ”レベルとなり、これによって、書
込み制御用のＮ型トランスファーゲート３２および３３
が導通状態となり、予めライトデータ入力端子６５にセ
ットされていたデータが、インバータ２７および２８に
より形成されるラッチ回路を含む２ポートＲＡＭセル３
５に書込まれ、その後、書込まれたデータは、インバー
タ２９およびＮ型トランスファーゲート３４を介して出
力端子６６より出力される。なお、上記においては、説
明を分かり易くするために、マルチポート・ランダム・
アクセス・メモリ装置の従来例として２ポートの場合に
ついて説明したが、ポート数の多い場合についても、動
作の要点は同様である。
【０００４】
【発明が解決しようとする課題】上述した従来のマルチ
ポートＲＡＭにおいては、一例として示した２ポートＲ
ＡＭの場合、ライトアドレスおよびリードアドレスが同
じ状態、即ち書込み動作および読出し動作が同一の２ポ
ートＲＡＭセルに対して行われる場合には、データの読
出しについては、ライトデータ入力端子６５にセットさ
れているデータが一旦２ポートＲＡＭ３５に書込まれ、
その後において当該データが出力端子６６より出力され
るために、データ読出し時間（アクセス・タイム）が、
ライトアドレスおよびリードアドレスが異なっており、
書込み動作および読出し動作が異なる２ポートＲＡＭセ
ルに対して行われる場合に比較して遅滞する状態が生じ
る。
ポートＲＡＭにおいては、一例として示した２ポートＲ
ＡＭの場合、ライトアドレスおよびリードアドレスが同
じ状態、即ち書込み動作および読出し動作が同一の２ポ
ートＲＡＭセルに対して行われる場合には、データの読
出しについては、ライトデータ入力端子６５にセットさ
れているデータが一旦２ポートＲＡＭ３５に書込まれ、
その後において当該データが出力端子６６より出力され
るために、データ読出し時間（アクセス・タイム）が、
ライトアドレスおよびリードアドレスが異なっており、
書込み動作および読出し動作が異なる２ポートＲＡＭセ
ルに対して行われる場合に比較して遅滞する状態が生じ
る。
【０００５】具体数値例として、図３の２ポートＲＡＭ
セル３５の場合には、ライトデータ入力端子６５にセッ
トされているデータを、一旦２ポートＲＡＭ３５に書込
むために要する時間は約３．０ｎｓ、その後、２ポート
ＲＡＭ３５に書込まれたデータを出力端子６６に読出す
ために要する時間が約９．０ｎｓで、合計１２ｎｓとい
う時間が、データ読出しのアクセス・タイムとして消費
されている。
セル３５の場合には、ライトデータ入力端子６５にセッ
トされているデータを、一旦２ポートＲＡＭ３５に書込
むために要する時間は約３．０ｎｓ、その後、２ポート
ＲＡＭ３５に書込まれたデータを出力端子６６に読出す
ために要する時間が約９．０ｎｓで、合計１２ｎｓとい
う時間が、データ読出しのアクセス・タイムとして消費
されている。
【０００６】これに対比して、ライトアドレスおよびリ
ードアドレスが異なり、異なる２ポートＲＡＭセルに対
応する場合においては、データ読出し時間としては、単
純に９．０ｎｓのみの時間で済むため、上記のライトア
ドレスおよびリードアドレスが異なる場合に比して、ア
クセス・タイムが３ｎｓ短縮される。このことは、この
２ポートＲＡＭセルに限らず、一般的に基本構造を同一
とする多ポートを有するマルチポートＲＡＭの場合につ
いても同様であり、書込み動作および読出し動作が同一
のマルチポート・ランダム・アクセス・メモリ装置に対
して行われる場合には、上記と略同様に、より多くのア
クセス・タイムを必要とするという欠点がある。
ードアドレスが異なり、異なる２ポートＲＡＭセルに対
応する場合においては、データ読出し時間としては、単
純に９．０ｎｓのみの時間で済むため、上記のライトア
ドレスおよびリードアドレスが異なる場合に比して、ア
クセス・タイムが３ｎｓ短縮される。このことは、この
２ポートＲＡＭセルに限らず、一般的に基本構造を同一
とする多ポートを有するマルチポートＲＡＭの場合につ
いても同様であり、書込み動作および読出し動作が同一
のマルチポート・ランダム・アクセス・メモリ装置に対
して行われる場合には、上記と略同様に、より多くのア
クセス・タイムを必要とするという欠点がある。
【０００７】
【課題を解決するための手段】第１の発明のマルチポー
トＲＡＭは、少なくとも一つ以上のマルチポートＲＡＭ
セルを備えて構成されるマルチポートＲＡＭにおいて、
当該マルチポートＲＡＭセルに対して入力されるライト
ポート・アドレスとリードポート・アドレスとを比較し
て、当該両アドレスが一致する時点において、所定の一
致信号を出力するポート比較手段と、所定のライトイネ
ーブル信号により稼働の可否を制御され、稼働状態時に
おいては、前記一致信号を受けて所定の書込みデータを
入力して即時に出力するライトデータ出力手段とを、少
なくとも備えて構成される。
トＲＡＭは、少なくとも一つ以上のマルチポートＲＡＭ
セルを備えて構成されるマルチポートＲＡＭにおいて、
当該マルチポートＲＡＭセルに対して入力されるライト
ポート・アドレスとリードポート・アドレスとを比較し
て、当該両アドレスが一致する時点において、所定の一
致信号を出力するポート比較手段と、所定のライトイネ
ーブル信号により稼働の可否を制御され、稼働状態時に
おいては、前記一致信号を受けて所定の書込みデータを
入力して即時に出力するライトデータ出力手段とを、少
なくとも備えて構成される。
【０００８】また、第２の発明のマルチポートＲＡＭ
は、少なくとも一つ以上のマルチポートＲＡＭセルを備
えて構成されるマルチポートＲＡＭにおいて、所定の出
力データ・アドレスの入力により稼働の可否を制御さ
れ、稼働状態時においては、当該マルチポートＲＡＭセ
ルに対して入力されるライトポート・アドレスとリード
ポート・アドレスとを比較して、当該両アドレスが一致
する時点において、所定の一致信号を出力するポート比
較手段と、所定のライトイネーブル信号により稼働の可
否を制御され、稼働状態時においては、前記一致信号を
受けて所定の書込みデータを入力して即時に出力するラ
イトデータ出力手段とを、少なくとも備え、前記ライト
ポート・アドレス、リードポート・アドレスおよび出力
データ・アドレスが全て“Ｈ”レベルの時点において
は、前記マルチポートＲＡＭ内に保持されているデータ
が、強制的に“Ｌ”レベルにクリアされ、出力端子より
“Ｈ”レベルを出力することを特徴としている。
は、少なくとも一つ以上のマルチポートＲＡＭセルを備
えて構成されるマルチポートＲＡＭにおいて、所定の出
力データ・アドレスの入力により稼働の可否を制御さ
れ、稼働状態時においては、当該マルチポートＲＡＭセ
ルに対して入力されるライトポート・アドレスとリード
ポート・アドレスとを比較して、当該両アドレスが一致
する時点において、所定の一致信号を出力するポート比
較手段と、所定のライトイネーブル信号により稼働の可
否を制御され、稼働状態時においては、前記一致信号を
受けて所定の書込みデータを入力して即時に出力するラ
イトデータ出力手段とを、少なくとも備え、前記ライト
ポート・アドレス、リードポート・アドレスおよび出力
データ・アドレスが全て“Ｈ”レベルの時点において
は、前記マルチポートＲＡＭ内に保持されているデータ
が、強制的に“Ｌ”レベルにクリアされ、出力端子より
“Ｈ”レベルを出力することを特徴としている。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、ライ
トポート・アドレス端子５１、ライトイネーブル端子５
２、リードポート・アドレス端子５３、ライトデータ入
力端子５４および出力端子５５に対応して、インバータ
１〜３およびＮ型トランスファーゲート４〜８を含む２
ポートＲＡＭセル９と、インバータ１０と、ポート比較
器１１と、ライトデータ出力回路１２とを備えて構成さ
れる。
ク図である。図１に示されるように、本実施例は、ライ
トポート・アドレス端子５１、ライトイネーブル端子５
２、リードポート・アドレス端子５３、ライトデータ入
力端子５４および出力端子５５に対応して、インバータ
１〜３およびＮ型トランスファーゲート４〜８を含む２
ポートＲＡＭセル９と、インバータ１０と、ポート比較
器１１と、ライトデータ出力回路１２とを備えて構成さ
れる。
【００１１】図１において、２ポートＲＡＭセル９に対
応して、ライト・アドレスとリード・アドレスが同じ状
態において書込み動作および読出し動作が行われる場合
においては、最初にライトポート・アドレス端子５１お
よびリードポート・アドレス端子５３は共に“Ｈ”レベ
ルとなり、これによりワード線制御用のＮ型トランスフ
ァーゲート４および５と、読出し制御用のＮ型トランス
ファーゲート８は導通状態となる。この時点において、
ライトポート・アドレス端子５１およびリードポート・
アドレス端子５３に接続されているポート比較器１１に
おいては、これらのライトポート・アドレスとリードポ
ート・アドレスとが比較され、この場合においては両ア
ドレスの状態が同一であるために、アドレス一致信号が
出力されて、ライトデータ出力回路１２に入力される。
応して、ライト・アドレスとリード・アドレスが同じ状
態において書込み動作および読出し動作が行われる場合
においては、最初にライトポート・アドレス端子５１お
よびリードポート・アドレス端子５３は共に“Ｈ”レベ
ルとなり、これによりワード線制御用のＮ型トランスフ
ァーゲート４および５と、読出し制御用のＮ型トランス
ファーゲート８は導通状態となる。この時点において、
ライトポート・アドレス端子５１およびリードポート・
アドレス端子５３に接続されているポート比較器１１に
おいては、これらのライトポート・アドレスとリードポ
ート・アドレスとが比較され、この場合においては両ア
ドレスの状態が同一であるために、アドレス一致信号が
出力されて、ライトデータ出力回路１２に入力される。
【００１２】次いで、ライトイネーブル端子５２が
“Ｈ”レベルとなり、これによって、書込み制御用のＮ
型トランスファーゲート６および７が導通状態となり、
予めライトデータ入力端子５４にセットされていたデー
タが、インバータ１および２により形成されるラッチ回
路を含む２ポートＲＡＭセル９に書込まれるとともに、
この書込み動作と同時に、ライトイネーブル端子５２が
“Ｈ”レベルとなった時点において、当該“Ｈ”レベル
が入力されるライトデート出力回路１２が動作を開始し
て、データ入力端子５４にセットされているデータが、
ライトデータ出力回路１２を介して出力端子５５に出力
される。このライトデータ出力回路１２の一連の動作
は、ポート比較器１１より前述の一致信号が出力される
場合においてのみ始動される作用であり、この一致信号
がポート比較器１１より出力されない場合には、この動
作は行われない。即ち、ライト・アドレスとリード・ア
ドレスとが異なる場合には、ライトデータ出力回路１２
は動作しない。このように、アドレスの状態を比較照合
するポート比較器１１およびライトデータ出力回路１２
を設けることにより、２ポートＲＡＭセル９に対する書
込みと同時に、出力端子５５にライトデータを出力する
ことが可能となり、同一のアドレス状態におけるアクセ
ス・タイムが短縮される。
“Ｈ”レベルとなり、これによって、書込み制御用のＮ
型トランスファーゲート６および７が導通状態となり、
予めライトデータ入力端子５４にセットされていたデー
タが、インバータ１および２により形成されるラッチ回
路を含む２ポートＲＡＭセル９に書込まれるとともに、
この書込み動作と同時に、ライトイネーブル端子５２が
“Ｈ”レベルとなった時点において、当該“Ｈ”レベル
が入力されるライトデート出力回路１２が動作を開始し
て、データ入力端子５４にセットされているデータが、
ライトデータ出力回路１２を介して出力端子５５に出力
される。このライトデータ出力回路１２の一連の動作
は、ポート比較器１１より前述の一致信号が出力される
場合においてのみ始動される作用であり、この一致信号
がポート比較器１１より出力されない場合には、この動
作は行われない。即ち、ライト・アドレスとリード・ア
ドレスとが異なる場合には、ライトデータ出力回路１２
は動作しない。このように、アドレスの状態を比較照合
するポート比較器１１およびライトデータ出力回路１２
を設けることにより、２ポートＲＡＭセル９に対する書
込みと同時に、出力端子５５にライトデータを出力する
ことが可能となり、同一のアドレス状態におけるアクセ
ス・タイムが短縮される。
【００１３】次に、本発明の第２の実施例について説明
する。
する。
【００１４】図２は本発明の第２の実施例を示すブロッ
ク図である。図２に示されるように、本実施例は、出力
データアドレス端子５６、ライトポート・アドレス端子
５７、ライトイネーブル端子５８、リードポート・アド
レス端子５９、ライトデータ入力端子６０および出力端
子６１に対応して、インバータ１３〜１５およびＮ型ト
ランスファーゲート１６〜２０を含む３ポートＲＡＭセ
ル２１と、インバータ２２と、Ｎ型トランスファーゲー
ト２３と、ポート比較器２４と、ライトデータ出力回路
２５とを備えて構成される。
ク図である。図２に示されるように、本実施例は、出力
データアドレス端子５６、ライトポート・アドレス端子
５７、ライトイネーブル端子５８、リードポート・アド
レス端子５９、ライトデータ入力端子６０および出力端
子６１に対応して、インバータ１３〜１５およびＮ型ト
ランスファーゲート１６〜２０を含む３ポートＲＡＭセ
ル２１と、インバータ２２と、Ｎ型トランスファーゲー
ト２３と、ポート比較器２４と、ライトデータ出力回路
２５とを備えて構成される。
【００１５】図２において明らかなように、本実施例に
おいては、前述の第１の実施例の場合と異なり、新たに
出力データ・アドレス端子５６と、これに対応するＮ型
トランスファーゲート２３とが付加されており、しかも
出力データ・アドレス端子５６がポート比較器２４にも
接続されていることである。
おいては、前述の第１の実施例の場合と異なり、新たに
出力データ・アドレス端子５６と、これに対応するＮ型
トランスファーゲート２３とが付加されており、しかも
出力データ・アドレス端子５６がポート比較器２４にも
接続されていることである。
【００１６】３ポートＲＡＭセル２１に対応して、ライ
ト・アドレスとリード・アドレスが同じ状態において書
込み動作および読出し動作が行われる場合において、出
力データ・アドレス端子５６が“Ｌ”レベルの場合に
は、第１の実施例の場合と同様に、最初にライトポート
・アドレス端子５７およびリードポート・アドレス端子
５９は共に“Ｈ”レベルとなり、これによりワード線制
御用のＮ型トランスファーゲート１６および１７と、読
出し制御用のＮ型トランスファーゲート２０は導通状態
となる。この時点において、ライトポート・アドレス端
子５７およびリードポート・アドレス端子５９に接続さ
れているポート比較器２４においては、これらのライト
ポート・アドレスとリードポート・アドレスとが比較さ
れ、この場合においては両アドレスの状態が同一である
ために、アドレス一致信号が出力されて、ライトデータ
出力回路２５に入力される。
ト・アドレスとリード・アドレスが同じ状態において書
込み動作および読出し動作が行われる場合において、出
力データ・アドレス端子５６が“Ｌ”レベルの場合に
は、第１の実施例の場合と同様に、最初にライトポート
・アドレス端子５７およびリードポート・アドレス端子
５９は共に“Ｈ”レベルとなり、これによりワード線制
御用のＮ型トランスファーゲート１６および１７と、読
出し制御用のＮ型トランスファーゲート２０は導通状態
となる。この時点において、ライトポート・アドレス端
子５７およびリードポート・アドレス端子５９に接続さ
れているポート比較器２４においては、これらのライト
ポート・アドレスとリードポート・アドレスとが比較さ
れ、この場合においては両アドレスの状態が同一である
ために、アドレス一致信号が出力されて、ライトデータ
出力回路２５に入力される。
【００１７】次いで、ライトイネーブル端子５８が
“Ｈ”レベルとなり、これによって、書込み制御用のＮ
型トランスファーゲート１８および１９が導通状態とな
り、予めライトデータ入力端子６０にセットされていた
データが、インバータ１３および１４により形成される
ラッチ回路を含む３ポートＲＡＭセル２１に書込まれる
とともに、この書込み動作と同時に、ライトイネーブル
端子５８が“Ｈ”レベルとなった時点において、当該
“Ｈ”レベルが入力されるライトデータ出力回路２５が
動作を開始して、データ入力端子６０にセットされてい
るデータが、ライトデータ出力回路２５を介して出力端
子６１に出力される。このライトデータ出力回路２５の
一連の動作は、ポート比較器２４より前述の一致信号が
出力される場合においてのみ始動される作用であり、こ
の一致信号がポート比較器２４より出力されない場合に
は、この動作は行われない。即ち、ライト・アドレスと
リード・アドレスとが異なる場合には、ライトデータ出
力回路２５は動作しない。このように、アドレスの状態
を比較照合するポート比較器２４およびライトデータ出
力回路２５を設けることにより、３ポートＲＡＭセル２
１に対する書込み動作と同時に、出力端子６１にライト
データを出力することが可能となり、同一のアドレス状
態におけるアクセス・タイムが短縮される。
“Ｈ”レベルとなり、これによって、書込み制御用のＮ
型トランスファーゲート１８および１９が導通状態とな
り、予めライトデータ入力端子６０にセットされていた
データが、インバータ１３および１４により形成される
ラッチ回路を含む３ポートＲＡＭセル２１に書込まれる
とともに、この書込み動作と同時に、ライトイネーブル
端子５８が“Ｈ”レベルとなった時点において、当該
“Ｈ”レベルが入力されるライトデータ出力回路２５が
動作を開始して、データ入力端子６０にセットされてい
るデータが、ライトデータ出力回路２５を介して出力端
子６１に出力される。このライトデータ出力回路２５の
一連の動作は、ポート比較器２４より前述の一致信号が
出力される場合においてのみ始動される作用であり、こ
の一致信号がポート比較器２４より出力されない場合に
は、この動作は行われない。即ち、ライト・アドレスと
リード・アドレスとが異なる場合には、ライトデータ出
力回路２５は動作しない。このように、アドレスの状態
を比較照合するポート比較器２４およびライトデータ出
力回路２５を設けることにより、３ポートＲＡＭセル２
１に対する書込み動作と同時に、出力端子６１にライト
データを出力することが可能となり、同一のアドレス状
態におけるアクセス・タイムが短縮される。
【００１８】以上の動作については、第１の実施例の場
合と同様であるが、３ポートＲＡＭセル２１に対応し
て、ライト・アドレスとリード・アドレスが同じ状態に
おいて書込み動作および読出し動作が行われる場合にお
いて、出力データ・アドレス端子５６が“Ｈ”レベルの
場合には、ライトポート・アドレス端子５７およびリー
ドポート・アドレス端子５９が共に“Ｈ”レベルになる
と、Ｎ型トランスファーゲート１６、１７、２０および
２３が全て導通状態となり、３ポートＲＡＭセル２１の
インバータ１５の入力端は接地電位レベルとなり、３ポ
ートＲＡＭセル２１内の保持データは強制的に“Ｌ”レ
ベルにクリアされ、且つ出力端子６１に対しては、
“Ｈ”レベルが出力される。従って、出力データアドレ
ス端子５６およびＮ型トランスファーゲート２３の付加
により、第１の実施例においてはなかった上述の別機能
が追加される。
合と同様であるが、３ポートＲＡＭセル２１に対応し
て、ライト・アドレスとリード・アドレスが同じ状態に
おいて書込み動作および読出し動作が行われる場合にお
いて、出力データ・アドレス端子５６が“Ｈ”レベルの
場合には、ライトポート・アドレス端子５７およびリー
ドポート・アドレス端子５９が共に“Ｈ”レベルになる
と、Ｎ型トランスファーゲート１６、１７、２０および
２３が全て導通状態となり、３ポートＲＡＭセル２１の
インバータ１５の入力端は接地電位レベルとなり、３ポ
ートＲＡＭセル２１内の保持データは強制的に“Ｌ”レ
ベルにクリアされ、且つ出力端子６１に対しては、
“Ｈ”レベルが出力される。従って、出力データアドレ
ス端子５６およびＮ型トランスファーゲート２３の付加
により、第１の実施例においてはなかった上述の別機能
が追加される。
【００１９】このように、各アドレスの状態をポート比
較器により比較し、これらの各アドレスの比較結果に対
応して、ライトデータ出力回路の機能を介してデータを
読出すことにより、ライト・アドレスとリード・アドレ
スが同じ状態時におけるアクセス・タイムを短縮するこ
とが可能となる。
較器により比較し、これらの各アドレスの比較結果に対
応して、ライトデータ出力回路の機能を介してデータを
読出すことにより、ライト・アドレスとリード・アドレ
スが同じ状態時におけるアクセス・タイムを短縮するこ
とが可能となる。
【００２０】なお、上記の第１および第２の実施例の説
明においては、それぞれ２ポートＲＡＭセル９または３
ポートＲＡＭセル２１が、それぞれ１個配置されている
マルチポートＲＡＭの場合についての説明を行っている
が、一般的には、マルチポートＲＡＭには、複数のマル
チポートＲＡＭセルが配置されており、これらの複数の
マルチポードＲＡＭセルの内より任意のマルチポートＲ
ＡＭセルを選択して、当該選択されたマルチポートＲＡ
Ｍセルについてポート比較を行う場合においても、本発
明は有効に適用されることは云うまでもない。
明においては、それぞれ２ポートＲＡＭセル９または３
ポートＲＡＭセル２１が、それぞれ１個配置されている
マルチポートＲＡＭの場合についての説明を行っている
が、一般的には、マルチポートＲＡＭには、複数のマル
チポートＲＡＭセルが配置されており、これらの複数の
マルチポードＲＡＭセルの内より任意のマルチポートＲ
ＡＭセルを選択して、当該選択されたマルチポートＲＡ
Ｍセルについてポート比較を行う場合においても、本発
明は有効に適用されることは云うまでもない。
【００２１】
【発明の効果】以上説明したように、本発明は、ライト
ポート・アドレスおよびリードポート・アドレスを比較
照合するポート比較器と、当該ポート比較器における比
較結果が一致する場合に所望の書込みデータを出力する
ライトデータ出力回路とを、マルチポートＲＡＭセルに
対応して備えることにより、ライト・アドレスおよびリ
ード・アドレスが同一状態時におけるアクセス・タイム
を短縮することができるという効果がある。
ポート・アドレスおよびリードポート・アドレスを比較
照合するポート比較器と、当該ポート比較器における比
較結果が一致する場合に所望の書込みデータを出力する
ライトデータ出力回路とを、マルチポートＲＡＭセルに
対応して備えることにより、ライト・アドレスおよびリ
ード・アドレスが同一状態時におけるアクセス・タイム
を短縮することができるという効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】本発明の第２の実施例を示すブロック図であ
る。
る。
【図３】従来例を示すブロック図である。
１〜３、１０、１３〜１５、２２、２７〜２９、３６
インバータ ４〜８、１６〜２０、２３、３０〜３４ Ｎ型トラン
スファーゲート ９、３５ ２ポートＲＡＭセル １１、２４ ポート比較器 １２、２５ ライトデータ出力回路 ２１ ３ポートＲＡＭセル
インバータ ４〜８、１６〜２０、２３、３０〜３４ Ｎ型トラン
スファーゲート ９、３５ ２ポートＲＡＭセル １１、２４ ポート比較器 １２、２５ ライトデータ出力回路 ２１ ３ポートＲＡＭセル
Claims (2)
- 【請求項１】 少なくとも一つ以上のマルチポートＲＡ
Ｍセルを備えて構成されるマルチポートＲＡＭにおい
て、 当該マルチポートＲＡＭセルに対して入力されるライト
ポート・アドレスとリードポート・アドレスとを比較し
て、当該両アドレスが一致する時点において、所定の一
致信号を出力するポート比較手段と、 所定のライトイネーブル信号により稼働の可否を制御さ
れ、稼働状態時においては、前記一致信号を受けて所定
の書込みデータを入力して即時に出力するライトデータ
出力手段と、 を、少なくとも備えることを特徴とするマルチポートＲ
ＡＭ。 - 【請求項２】 少なくとも一つ以上のマルチポートＲＡ
Ｍセルを備えて構成されるマルチポートＲＡＭにおい
て、 所定の出力データ・アドレスの入力により稼働の可否を
制御され、稼働状態時においては、当該マルチポートＲ
ＡＭセルに対して入力されるライトポート・アドレスと
リードポート・アドレスとを比較して、当該両アドレス
が一致する時点において、所定の一致信号を出力するポ
ート比較手段と、 所定のライトイネーブル信号により稼働の可否を制御さ
れ、稼働状態時においては、前記一致信号を受けて所定
の書込みデータを入力して即時に出力するライトデータ
出力手段と、 を少なくとも備え、前記ライトポート・アドレス、リー
ドポート・アドレスおよび出力データ・アドレスが全て
“Ｈ”レベルの時点においては、前記マルチポートＲＡ
Ｍ内に保持されているデータが、強制的に“Ｌ”レベル
にクリアされ、出力端子より“Ｈ”レベルを出力するこ
とを特徴とするマルチポートＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4156610A JPH05347096A (ja) | 1992-06-16 | 1992-06-16 | マルチポートｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4156610A JPH05347096A (ja) | 1992-06-16 | 1992-06-16 | マルチポートｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05347096A true JPH05347096A (ja) | 1993-12-27 |
Family
ID=15631502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4156610A Withdrawn JPH05347096A (ja) | 1992-06-16 | 1992-06-16 | マルチポートｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05347096A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5761147A (en) * | 1997-02-21 | 1998-06-02 | International Business Machines Corporation | Virtual two-port memory structure with fast write-thru operation |
| US6229754B1 (en) | 2000-02-09 | 2001-05-08 | International Business Machines Corporation | Write through function for a memory |
-
1992
- 1992-06-16 JP JP4156610A patent/JPH05347096A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5761147A (en) * | 1997-02-21 | 1998-06-02 | International Business Machines Corporation | Virtual two-port memory structure with fast write-thru operation |
| US6229754B1 (en) | 2000-02-09 | 2001-05-08 | International Business Machines Corporation | Write through function for a memory |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |