JPH0236430A

JPH0236430A - 半導体集積回路

Info

Publication number: JPH0236430A
Application number: JP63187690A
Authority: JP
Inventors: Masaomi Okabe; 岡辺　雅臣
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-07-26
Filing date: 1988-07-26
Publication date: 1990-02-06
Anticipated expiration: 2010-12-06
Also published as: JPH07113899B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、論理回路と複数のＲＡＭブロックとを備え
た半導体集積回路に関し、更に詳述すれば、その機能試
験及びＲＡＭブロックのＡＣ評価を可能とした半導体集
積回路に関するものである。

〔従来の技術〕

第１０図は例えば特開昭６０−８５５００号公報等に開
示された従来の半導体集積回路の構成を示すブロック図
であり、図において１は第１内部論理回路であり、外部
入力信号Ｉ０〜■９が人力され、ｎビットのデータ入力
信号ＤＩ、。、−ｒ＋−１）、ｍビットのアドレス信号
Ａ、。＋　”　”’Ｉｌｌ”　ｌ　）ブロックセレクト
信号Ｉ、ライトイネーブル信号面が出力される。これら
の４つの信号により第１信号群が構成される。

出力されたデータ入力信号器、。１１０．ｌ１ｌ−１）
、アドレス信号Ａ＜。ｒ”’１ｊ−１＞、ブロックセレ
クト信号Ｂ、ライトイネーブル信号面はマルチプレクサ
ＭＩＸからなり、複数の信号から１つの信号を選択する
各別のセレクタ９〜１２の一端に入力され、その他端に
はテスト信号入力端子に与えられたテスト用のデータ入
力信号ＴＤＩ　、。＋−９’ｎ−Ｉ＞、アドレス信号Ｔ
Ａ（ｌｌｌ＋　−０６ｍ−１）、ブロックセレクト信号
ＴＢＳ　、ライトイネーブル信号ＴＷＥが各別に入力さ
れる。これらのテスト用の信号により第２信号群が構成
される。

またセレクタ９〜１２の制御端子には、テストモード信
号ＴＭが各別に入力される。セレクタ９〜１２の出力信
号である第３信号群の選択されたデータ信号Ｄ　Ｉ　’
（０＋　”、ｉ−１＞、アドレス信号Ａ　’（０＋−、
、ｌｌ−１＞、ブロックセレクト信号Ｉ′、ライトイネ
ーブル信号同′はＲＡＭ内部回路８に入力される。

セレクタ９〜１２及びＲＡＭ内部回路８により２゜ワー
ド×ｎビットの内部ＲＡＭ　７が構成される。そしてＲ
ＡＭ内部回路８のｎビット出力信号ＤＯ（０＋　９１．
、、−１）は第２内部論理回路３に与えられ、そこから
外部出力信号００〜０９が外部出力端子に出力される。

またＲＡＭ内部回路８から直接テスト信号出力端子へｎ
ビットのテスト出力信号ＴＤＯ，。＋１．’１１−１＞
が出力される構成となっている。なお、特開昭６０−８
５５００号公報では外部入力端子とテスト信号入力端子
とを兼用し、また外部出力端子とテスト信号出力端子と
を兼用する構成となっているが、ここでは説明の簡単化
のため、夫々を独立させた。

次に動作について説明する。

通常動作時は、テストモード信号針によりセレクタ９〜
１２を制御し、ＲＡＭ内部回路８へは第１内部論理回路
１からの第１信号群を供給する。また１？ＡＭ内部回路
８の出力信号ＤＯ，。＋０．’１１−１＞は第２内部論
理回路３へ供給される。

内部ＲＡＭ　７の機能試験時は、テストモード信号ＴＭ
によりセレクタ９〜１２を制御し、ＲＡＭ内部回路８へ
はテスト信号入力端子からの第２信号群が供給され、テ
スト信号入力端子から直接ＲＡＦＩ内部回路８をアクセ
スできる。そしてＲＡＭ内部回路８の出力信号ＤＯ（。

１１１．。１．はテスト信号出力端子よりテスト用の出
力信号ＴＤＯ，。＋　＝、１ｌ−１）として直接観測す
ることができ、単体のＲＡｌ’ｌと同様の機能試験が可
能となる。

〔発明が解決しようとする課題］従来の半導体集積回路は、内部ＲＡＭのテスタビリティ
については配慮されているが、内部論理回路と、内部Ｒ
ＡＭとを渡る信号について、外部入力端子より直接観測
及び制御する手段については配慮されていなかった。

一方、論理回路のテスタビリティ向上のために、スキャ
ンテスト方式を採用してテスト生成を自動化する技術が
普及している。

第１１図はスキャンテスト方式を従来のＲＡＭブロック
を含まない論理回路を備えた半導体集積回路に適用した
場合の構成を示すブロック図であり、第１内部論理回路
１と第２内部論理回路３とは複数のシフトレジスタラッ
チＳＲＬからなるスキャンバス５を介して接続されてい
る。またスキャンパス５は一端をシフトイン端子ＳＩに
、また他端をシフトアウト端子ＳＯに接続されている。

この装置において、第１内部論理回路１のテストは外部
入力端子より入力信号■。〜２を第１内部論理回路１に
供給し、その出力信号をスキャンバス５を介してシフト
アウト端子ＳＯに取り出すことにより行われる。また第
２内部論理回路３のテストはシフトインｂｍ　子Ｓ　Ｉ
よりスキャンバス５にデータを入力し、これを第２内部
論理回路３の入力信号とし、外部出力端子より出力信号
０゜〜９を取り出すことにより行われる。このスキャン
テスト方式により、テストパターン生成は自動化可能と
なる。

第１２図はスキャンテスト方式をＲＡＭを内蔵した従来
の半導体集積回路に適用した場合を示すブロック図であ
る。

第１２図は第１０図の第１及び第２内部論理回路１３を
第１内部論理回路１．２と第２内部論理回路３．４の２
つに夫々分割し、それらを夫々スキャンパス５、及び同
６を介して接続した構成としたものであり、スキャンバ
ス５のシフトアウト端子とスキャンバス６のシフトイン
端子とを接続したものである。また多の構成は第１０図
と同一の構成となっているので、説明は省略する。

この場合、第１内部論理回路１と第２内部論理回路４と
は夫々第１１図の第１内部論理回路１と第２内部論理回
路３と同様に外部端子群とスキャンバス５及び同６とを
介して可制御性、可観測性が満足され、自動テストパタ
ーン生成が可能となる。

しかしながら第１内部論理回路２はスキャンパス５によ
り可制御性は満足されるが、その出力を直接観測できず
可観測性が満足されず、第２内部論理回路３はシフトア
ウト端子ＳＯによる可観測性はみたされるが、その入カ
バターンを制御できず、可制御性を満足できないため、
テストパターンの自動生成ができないという問題があっ
た。

これを解決するために、内部ＲＡＭ　７と第１内部論理
回路２及び第２内部論理回路３との間にスキャンパスを
設けることが公知であるが、多ビツト構成の内部ＲＡＭ
に適用する場合に、それに要するテスト用のシフトレジ
スタ５ＲＬＯ数及びその消費電力が膨大なものとなり、
実用的ではない。また第２内部論理回路３の出力信号を
外部出力端子に取り出すことも公知であるが、テスト用
ピンが膨大な数となり、これもまた実用的ではない。

この発明は上記の事情によりなされたものであり、内部
ＲＡＭの入力側及び出力側にセレクタを設けることによ
り、内部ＲＡＭの単体テストを可能とすると共に、内部
論理回路のテストパターン自動生成を可能とした半導体
集積回路を得ることである。

〔課題を解決するための手段］この発明に係る半導体集積回路は、論理演算回路より出
力される第１信号群及び外部信号入力端子から与えられ
た第２信号群を入力信号とし、それから複数の信号を試
験信号群により選択する第１選択回路と選択された該第
１選択回路の出力信号が入力されるＲＡＭ内部回路と、
該ＲＡＭ内部回路の出力信号及び第１選択回路の出力信
号を試験信号により選択する第２選択回路とをＲＡＭに
設けたものである。

〔作用］この発明においては、試験信号群の信号の組合せにより
、第１選択回路及び第２選択回路が制御され、外部入力
端子からの信号の印加及び外部出力端子での信号の観測
を可能とし、ＲＡＭ単体テスト及び内部論理回路のテス
トパターンの自動生成が可能となる。

〔実施例〕

以下この発明をその実施例を示す図面に基づき説明する
。

第１図はこの発明に係る半導体集積回路の一実施例の構
成を示すブロック図である。第１図では説明を簡単にす
るため２”（＝２５６）ワード×９ビットの内部ＲＡＭ
を８ブロック含んだ場合を示している。図において１及
び２は論理演算を行う第１内部論理回路であり、該第１
内部論理回路１及び同２は順序回路である複数のシフト
レジスタランチＳＲＬからなる第１スキヤンパス５を介
して接続されている。

また第１内部論理回路１には外部入力端子から外部入力
信号１０〜Ｉ、が与えられ、第１スキヤンパス５の一端
はシフトイン端子に接続され、他端は後述する第２スキ
ヤンパス６の一端に接続されている。第１信号群である
第１内部論理回路２の出力信号は、９ビツトのデータ入
力信号ＤＩ。〜。

。。５０３．ｌｌ）、８ビツトのアドレス信号Ａｏ〜１
．。１１０．７）、ブロックセレクト信号話。〜７、ラ
イトイネーブル信号同。〜、からなり、各ブロックのセ
レクタ９゜１０、１１．１２にに入力される。

また外部入力端子には第２信号群であるテスト用のデー
タ入力信号ＴＤＩ　＜ｏ、−−−１ｌ）、アドレス信号
ＴＡ（。９０１．７）、ブロックセレクト信号Ｅ０〜１
、ライトイネーブル信号ＴＷＥが夫々与えられ、それら
が直接または内部論理回路を介して各ブロックのセレク
タ９．１０．１１．１２に与えられる。またテスト用の
データ入力信号ＴＤＩ　＜。１００．、）、アドレス信
号ＴＡ（。１９１．、）、育　ＴＭＯ，ＴＭＩは８ブロ
ツクの内部ＲＡＭ　　（内部ＲＡＭ０〜内部ＲＡＭ７）
に共通に外部入力端子から与えられる。

以下ここでは内部ＲＡＭ７７、　７・・・０８番目のブ
ロックの内部ＲＡＭ７７を例にとり説明する。内部ＲＡ
Ｍ７７はマルチプレクサＭＩＸからなり複数の入　力信
号から１人力入力信号を選択するセレクタ９〜１４とＲ
ＡＭ内部回路８とを含んでいる。セレクタ９はデータ入
力用の９ビツト分のセレクタであり、データ入力信号０
【ｆｆ（。９００６．＞がその一端に人力され、その他
端にはテスト用のデータ入力信号ＴＤＩ（。１１１．Ｉ
Ｉ。

が入力されている。セレクタ１０はアドレス入力用の８
ピントのセレクタであり、アドレス信号Ａ７、。＋＋０
．７＞がその一端に人力され、その他端にはテスト用の
アドレス入力信号ＴＡ、。１０８．７．が入力されてい
る。セレクタ１１はブロンクセレフト用であり、フロッ
クセレクト信号ｒｆ′Ｓ７がその一端に入力され、その
他端にはテスト用のフロックセレクト信号ＴＢＳｔが入
力されている。セレクタ１２はライトイネーブル用であ
り、ライトイネーブル信号がその一端に入力され、その
他端にはテスト用のライトイネーブル信号ＴＷＥが入力
されている。

またセレクタ９，１０の制御端子には、第２テストモー
ド信号ＴＭＩが入力され、セレクタ１１．１２の制御端
子には第１テストモード信号付０が入力されている。

各セレクタ９〜１２にて選択された第３信号群でアル出
力信号ＤＩ’ｃｏ、　１１．ｅ＞　、Ａ　’ｃｏ、　−
，７）　、ＢＳ’７、註′７はＲＡＭ内部回路８に与え
られる。そしてセレクタ９〜１２で第１選択回路が構成
される。

第４信号群であるＲＡＭ内部回路８のデータ出力信号Ｄ
Ｏ１，。＋　＋＋＋ｌｌ）は第２内部論理回路３及びセ
レクタ１３の一端とセレクタ１４の一端とに入力される
。

セレクタ１３はデータ出力信号ＤＯ，，。＋−−−１＞
かセレクタ１０の出力信号Ａ′３゜＋、”’？＞かを選
択出力する８ピント分のセレクタであり、セレクタ１４
はセレクタ１１．１２の出力信号Ｉ′７，１′７及びＲ
ＡＭ内部回路８のデータ出力信号ＤＯを入力とする４□
ｏ１セレクタである。またセレクタ１３の制御端子には
第１テストモード信号ＴＭＯが与えられ、セレクタ１４
の制御端子には第１．第２テストモード信号ＴＭＯ。

ＴＭＩが与えられている。そしてセレクタ１３．１４に
て第２選択回路が構成される。セレクタ１３．１４の出
力信号は内部ＲＡＭ０〜内部ＲＡＭ７から出力されるテ
スト用出力信号の和をとるＯＲゲート１５に与えられる
。

なおＯＲゲート１５は９ピント分ある。

またテスト用のフロックセレクト信号ＴＢＳ７がセレク
タ１３．１４のリセット端子に人力され、これはセレク
タ１３．１４のリセット用として用いられ、フロックセ
レクト信号ＴＢＳ、がＬ”のときのみ選択された出力信
号を出力し、′″■（″のときは出力信号は全て“Ｌ”
となる。またＤｏ′。。〜ＤＯ’、。はＲＡＭ０〜ＲＡ
Ｍ７の１ピント目のデータ出力信号であり、ＯＲゲート
１５を経て、テスト用のデータ出力信号ＴＤＯ。

として外部出力端子に与えられる。同様にＤＯ’。６〜
ＤＯ’７８は内部ＲＡ？ｊＯ〜内部ＲＡｌ’１７の９ピ
ント目のデータ出力信号であり、ＯＲゲート１５を経て
ＴＤＯＢとして外部出力端子に与えられる。

一方第２内部論理回路３．４、スキャンパス６は第１内
部論理回路１．２と同様な構成となっており、出力信号
０゜〜Ｏ，，ｌを外部出力端子に与える。

次に動作について説明する。

この発明の半導体集積回路のテストは、内部ＲＡＭ単体
テスト、内部論理回路の単体テストの各モードに分けて
行われる。

ａ、内部ＲＡＭ単体テストモード第２図は内部ＲＡＭ７７、　７・・・単体テストモード
時の信号の流れを示す図であり、太線は信号の流れを示
している。

内部ＲＡＭ０〜内部ＲＡＭ７の機能試験を行う場合、テ
スト入力端子より送出される第２信号群ＴＤＩ＜０＋１
０．８）、ＴＡ（０，８０，７）、ＴＢＳｏ−ｔ、ＴＷ
Ｅがセレクタを通りＲＡＭ内部回路８に入力されるよう
に、第１．第２テストモード信号ＴＭＯ，Ｔ？１１−“
１　”により制御する。そしてフロックセレクト信号Ｔ
ＢＳ、〜ＴＢＳ７を順に１つだけイネーブルにすること
ζこより、Ｉブロック毎に単体Ｒ静のａ能試験と同様に
外部入力端子からテストパターンを直接供給できる。

いま内部ＲＡＭ７７に着目すると、ＲＡＰ内部回路８の
データ出力信号Ｄ０７．。１０９．７７、Ｄ０７１１が
セレクタ１３．１４から夫々出力されるように、それを
第１．第２テストモード信号ＴＭＯ，Ｔ門１−“１パに
より制御する。そしてナス１−用のフロックセレクト信
号ＴＢＳ、のみ０゛でありイネーブルであるので、ＯＲ
ゲート１５へ入力される内部ＲＡＦ’ｌＯ〜内部ＲＡＭ
７のデータ出力信号は全て“′Ｏ′°であり、テスト用
のデータ出力信号ＴＤＯ０〜ＴＤＯｓには内部ＲＡＭ７
７のデータ出力信号Ｄθ′７゜〜ＤＯ’７Ｂが得られる
。このようにしてブロック毎の内部ＲＡＭのテストが行
える。

ｂ、内部論理回路単体テストモード（ア）第１内部論理回路ｌ及び第２内部論理回路４の機
能試験第１内部論理回路１の機能試験は外部入力端子から入力
信号■。〜■、を第１内部論理回路１に供給した後、そ
の出力信号をスキャンパス５にラッチし、シフトアウト
端子ＳＯにシフトアウトし、観測することにより行える
。また第２内部論理回路４の機能試験はスキャンパス６
にシフトイン端子ｓｒよりシフトインした入力信号を第
２内部論理回路４に供給した後、外部出力端子より、出
力信号０゜〜ＯＱを観測することにより行える。

（イ）第１内部論理回路２の機能試験第３図は第１内部論理回路２の機能試験時の信号の流れ
を示すブロック図であり、太線で信号の流れを示してい
る。シフトイタ入力信号旧、３゜１１０．ｌｌ＞はセレ
クタ９をとおりＲＡＭ内部回路８に入力される。いまセ
レクタ１０の出力信号Ａ′、。＋”’？）は第１内部論
理回路２からの出力信号Ａ、。＋−６，”Ｌ＞がアドレ
ス信号としてＩ？ＡＭ内部回路８へ接続されているが、
テスト用のライトイネーブル信号１により書込パルスを
ＲＡＭ内部回路８に印加し、第１内部論理回路２からの
データ入力信号ＤＩ？（。＋００．ＩＩ）をＲＡＭ内部
回路８へ書込み後、読出すことにより、データ入力信号
器７．。＋、’９．８）はデータ出力信号ＤＯｆｆ、。

＋、−０ｔｒ＞となって現れ、セレクタ１３゜１４を介
してＯＲゲート１５に入力される。そして内部ＲＡＭ０
〜内部ＲＡＭ６の出力は全て“０°′になっているので
、外部出力端子にテスト用のデータ出力信号’ｒｏｏｅ
〜ｒｏｏｍとして取出すことができる。

アドレス信号Ａ７．。ｌ”、７）　、ブロックセレクト
信号ｎ７の観測第４図はアドレス信号Ａ７．。＋”、７）　、ブン端子
Ｓｔよりスキャンパス５を介し第１内部論理回路２へ入
力信号を設定することにより、第１内部論理回路２から
内部ＲＡ？ＩＯ〜内部ＲＡＭ？へ入力される信号を外部
出力端子からテスト用のデータ出力信号ＴＤＯ０〜ＴＤ
Ｏ１ｌとして観測できるようにセレクタ９〜１４を制御
する。ここでは第１内部論理回路２から内部ＲＡＭ７７
八人力された信号を外部出力端子に取り出す場合を例に
とり説明する。

このとき四のみ“０°゛イネーブルであり、１肩〜面を
順次イネーブルとすることにより内部ＲＡＭ０〜内部Ｒ
ＡＭ６へ入力された信号を以下に示すのと同様に外部出
力端子へテスト用のデータ出力信号ＴＯＯ０〜ＴＤＯｓ
として取り出すことができる。

データ入力信号Ｄｌｆｆ（。＋”’＠＞の観測箱１．第
２テストモード信号ＴＭＯ＝　’“１°゛ＴＭＩ　＝　
’“０″、テスト用のブロックセレクト信号πＳ　、　
＝＋＋　Ｏ＋ｔと設定することにより、第１内部論理回
路２の出力信号であるデーロックセレクト信号ｎ、を観
測するときのその信号の流れを示すブロック図であり、
第１．第２テストモード信号ＴＭＯ＝Ｔ旧＝゛°０”′
と設定することにより、第１内部論理回路２のアドレス
信号Ａ、（。、−＋＋７）がセレクタ１０，１３　、Ｏ
Ｒゲート１５を経て外部出力端子からテスト用のデータ
出力信号ＴＤＯＯ〜ＴＤＯ，にて観測できる。またブロ
ックセレクト信号■７はセレクタ１１，１４　、ＯＲゲ
ー目５を経て外部出力端子からテスト用のデータ出力信
号ｒｏｗにて観測できる。

ライトイネーブル信号註、の観測第５図はライトイネーブル信号−Ｅ、を観測するときそ
の流れを示す図であり、第１゜第２テストモード信号Ｔ
ＭＯ−’“０”、ＴＭｌ＝“Ｉ　ＩＩと設定することに
より、第１内部論理回路２のライトイネーブル信号がセ
レクタ１２．１４　、ＯＲゲート１５を経て外部出力端
子からですようのデータ出力信号ＴＤＯｓにて観測でき
る。

（ロ）　　第２内部論理回路３の機能試験第６図は第２
内部論理回路３の機能試験を行う場合の信号の流れを示
すブロック図である。第１．第２テストモード信号ＴＭ
Ｏ＝Ｔ旧＝°°１°′に設定し、テスト用のブロックセ
レクト信号ＴＢＳｏ〜７を全て“０′″イネーブルとし
、内部ＲＡＭ０〜内部ＲＡＭ７にテスト用のデータ入力
信号ＴＤＩ　、。ｒ”、ｌ！＞を与え任意のデータを書
込み後読出し、内部ＲＡＭにより第２内部論理回路３へ
任意のデータを設定できる。第２内部論理回路３の出力
信号はスキャンバス６ヘラツチ後、シフトアウト端子Ｓ
Ｏにシフトアウトし、観測できる。

Ｃ０通常動作モード／全体テスト第７図は通常動作モードの信号の流れを示すブロック図
である。第１．第２テストモード信号ＴＭＯ＝ＴＭ１　
＝　’“０′”と設定することにより、第１内部論理回
路からの信号が内部ＲＡＭ０〜内部ＲＡＭ７へ入力され
、その出力信号ＤＯ０〜７．。、＋＋、＠）が第２内部
論理回路３に入力される。

この場合、テストモード信号ＴＭＯ、ＴＭＩ以外のテス
ト用の各信号ＴＤＩ、ＴＡ、　ＴＢＳ、　　ＴＨＥはこ
の回路の動作に全く影響しない。

上記の３つのテストモードａ、ｂ、ｃのうち内部ＲＡＭ
単体テストはＬＳＩテスタに内蔵されたパターン発生器
ＡＬＰＧを用いて行うことができ、内部論理回路テスト
及び全体テストは、スキャンテストと同様にテストパタ
ーン自動生成が可能となる。そしてテストモードａ、ｂ
、ｃを−通り行うことにより半導体集積回路のテストは
完了する。

ｄ、アクセス特性評価内部ＲＡＭのアクセス特性評価の例としてアドレスアク
セスタイムを測定する場合について説明する。第８図は
アドレスアクセスタイム測定の信号の流れを示すブロッ
ク図であり、信号の流れを太線で示す。

第１．第２テストモード信号ＴＭＯ＝ＴＭ１　＝　’“
１゛と設定し、内部ＲＡＭ単体テストと同じ信号の流れ
とする。これにより、テスト用のアドレス信号ＴＡ、。

１１１．７）がセレクタ１０を介して、ＲＡＭ内部回路
８へ入力され、指定されたアドレスの記憶内容がデータ
出力信号ＤＯ？（Ｏｒ　０．’８）として出力され、セ
レクタ１３，１４　、ＯＲゲー目５を経て外部入力端子
にテスト用のデータ出力信号ＴＤＯ０〜ＴＤＯ。

として出力される。このアドレス信号７Ａ＜６．００．
１＞変化からテスト用のデータ出力信号ＴＤＯ０〜ＴＤ
Ｏ１！変化までの遅延時間をテスタにより測定する。

この場合、測定されたアクセスタイムには、ＬＳＩテス
タのドライバからこの回路までの遅延時間＋セレクタ１
０＋ＲＡＭ内部回路８＋セレクタ１３゜１４±ＯＲゲー
ト１５＋出力ハツフアからＬＳＩテスタのレシーバまで
の遅延時間が含まれている。これらの余分の遅延時間を
補正し、内部ＲＡＭのアクセス特性を精度よく測定する
ために、バスの遅延時間を測定する。第９図はバスの遅
延時間を測定するときの信号の流れを示すブロック図で
あり、第１．第２テストモード信号ＴＭＯ−“０”Ｔ旧
−“ビと設定する。このバスの遅延時間にはＬＳＩ　テ
スタのドライバからこの回路までの遅延時間＋セレクタ
１０＋セレクタ１３＋ＯＲゲート１５＋出力パッファか
らＬＳＩテスタまでの遅延時間が含まれる。

よって第８図のバスでアクセスタイムを測定し、第９図
で測定した遅延時間を差し引くことにより、ＬＳＩテス
タのドライバからこの回路までの遅延時間、セレクタ１
０、セレクタ１３、ＯＲゲート１５、出力バッファから
ＬＳＩテスタのレシーバまでの遅延時間が相殺され、Ｒ
ＡＭ内部回路の遅延時間が精度よく測定できる。

以上の各モードにおける、テストモード信号の設定によ
る各セレクタの制御とセレクタの出〔発明の効果］以上説明したとおり、この発明によれば内部ＲＡＭ内の
ＲＡＭ内部回路の人力部と出力部とにセレクタを設け、
外部入力端子からの信号の印加及び外部出力端子での信
号の観測を可能としたので、内部ＲＡＭ単体のテストが
可能であり、また内部論理回路のテストパターンの自動
生成が可能となると共に、内部ＲＡＭのアクセス特性評
価を精度よく行えるという効果がある。

【図面の簡単な説明】

第１図はこの発明に係る半導体集積回路の一実施例の構
成を示すブロック図、第２図は内部ＲＡＭ単体テスト時
の信号の流れを示すブロック図、第３図〜第７図は内部
論理回路の単体テスト時及び通常動作時の信号の流れを
示すブロック図、第８゜９図は内部ＲＡＭのアクセス特
性評価時の信号の流れを示すブロック図、第１０図は従
来の半導体集積回路のブロック図、第１１．１２図はス
キャンテスト法を取入れた従来半導体集積回路のブロッ
ク図である。１．２・・・第１内部論理回路、３．４・・・第２内部
論理回路、５，６・・・スキャンパス、７・・・内部Ｒ
ＡＭ８・・・ＲＡＭ内部回路、９〜１２・・・第１選択
回路。１３、１４・・・第２選択回路、　ＤＩ・・・データ入
力信号。ＴＤＩ・・・テスト用のデータ入力信号Ａ・・・アドレ
ス信号　ＴＡ・・・テスト用のアドレス信号ｎ・・・ブ
ロックセレクト信号ＴＢＳ・・・テスト用のブロックセレクト信号■・・・
ライトイネーブル信号ＴＨＥ・・・テスト用のライトイネーブル信号ＴＭＯ・
・・第１テストモード信号ＴＤＯ０〜ｒｏｏｍ・・・テスト用のデータ出力信号Ｔ
ＭＩ・・・第２テストモード信号なお、図中、同一符号は同一、又は相当部分を示す。代理人　　大　　岩　　増　　雄

Claims

【特許請求の範囲】１、論理演算回路とＲＡＭとを備えた半導体集積回路に
おいて、前記論理演算回路から出力されたデータを前記ＲＡＭに書込むための第１信号群並びに前記論理演
算回路及び前記ＲＡＭを試験するために外部入力端子に
与えられ、前記第１信号群を模擬する第２信号群から、
前記試験の様式を定める試験信号群の出力の組合せによ
り複数の信号を選択する第１選択回路と、該第１選択回路の出力信号を含む第３信号群を入力信号とするＲＡＭ内部回路と、前記試験信号群の出力の組合せにより前記ＲＡＭ内部回路の出力信号を含む第４信号群及び前記第
３信号群から複数の信号を選択し、外部出力端子に前記
信号を出力する第２選択回路とを有するＲＡＭを備える
ことを特徴とする半導体集積回路。