JP5048535B2 - センスアンプ回路、及びそれを用いた半導体記憶装置 - Google Patents

Description

本発明は、センスアンプ回路に関し、特に半導体記憶装置に利用される電流比較型センスアンプに関する。

近年、半導体記憶装置の発展に伴い、パソコンや携帯電話をはじめとする半導体記憶装置を搭載した製品がたくさん実用化されている。その流れの中で、バッテリ駆動のような低消費電力を必要とする製品が増加する傾向にあり、半導体記憶装置にも消費電流の低減の要求が高まってきている。特に高速動作や低速動作を使い分けるシステムにおいて半導体記憶装置内の素子の動作を最小限に抑えることで、システムの待機時や通信の待ち時間等の低速動作時の消費電流の低減を図ることが要求されている。

半導体記憶装置には、メモリセルアレイ内のビット線を駆動するためのセンスアンプ回路が複数設けられている。このようなセンスアンプ回路が、例えば特開昭６０−７０５９１（特許文献１）、特開平１−１９９３９６（特許文献２）、特開平５−１８２４８６（特許文献３）に記載されている。特許文献１に記載のセンスアンプ回路１０を図１に示す。以下では、Ｐ型電界効果トランジスタ、Ｎ型電界効果トランジスタをそれぞれＰ型ＦＥＴ、Ｎ型ＦＥＴと称して説明する。

図１を参照して、センスアンプ回路１０は非同期型センス回路１（以下、センス回路１と称す）と基準電圧発生回路３を備える。センス回路１には、相互に逆相関係の第１信号ＳＴＯＰと第２信号ＳＴＯＰＢが入力される。

センス回路１は、電流ミラー回路を形成するＰ型ＦＥＴＱ１、Ｑ３、及びＮ型ＦＥＴＱ２と、ゲートが基準電圧出力端子９を介して基準電圧発生回路３に接続されるＮ型ＦＥＴＱ４と、電流源を形成するＰ型ＦＥＴＱ１０と、ＮＯＲゲートＮＯＲ１とを備える。又、センス回路１は、端子７を介して負荷回路２に接続される。

負荷回路２は、図示しない列デコーダ（Ｙセレクタ）からの信号に応じて、アクセス対象となるメモリセルを選択する列ゲート内のＮ型ＦＥＴＱＹと、図示しない行デコーダからの信号に応じて活性化されるメモリセル（Ｎ型ＦＥＴＱＸ）とを含む。Ｎ型ＦＥＴＱＹのゲートは、列デコーダにおける端子Ｙに接続され、ドレインはビット線（端子７）を介してＮ型ＦＥＴＱ２のソース及び２入力ＮＯＲゲートＮＯＲ１の入力端に接続され、ソースはＮ型ＦＥＴＱＸのドレインに接続される。Ｎ型ＦＥＴＱＸのゲートは、行デコーダにおける端子Ｘに接続され、ソースは第２電源電圧（ＧＮＤ）が供給される第２電源電圧供給端子６に接続される。

Ｐ型ＦＥＴＱ１０のソースは、第１電源電圧（ＶＣＣ）を供給する第１電源電圧供給端子５に接続され、ドレインは節点Ｎ１に接続され、ゲートは端子１２に接続される。Ｐ型ＦＥＴＱ１０は、端子１２に入力される第２信号ＳＴＯＰＢに応じて節点Ｎ１へ供給する電流が制御される。Ｐ型ＦＥＴＱ１、Ｑ３のゲートは節点Ｎ１に共通接続され、ソースは、第１電源電圧供給端子５に接続される。Ｐ型ＦＥＴＱ１のドレインは節点Ｎ１を介してＮ型ＦＥＴＱ２のドレインに接続される。Ｐ型ＦＥＴＱ３のドレインは、出力端子８及びＮ型ＦＥＴＱ４のドレインに接続される。Ｎ型ＦＥＴＱ２のドレインは節点Ｎ１に接続され、ゲートは２入力ＮＯＲゲートＮＯＲ１の出力端に接続され、ソースは負荷回路２を入力電流源とする端子７に接続される。又、２入力ＮＯＲゲートＮＯＲ１の入力端として第１信号ＳＴＯＰが入力される端子１１及び端子７が接続される。Ｎ型ＦＥＴＱ４のドレインは出力端子８に接続され、ソースは第２電源電圧供給端子６に接続される。

基準電圧発生回路３は、負荷回路２を模した構成のダミー電流源４と、電流ミラー回路を形成するＰ型ＦＥＴＱ５、Ｑ７、及びＮ型ＦＥＴＱ６と、ゲートが基準電圧出力端子９を介してセンス回路１に接続されるＮ型ＦＥＴＱ８と、電流源を形成するＰ型ＦＥＴＱ１１と、ＮＯＲゲートＮＯＲ２とを備える。

ダミー電流源４は、複数のＦＥＴのゲートに第１電源電圧が供給される以外、負荷回路２と同様な構成である。ここでは、ダミー電流源４は、複数のＦＥＴのゲートに第１電源電圧が供給される以外、負荷回路２と同様な構成である。ダミー電流源４は、Ｎ型ＦＥＴＱＸ、ＱＹに対応するＮ型ＦＥＴＱＸＤ、ＱＸＹＤを備える。Ｎ型ＦＥＴＱＸＤのゲートは端子ＸＤに接続され、Ｎ型ＦＥＴＱＹＤのゲートは端子ＹＤに接続される。このため、ダミー電流源４は、負荷回路２が導通状態で流れる負荷電流と等しい電流を発生する。

Ｐ型ＦＥＴＱ１１のソースは、第１電源電圧供給端子５に接続され、ドレインは節点Ｎ２に接続され、ゲートは端子１４に接続される。Ｐ型ＦＥＴＱ１１は、端子１４に入力される第２信号ＳＴＯＰＢに応じて節点Ｎ２へ供給する電流が制御される。Ｐ型ＦＥＴＱ５、Ｑ７のゲートは節点Ｎ２に共通接続され、ソースは、第１電源電圧供給端子５に接続される。Ｐ型ＦＥＴＱ５のドレインは節点Ｎを介してＮ型ＦＥＴＱ２のドレインに接続される。Ｐ型ＦＥＴＱ７のドレインは、基準電圧出力端子９及びＮ型ＦＥＴＱ８のドレインに接続される。Ｎ型ＦＥＴＱ６のドレインは節点Ｎ２に接続され、ゲートは２入力ＮＯＲゲートＮＯＲ２の出力端に接続され、ソースはダミー電流源４を入力電流源とする節点Ｎ３に接続される。又、２入力ＮＯＲゲートＮＯＲ２の入力端として第１信号ＳＴＯＰが入力される端子１３及び節点Ｎ３が接続される。Ｎ型ＦＥＴＱ８のドレインは基準電圧出力端子９に接続され、ソースは第２電源電圧供給端子６に接続される。

ここで、Ｐ型ＦＥＴＱ３、Ｎ型ＦＥＴＱ４、Ｐ型ＦＥＴＱ７及びＮ型ＦＥＴＱ８のコンダクタンスをそれぞれｇｍ３、ｇｍ４、ｇｍ７及びｇｍ８としたとき、（１）ｇｍ３＞ｇｍ７、又は（２）ｇｍ４＜ｇｍ８、又は（３）ｇｍ３＜ｇｍ７、ｇｍ４＜ｇｍ８、ｇｍ７＜ｇｍ８のいずれかの関係を満足するように設定される。且つ、センス回路１と基準電圧発生回路３においてそれぞれ対をなすＦＥＴ（Ｐ型ＦＥＴＱ１とＰ型ＦＥＴＱ５、Ｎ型ＦＥＴＱ２とＮ型ＦＥＴＱ６、Ｐ型ＦＥＴＱ３とＰ型ＦＥＴＱ６、Ｎ型ＦＥＴＱ４とＮ型ＦＥＴＱ６）のコンダクタンス、及び２入力ＮＯＲゲートＮＯＲ１、ＮＯＲ２の論理しきい値電圧がそれぞれ等しく設定される。こにれより、Ｎ型ＦＥＴＱ４の飽和電流値は、Ｐ型ＦＥＴＱ３の飽和電流値よりも小さくなる。

図２はＰ型ＦＥＴＱ３、Ｎ型ＦＥＴＱ４のドレイン電流−電圧特性図である。図１及び図２を参照して従来技術によるセンスアンプ回路１０の動作について説明する。以下では、第１信号ＳＴＯＰの信号レベルが“０”の場合について説明する。

図１を参照して、信号レベルが“０”の第１信号ＳＴＯＰが入力されると、節点Ｎ３の電位は２入力ＮＯＲゲートＮＯＲ２の論理しきい値電圧にほぼ等しい値となり、ダミー電流源４には電流ｉが流れる。又、２入力ＮＯＲゲートＮＯＲ１と２入力ＮＯＲゲートＮＯＲ２の論理しきい値電圧、Ｎ型ＦＥＴＱ２とＮ型ＦＥＴＱ６のコンダクタンスｇｍがそれぞれ等しく設定されている場合、負荷回路２が導通状態であれば負荷回路２にもダミー電流源４と同じ電流ｉが流れる。この場合、Ｐ型ＦＥＴＱ５にも電流ｉが流れ、Ｐ型ＦＥＴＱ５と電流ミラーの関係にあるＰ型ＦＥＴＱ７にはＰ型ＦＥＴＱ５のコンダクタンス（ｇｍ５）とＰ型ＦＥＴＱ７のコンダクタンス（ｇｍ７）の比に比例した電流ｉ’（ｉ’＝ｇｍ７／ｇｍ５×ｉ）が流れる。又、Ｐ型ＦＥＴＱ７と直列接続された負荷用のＮ型ＦＥＴＱ８にも同様の電流ｉ’が流れる。

更に、基準電圧出力端子９に電流ミラー回路の負荷用のＮ型ＦＥＴＱ４のゲートが接続されているため、Ｎ型ＦＥＴＱ８とＮ型ＦＥＴＱ４も電流ミラーの関係にある。このため、Ｎ型ＦＥＴＱ４には図２に示すように飽和領域でｉＱ４（ｉＱ４＝ｇｍ４／ｇｍ８×ｉ’）なる電流が流れる。

一方、Ｐ型ＦＥＴＱ１とＰ型ＦＥＴＱ５のコンダクタンス、Ｐ型ＦＥＴＱ３とＰ型ＦＥＴＱ７のｇｍは、それぞれ等しくなるように設定されているため、負荷回路２に電流が流れる場合、基準電圧発生回路３と同様にＰ型ＦＥＴＱ１に電流ｉが流れる。この際、Ｐ型ＦＥＴＱ３に流れる電流ｉＱ３は、Ｐ型ＦＥＴＱ３が飽和領域で動作していればｉＱ３＝ｉ’となる。又、Ｐ型ＦＥＴＱ３のドレイン電流・電圧特性は図２に示すようになる。この場合、Ｐ型ＦＥＴＱ３とＮ型ＦＥＴＱ４は直列に接続されているので、出力端子８にはＰ型ＦＥＴＱ３とＮ型ＦＥＴＱ４のドレイン電流・電圧特性曲線の交点である“ＶＨ”なる高レベルの電圧が出力される。

又、基準電圧発生回路３が動作する必要のない期間、信号レベルが“１”の第１信号ＳＴＯＰが端子１１、１３に入力されることで、センス回路１、及び基準電圧発生回路３における貫通電流は遮断される。この際、Ｐ型ＦＥＴＱ１０、及びＰ型ＦＥＴＱ１１のゲートに入力される信号レベル“０”の第２信号ＳＴＯＰＢによって、Ｐ型ＦＥＴＱ１０、及びＰ型ＦＥＴＱ１１がオン状態となる。これにより、センス回路１、及び基準電圧発生回路３が動作する必要のない期間、節点Ｎ１及び節点Ｎ２の電圧が第１の電源電圧（ＶＣＣ）に固定され、Ｐ型ＦＥＴＱ３、及びＰ型ＦＥＴＱ７を通してリーク電流や貫通電流が流れるのが完全に防止される。
特開昭６０−７０５９１ 特開平１−１９９３９６ 特開平５−１８２４８６

通常、半導体記憶装置は、図１に示すようなセンス回路１を複数搭載しているのが一般的である。従来技術による半導体記憶装置では、低消費が必要な低速動作時においても、各センス回路１に内蔵される２入力ＮＯＲゲートＮＯＲ１は動作している。このため、２入力ＮＯＲゲートＮＯＲ１に大きな貫通電流が流れ消費電流の増大を招いていた。

上記の課題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために、［発明を実施するための最良の形態］で使用される番号・符号が付加されている。但し、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。

本発明によるセンスアンプ回路（１００、２００）は、負荷回路（２）に印加する電圧を制御するセンス回路（１０１、２０１）と、センス回路（１０１、２０１）に基準電圧を供給する基準電圧発生回路（１０３）とを具備する。高速動作モードにおいて、センス回路（１０１、２０１）は、センス回路（１０１、２０１）に含まれる第１帰還制御回路（ＮＯＲ１０１）の出力電圧に応じて負荷回路（２）に印加する電圧を制御する。一方、低速動作モードにおいてセンス回路（１０１、２０１）は、第１帰還制御回路（ＮＯＲ１０１）の動作を停止し、基準電圧発生回路（１０３）に含まれる第２帰還制御回路（ＮＯＲ２）の出力電圧に応じて負荷回路（２）に印加する電圧を制御する。

本発明では、低速動作モードにおいて、負荷回路（２）に印加する電圧の制御に用いない第１帰還制御回路（ＮＯＲ１０１）は動作しない。このため、低速動作モードにおける第１帰還制御回路（ＮＯＲ１０１）の貫通電流はなくなり、センスアンプ回路（１００、２００）の消費電流は低減される。

本発明によるセンスアンプ回路（１００、２００）は、メモリセル（２）に流れる電流と、リファレンスセル（４）に流れる電流とに基づいて、メモリセル（２）に格納された値を読み出す。センスアンプ回路（１００、２００）は、電源（ＶＣＣ）からメモリセル（２）へ流れ込む電流量を制御する第１回路（例えばＱ２）と、電源（ＶＣＣ）からリファレンスセル（４）へ流れ込む電流量を制御する第２回路（例えばＱ６）とを備える。第１動作モードにおいては、メモリセル（２）に流れる電流量に応じて第１回路（例えばＱ２）の電流量（ｉ）が調整されるとともに、リファレンスセル（４）に流れる電流量に応じて第２回路（例えばＱ６）の電流量（ｉ）が調整される。一方、第２動作モードにおいては、リファレンスセル（４）に流れる電流量に応じて第１及び第２回路（例えばＱ２及びＱ６）の電流量が調整される。

又、本発明による半導体記憶装置（９０２、９２２）は、ビット線に接続されるメモリセルを複数備えるメモリセルアレイ（９１１）と、ビット線に印加する電圧を制御する入出力バッファ（９０３、９２３）とを具備する。入出力バッファ（９０３、９２３）は複数のビット線に接続する複数のセンスアンプ（１００、２００）を備える。複数のセンスアンプ（１００、２００）の各々は、ビット線（７）に印加する電圧を制御するセンス回路（１０１、２０１）と、センス回路（１０１、２０１）に基準電圧を供給する基準電圧発生回路（１０３）とを備える。高速動作モードにおいて、センス回路（１０１、２０１）は、センス回路（１０１、２０１）に含まれる第１帰還制御回路（ＮＯＲ１０１）の出力電圧に応じてビット線（７）に印加する電圧を制御する。一方、低速動作モードにおいてセンス回路（１０１、２０１）は、第１帰還制御回路（ＮＯＲ１０１）の動作を停止し、基準電圧発生回路（１０３）に含まれる第２帰還制御回路（ＮＯＲ２）の出力電圧に応じてビット線（７）に印加する電圧を制御する。

本発明では、低速動作モードにおいて、ビット線（２）に印加する電圧の制御に用いない第１帰還制御回路（ＮＯＲ１０１）は動作しない。このため、低速動作モードにおける第１帰還制御回路（ＮＯＲ１０１）の貫通電流はなくなり、センスアンプ回路（１００、２００）の消費電流は低減される。

本発明による半導体記憶装置（９０２、９２２）は、メモリセルを複数備えるメモリセルアレイ（９１１）と、メモリセルに流れる電流と、リファレンスセルに流れる電流とに基づいて、メモリセルに格納された値を読み出すセンスアンプ回路（１００、２００）とを具備する。センスアンプ回路（１００、２００）は、メモリセル（２）に流れる電流と、リファレンスセル（４）に流れる電流とに基づいて、メモリセル（２）に格納された値を読み出す。センスアンプ回路（１００、２００）は、電源（ＶＣＣ）からメモリセル（２）へ流れ込む電流量を制御する第１回路（例えばＱ２）と、電源（ＶＣＣ）からリファレンスセル（４）へ流れ込む電流量を制御する第２回路（例えばＱ６）とを備える。第１動作モードにおいては、メモリセル（２）に流れる電流量に応じて第１回路（例えばＱ２）の電流量（ｉ）が調整されるとともに、リファレンスセル（４）に流れる電流量に応じて第２回路（例えばＱ６）の電流量（ｉ）が調整される。一方、第２動作モードにおいては、リファレンスセル（４）に流れる電流量に応じて第１及び第２回路（例えばＱ２及びＱ６）の電流量が調整される。

本発明によれば、動作速度が切り替え可能なセンスアンプ回路における消費電力を低減することができる。

以下、添付図面を参照しながら本発明の実施の形態を説明する。図面において同一、又は類似の参照符号は、同一、類似、又は等価な構成要素を示している。

１．第１の実施の形態
図３から図６を参照して、本発明による半導体記憶装置、及びセンスアンプ回路の第１の実施の形態を説明する。

（半導体記憶装置の構成）
図３は、第１の実施の形態における半導体記憶装置９０２の構成を示す図である。図３を参照して、第１の実施の形態における半導体記憶装置９０２は、複数のメモリセル２を備えるメモリセルアレイ９１１、列ゲート９１２、複数の非同期型センス回路１０１（以下、センス回路１０１と称す）を内蔵する入出力バッファ９１３、入出力バッファ９１３に接続された入出力端子９１４、読み出し制御回路９１５、列デコーダ９１６、行レコーダ９１７、アドレスバッファ９１８、基準電圧発生回路１０３、及びダミー電流源４を具備する。

メモリセルアレイ９０１には、プログラム情報が格納されており、アドレスバッファ９１８を介してＣＰＵ９０１によって指定されたアドレスのメモリセル内のデータが入出力バッファ９１３によって読み出され、入出力端子９１４から出力される。あるいは、ＣＰＵ９０１によって指定されたアドレスのメモリセルに、入出力端子９１４から入力されたデータが、入出力バッファ９１３によって書き込まれる。

複数のセンス回路１０１は、列ゲート９１２を介してメモリセルアレイ９１１内の複数のメモリセルに接続される。列ゲート９１２は、図４に示すＮ型ＦＥＴＱＹを複数備え、複数のビット線（端子７）を介して複数のセンスアンプ回路１００に接続される。又、メモリセルアレイ９１１は、図４に示すＮ型ＦＥＴＱＸを複数備え、対応するＮ型ＦＥＴＱＹを介してセンス回路１０１に接続される。アドレスバッファ９１８は、アドレスバス上のアドレス情報を列デコーダ９１６及び行デコーダ９１７に出力する。列デコーダ９１６は、アドレス情報に対応する列ゲート９１２（ビット線）を活性化し、行デコーダ９１７は、アドレス情報に対応するメモリセルアレイ９１１を選択する。活性化された列ゲート９１２（Ｎ型ＦＥＴＱＹ）に接続されたセンス回路１０１は、行デコーダ９１７によって選択されたメモリセル（Ｎ型ＦＥＴＱＸ）内の情報を読み出し、入出力端子９１４に出力する。

ここで、ＣＰＵ９０１は、モード切り替え信号ＨＳ（第３信号）を入出力バッファ９１３に出力する。読み出し制御回路９１５は、ＣＰＵ９０１からの制御信号に応じて第１信号ＳＴＯＰを入出力バッファ９１３及び基準電圧発生回路１０３に出力する。入出力バッファ９１３は、モード切り替え信号ＨＳに応じて高速動作モードと低速動作モードの一方に切り替えられ、第１信号ＳＴＯＰに応じてメモリセル内のデータを読み出す（メモリセルへデータを書き込む）センス回路１０１を選択する。

基準電圧発生回路１０３は、入出力バッファ９１３内の全てのセンス回路１０１と、後述する負荷回路２の構成を模したダミー電流源４とに接続される。基準電圧発生回路１０３は、ダミー電流源４からの電流値に応じた基準電圧を、第１信号ＳＴＯＰに応じて複数のセンス回路１０１のそれぞれに供給する。

（センスアンプ回路の構成）
次に、図４を参照して、本発明によるセンスアンプ回路１００の構成を説明する。第１の実施の形態におけるセンスアンプ回路１００は、センス回路１０１と基準電圧発生回路１０３とを含む。基準電圧発生回路１０３は、基準電圧を、端子９を介してセンス回路１０１に供給する。又、センス回路１０１には、相互に逆相関係の第１信号ＳＴＯＰ及び第２信号ＳＴＯＰＢと、モード切り替え信号ＨＳ（第３信号）とが入力される。

第１の実施の形態におけるセンスアンプ回路１００は、図１に示す従来技術によるセンスアンプ回路１０における２入力ＮＯＲゲートＮＯＲ１に替えて信号切り替え回路１０２を備え、Ｎ型ＦＥＴＱ２のゲートが端子１０９を介して信号切り替え回路１０２に接続される。その他の構成は、図１に示す従来技術によるセンスアンプ回路１０と同様である。又、第１の実施の形態における基準電圧発生回路１０３の構成は、２入力ＮＯＲゲートＮＯＲ２の出力が端子１０５を介して、Ｎ型ＦＥＴＱ６及びセンス回路１０１に接続されている以外、図１に示す従来技術による基準電圧発生回路３と同様な構成である。尚、出力端子８は、図３における入出力端子９１４に接続される。

従来技術と同様に、Ｐ型ＦＥＴＱ３、Ｎ型ＦＥＴＱ４、Ｐ型ＦＥＴＱ７及びＮ型ＦＥＴＱ８のコンダクタンスをそれぞれｇｍ３、ｇｍ４、ｇｍ７及びｇｍ８としたとき、センス回路１０１の各ＦＥＴは、（１）ｇｍ３＞ｇｍ７、又は（２）ｇｍ４＜ｇｍ８、又は（３）ｇｍ３＜ｇｍ７、ｇｍ４＜ｇｍ８、ｇｍ７＜ｇｍ８のいずれか関係を満足するように設定され、且つ、センス回路１０１と基準電圧発生回路１０３においてそれぞれ対をなすＦＥＴ（Ｐ型ＦＥＴＱ１とＰ型ＦＥＴＱ５、Ｎ型ＦＥＴＱ２とＮ型ＦＥＴＱ６、Ｐ型ＦＥＴＱ３とＰ型ＦＥＴＱ６、Ｎ型ＦＥＴＱ４とＮ型ＦＥＴＱ６）のコンダクタンス、及び２入力ＮＯＲゲートＮＯＲ１、ＮＯＲ２の論理しきい値電圧はそれぞれ等しく設定される。（１）から（３）のいずれかの条件を満たす場合、図２に示すように、Ｐ型ＦＥＴＱ３の飽和電流ｉＱ３とＮ型ＦＥＴＱ４の飽和電流ｉＱ４はｉＱ３＞ｉＱ４となる。このとき、負荷回路２に負荷電流が流れると出力端子８に“ＶＨ”なる高レベルの電圧が出力される。又、負荷回路２に負荷電流が流れない間は、出力端子８には接地電位の低レベルの電圧が出力される。これにより、センスアンプ回路１００は、極めて安定で且つ高速の動作が得られる。

信号切り替え回路１０２は、インバータＩＮＶ１０１、２入力ＯＲゲートＯＲ１０１、２入力ＮＯＲゲートＮＯＲ１０１、トランスファゲートＣＴＲＳ１、ＣＴＲＳ２を備える。インバータＩＮＶ１０１は、第３信号ＨＳが入力される端子１０６を入力端とし、第３信号ＨＳの反転信号を端子１０７に出力する。２入力ＯＲゲートＯＲ１０１は、第１信号ＳＴＯＰが入力される端子１１と、端子１０７を入力とし、第１信号ＳＴＯＰと第３信号ＨＳの反転信号の論理和を端子１０４に出力する。２入力ＮＯＲゲートＮＯＲ１０１は、端子１０４と端子７を入力端とし、否定論理和を端子１０８に出力する。トランスファゲートＣＴＲＳ１は、ゲートが端子１０７に接続されたＰ型ＦＥＴとゲートが端子１０６に接続されたＮ型ＦＥＴとから形成され、端子１０８と端子１０９との間の接続を制御する。トランスファゲートＣＴＲＳ２は、ゲートが端子１０６に接続されたＰ型ＦＥＴとゲートが端子１０５に接続されたＮ型ＦＥＴとから形成され、端子１０５と端子１０９との間の接続を制御する。ここで、端子１０９は、Ｎ型ＦＥＴＱ２のゲートに接続される。又、端子１０５は、基準電圧発生回路１０３における２入力ＮＯＲゲートの出力端及びＮ型ＦＥＴＱ６のゲートに接続される。

ダミー電流源４は、負荷回路２におけるＮ型ＦＥＴＱＸ、ＱＹに対応するＮ型ＦＥＴＱＸＤ、ＱＸＹＤを備える。ダミー電流源４は、Ｎ型ＦＥＴＱＸＤ、ＱＹＤのゲートに第１電源電圧（ＶＣＣ）が供給される以外、負荷回路２と同様な構成である。

又、２入力ＮＯＲゲートＮＯＲ１０１と２入力ＮＯＲゲートＮＯＲ２の論理しきい値電圧、及びＮ型ＦＥＴＱ２とＮ型ＦＥＴＱ６のコンダクタンスはそれぞれ等しく設定されることが好ましい。更に、導通状態にある場合の負荷回路２における各構成の電位と、ダミー電流源４における各構成の電位も等しくなるように設定されることが好ましい。これにより、負荷回路２が導通状態であれば負荷回路２にもダミー電流源４と同じ電流ｉが流れる。

尚、センス回路１０１と基準電圧発生回路１０３は同一半導体基板上に形成されるために、それぞれが内蔵するＦＥＴの整合が非常に良くとれている。このため、図２に示される“ＶＨ”を規定するＰ型ＦＥＴＱ３に流れる電流ｉＱ３＝ｉ’とＮ型ＦＥＴＱ４に流れる電流ｉＱ４＝ｇｍ４／ｇｍ８×ｉ’の比（＝ｇｍ８／ｇｍ４）は製造条件、電源電圧等が変動しても、ほとんど変わることがない。従って、本発明によるセンスアンプ回路１００は高レベル“ＶＨ”を非常に安定的に出力することができる。

（センスアンプ回路の動作）
以上のような構成により、センスアンプ回路１００は、負荷回路２（メモリセル）に流れる電流とダミー電流源４（リファレンスセル）に流れる電流とに基づいて、端子７（ビット線）を介して負荷回路２（メモリセル）に記録されたデータを読み取り、出力端子８に出力する。このとき、信号切り替え回路１０２は、入力される第３信号ＨＳに応じて、負荷回路２（メモリセル）に高速にアクセス可能な高速動作モードと、低消費電力の低速動作モードとを切り替える。

高速動作モードでは、信号切り替え回路１０２における２入力ＮＯＲゲートＮＯＲ１０１が、端子７の電圧に応じてＮ型ＦＥＴＱ２のオンオフを制御し、端子７の電圧を制御するビット線電圧帰還制御回路として機能する。すなわち、高速動作モードでは、センス回路２０１内のＮＯＲゲートＮＯＲ１０１がビット線電圧帰還制御回路として機能し、ビット線制御電圧を制御する。

一方、低動作モードでは、基準電圧発生回路１０３における２入力ＮＯＲゲートＮＯＲ２が、Ｎ型ＦＥＴＱ２のオンオフを制御して端子７の電圧を制御する。すなわち、低速動作モードでは、基準電圧発生回路１０３内のＮＯＲゲートＮＯＲ１０１がビット線電圧帰還制御回路として機能し、ビット線制御電圧を制御する。

図４から図６を参照して本発明によるセンスアンプ回路１００の動作の詳細を説明する。図５は高速動作モードにおけるセンスアンプ回路１００の動作を示すタイミングチャートである。図６は、低速動作モードにおけるセンスアンプ回路１００の動作を示すタイミングチャートである。以下の説明では、Ｐ型ＦＥＴＱ１、Ｐ型ＦＥＴＱ３、Ｎ型ＦＥＴＱ４、Ｐ型ＦＥＴＱ５、Ｐ型ＦＥＴＱ７及びＮ型ＦＥＴＱ８のコンダクタンスをそれぞれｇｍ１、ｇｍ３、ｇｍ４、ｑｍ５、ｇｍ７及びｇｍ８としたとき、ｇｍ３／ｇｍ１＝１、ｇｍ８／ｇｍ４＝２、ｇｍ７／ｇｍ５＝１に設定され、信号レベルが“０”の第１信号ＳＴＯＰが入力されているものとする。尚、本実施の形態における第１電源電圧ＶＣＣは１．８Ｖ、第２電源電圧ＧＮＤは０Ｖである。

又、以下の説明では、センスアンプ回路１００によってメモリセルからデータが読み取られる際、負荷回路２に電流が流れる場合のメモリセルをＯＮセル、電流が流れない場合のメモリセルをＯＦＦセルと称す。

先ず、図４及び図５を参照して、高速動作モード時のセンスアンプ回路１００の動作を説明する。高速モードでは、信号レベル“１”の第３信号ＨＳがセンス回路１０１に入力される。以下では、時刻Ｔ０において端子Ｙに１．８Ｖ、端子Ｘに０Ｖが供給され、時刻Ｔ１において端子Ｘに１．８Ｖが供給される場合について説明する。

信号レベル“０”の第１信号ＳＴＯＰと、信号レベル“１”の第３信号ＨＳの入力に基づき、トランスファゲートＣＴＲＳ１のＮ型ＦＥＴのゲートは１．８Ｖ、Ｐ型ＦＥＴのゲートは０Ｖとなるため、トランスファゲートＣＴＲＳ１は導通状態となる。これにより、トランスファゲートＣＴＲＳ１を介して端子１０８の電圧が端子１０９に伝達される。又、端子１１と端子１０７はともに“０”であるため、２入力ＯＲゲートＯＲ１０１の出力の信号レベルは“０”となる。すなわち、２入力ＮＯＲゲートＮＯＲ１０１の入力である端子１０４は“０”となる。このため、２入力ＮＯＲゲートＮＯＲ１０１の出力電圧は、他の入力である端子７の電圧に応じて決定する。ここでは、端子１０８の電圧が端子１０９に入力されているため、２入力ＮＯＲゲートＮＯＲ１０１の出力がＮ型ＦＥＴＱ２及び端子７を介して帰還する。このため、端子７の電圧は２入力ＮＯＲゲートＮＯＲ１０１の論理しきい値電圧にほぼ等しい電圧０．７Ｖとなって安定する。この際、２入力ＮＯＲゲートＮＯＲ１０１には３μＡの貫通電流ｉＮＯＲ１０１が流れる。

一方、トランスファゲートＣＴＲＳ２のＮ型ＦＥＴのゲートは０Ｖ、Ｐ型ＦＥＴのゲートは１．８Ｖとなるため、トランスファゲートＣＴＲＳ２は遮断状態となる。これにより、端子１０５と端子１０９との間は伝達不可能状態となる。

基準電圧発生回路１０３においては、第１信号ＳＴＯＰの信号レベルが“０”であるため、節点Ｎ３の電圧は、２入力ＮＯＲゲートＮＯＲ２の論理しきい値電圧にほぼ等しい０．７Ｖになり、ダミー電流源４に１０μＡの電流が流れる。ここでｇｍ７／ｇｍ５＝１の関係より、Ｐ型ＦＥＴＱ７に流れる電流ｉ’も１０μＡとなり、ｇｍ８／ｇｍ４＝２の関係より、Ｎ型ＦＥＴＱ４に流れる電流ｉＱ４は５μＡとなる。この際、２入力ＮＯＲゲートＮＯＲ２には３μＡの貫通電流ｉＮＯＲ２が流れる。

時刻Ｔ０において、端子Ｘの電圧が０Ｖである場合、負荷回路２及びＰ型ＦＥＴＱ１に電流が流れない。このためＰ型ＦＥＴＱ３にも電流は流れず（Ｐ型ＦＥＴＱ３はオフ状態）、出力端子８は低レベル（接地電圧＝０Ｖ）となる。

メモリセルがＯＮセルの状態である場合、時刻Ｔ１において端子Ｘが１．８Ｖとなると負荷回路２に電流が流れ始め、端子７の電圧は０．４Ｖにいったん降下する。これにより、２入力ＮＯＲゲートＮＯＲ１０１の出力電圧、すなわち端子１０９の電圧は上昇し、Ｎ型ＦＥＴＱ２のオン抵抗は小さくなる。Ｎ型ＦＥＴＱ２のオン抵抗が小さくなることで、端子７の電圧は電圧０．７Ｖまで復帰する。

時刻Ｔ２において端子７の電圧が０．７Ｖとなると、負荷回路２に流れる電流は１０μＡとなる。すなわち、Ｎ型ＦＥＴＱ２に流れる電流ｉＱ２は１０μＡとなる。この際、ｇｍ３／ｇｍ１＝１の関係よりＰ型ＦＥＴＱ３に流れる電流ｉＱ３は１０μＡとなる。これにより、ｉＱ３＞ｉＱ４となるため、センス回路１０１の出力端子８の電圧は反転し“ＶＨ”（ハイレベル＝１．７９Ｖ）となる。このように、ＯＮセル状態の負荷回路２（メモリセル）からデータ“１”が読み出される。

一方、メモリセルがＯＦＦセルの状態である場合、時刻Ｔ１において端子Ｘが１．８Ｖとなっても負荷回路２に電流は流れない。このため、Ｐ型ＦＥＴＱ３の電流ｉＱ３は０μＡとなり、ｉＱ３＜ｉＱ４となるためセンス回路１０１の出力端子８は０Ｖを維持する。このように、ＯＦＦセル状態の負荷回路２（メモリセル）からデータ“０”が読み出される。

以上のように、高速動作モードでは、負荷回路２に流れる電流量に応じてＮ型ＦＥＴＱ２（Ｑ１）に流れる電流量が積極的に調整され、Ｎ型ＦＥＴＱ６（Ｑ５）に流れる電流は、ダミー電流源４に流れる電流量によって調整される。このため、センスアンプ回路１００は、メモリセルから高速にデータを読み出すことができる。

次に、図４及び図６を参照して、低速動作モード時のセンスアンプ回路１００の動作を説明する。低速モードでは、信号レベル“０”の第３信号ＨＳがセンス回路１０１に供給される。

信号レベル“０”の第１信号ＳＴＯＰと、信号レベル“０”の第３信号ＨＳの入力に基づき、トランスファゲートＣＴＲＳ２のＮ型ＦＥＴのゲートは１．８Ｖ、Ｐ型ＦＥＴのゲートは０Ｖとなるため、トランスファゲートＣＴＲＳ２は導通状態となる。これにより、トランスファゲートＣＴＲＳ２を介して端子１０５の電圧が端子１０９に伝達される。又、２入力ＮＯＲゲートＮＯＲ２の入力である端子１３は“０”であるため、２入力ＮＯＲゲートＮＯＲ２の出力電圧は、他の入力である節点Ｎ３の電圧に応じて決定する。ここでは、端子１０５の電圧が端子１０９に入力されているため、２入力ＮＯＲゲートＮＯＲ２の出力がＮ型ＦＥＴＱ６及び節点Ｎ３を介して帰還する。更に、センス回路１０１と基準電圧発生回路１０３のそれぞれに設けられた各ＦＥＴの整合は非常に良くとれている。このため、端子７の電圧は２入力ＮＯＲゲートＮＯＲ２の論理しきい値電圧にほぼ等しい電圧０．７Ｖとなって安定する。

一方、トランスファゲートＣＴＲＳ１のＮ型ＦＥＴのゲートは０Ｖ、Ｐ型ＦＥＴのゲートは１．８Ｖとなるため、トランスファゲートＣＴＲＳ１は遮断状態となる。これにより、端子１０８と端子１０９との間は伝達不可能状態となる。このため、信号レベル“０”の第１信号ＳＴＯＰと、信号レベル“０”の第３信号ＨＳが入力されている間、２入力ＮＯＲゲートＮＯＲ１０１は動作せず、２入力ＮＯＲゲートＮＯＲ１０１における貫通電流ｉＮＯＲ１０１は０μＡとなる。

メモリセルがＯＮセルの状態である場合、時刻Ｔ１において端子Ｘが１．８Ｖとなると負荷回路２に電流が流れ始め、端子７の電圧は０．４Ｖにいったん降下する。この際、ダミー電流源４に流れる電流に応じて２入力ＮＯＲゲート２の出力電圧（端子１０５における電圧）は、現状の値を維持する。すなわち、端子１０９の電圧は現状の値を維持するため、Ｎ型ＦＥＴＱ２のオン抵抗は変化せず、端子７の電圧は、高速動作モード時よりも緩やかな速度で０．７Ｖに復帰する。

時刻Ｔ２において端子７の電圧が０．７Ｖに復帰すると、負荷回路２（端子７）に流れる電流は１０μＡになる。すなわち、Ｎ型ＦＥＴＱ２に流れる電流ｉＱ２は１０μＡとなる。この際、ｇｍ３／ｇｍ１＝１の関係よりＰ型ＦＥＴＱ３に流れる電流ｉＱ３は１０μＡとなる。このため、ｉＱ３＞ｉＱ４となるためセンス回路１０１の出力端子８の電圧は反転し、“ＶＨ”（１．７９Ｖ）となる。このように、ＯＮセル状態の負荷回路２（メモリセル）からデータ“１”が読み出される。

一方、メモリセルがＯＦＦセルの状態である場合、時刻Ｔ１において端子Ｘが１．８Ｖとなっても負荷回路２に電流は流れない。このため、Ｐ型ＦＥＴＱ３の電流ｉＱ３は０μＡとなり、ｉＱ３＜ｉＱ４となるためセンス回路１０１の出力端子８は０Ｖを維持する。このように、ＯＦＦセル状態の負荷回路２（メモリセル）からデータ“０”が読み出される。

以上のように、低速動作モードでは、ダミー電流源４に流れる電流量に応じて、Ｎ型ＦＥＴＱ２（Ｑ１）、Ｑ６（Ｑ５）に流れる電流量が積極的に調整され、負荷回路２（メモリセル）からデータが読み出される。このため、低速度モードでは、消費電力を抑制しつつ、メモリセルからデータを読み出すことが可能となる。

センスアンプ回路１００は、Ｎ型ＦＥＴＱ２によって負荷回路２（端子７）に印加する電圧を制御することができる。本発明によるセンスアンプ回路１００では、信号切り替え回路１０２によってＮ型ＦＥＴＱ２のゲート電圧を制御する２入力ＮＯＲゲートを切り替えることで、高速又は低速の動作モードに切り替えることができる。低消費電力を目的とした低速動作モードにおいて、信号切り替え回路１０２は、２入力ＮＯＲゲートＮＯＲ１０１を停止し、２入力ＮＯＲゲートＮＯＲ２の出力電圧をＮ型ＦＥＴＱ２のゲート電圧として利用する。これにより、２入力ＮＯＲゲートＮＯＲ１０１における貫通電流は抑制され、センスアンプ回路１００における消費電流は従来技術よりも低減される。

例えば、半導体記憶装置９０２にセンス回路１０１が３８台搭載されている場合において、第１電源電圧ＶＣＣ＝１．８Ｖ、動作周波数３２ＫＨｚ、メモリセルアレイ９１１内の全てのメモリセルがＯＮセルであるとき、半導体記憶装置９０２で消費される電流は２８６μＡとなる。一方、図１に示した従来技術による半導体記憶装置における消費電流は、同様の条件で４００μＡである。このように、本発明によるセンスアンプ回路１００によれば、半導体記憶装置９０２における消費電流を従来技術よりも大幅に低減することができる。

尚、高速動作時には、センス回路１０１の帰還制御回路（２入力ＮＯＲゲートＮＯＲ１０１）を動作させることで、従来通りの高速な動作が可能となる。従って、本発明によれば従来の高速動作に加え、低速動作時における低消費電力化を実現することができる。

更に、本発明では、センス回路１０１のＮ型ＦＥＴＱ２のゲート（端子１０９）に、他の基準電圧を印加するのでなく、センス回路１０１と同様な回路構成をもつ基準電圧発生回路１０３の２入力ＮＯＲゲートＮＯＲ２出力電圧を印加している。このため、温度依存や電源電圧依存などによる節点Ｎ３の電圧と端子７の電圧の変動差を最小限に抑えられる。すなわち、ダミー電流源４に流れる電流と負荷回路２に流れる電流変動差を抑えることができる。従って、ダミー電流源４に流れる電流と負荷回路２に流れる電流との相関をよりよく保つことが可能となり、センスアンプ回路の性能を損なうことなく安定した性能を保持することができる。

例えば、低速動作モードにおいて、周辺温度が上昇してダミー電流源４に流れる電流と負荷回路２に流れる電流とが増加した場合、ダミー電流源４に流れる電流が増加し、節点Ｎ３の電圧は下降しようとする。しかし、この場合、端子１０５の電圧は上昇するためＮ型ＦＥＴＱ６のオン抵抗が小さくなりＮ３の電圧は上昇して安定し、Ｎ型ＦＥＴＱ６における電流は増加する。一方、負荷回路２に流れる電流が増加し、端子７が下降しても端子１０５の電圧が端子１０９に伝達されているため、Ｎ型ＦＥＴＱ２のオン抵抗は下がり、節点Ｎ３と同様に端子７が上昇安定し、Ｎ型ＦＥＴＱ２の電流は増加する。これにより、ダミー電流源４に流れる電流（リファレンス電流）と負荷回路２に流れる電流との相関が確保される。

更に、本発明では、出力端子８の電圧を制御するＮ型ＦＥＴＱ２のゲート電圧として、基準電圧発生回路１０２における２入力ＮＯＲゲートＮＯＲ２（ビット線電圧帰還制御回路）の出力電圧を利用している。このため、出力端子８の電圧を制御するため、他の基準電圧発生回路を新たに設ける必要がないため、半導体記憶装置９０２の面積増加を抑制できる。

２．第２の実施の形態
図７から図１０を参照して、本発明による半導体記憶装置、及びセンスアンプ回路の第２の実施の形態を説明する。

（半導体記憶装置の構成）
図７は、第２の実施の形態における半導体記憶装置９２２の構成を示す図である。図７を参照して、第２の実施の形態における半導体記憶装置９２２は、第１の実施の形態における入出力バッファ９０３と読み出し制御回路９０５に替えて、複数の非同期型センス回路２０１（以下、センス回路２０１と称す）を備える入出力バッファ９２３と読み出し制御回路９２５を備え、その他の構成は、第１の実施の形態と同様である。

読み出し制御回路９２５は、ＣＰＵ９０１からの制御信号に応じて第４信号ＳＴＯＰ１、第６信号ＳＴＯＰ２、第８信号ＰＲＥＣＨＢ（制御信号）を入出力バッファ９２３に出力する。又、読み出し制御回路９２５は、第４信号ＳＴＯＰを基準電圧発生回路１０３に出力する。入出力バッファ９２３は、モード切り替え信号ＨＳ（第３信号）に応じて高速動作モードと低速動作モードの一方に切り替えられ、第４信号ＳＴＯＰ１、第６信号ＳＴＯＰ２、第８信号ＰＲＥＣＨＢに応じてメモリセル内のデータを読み出す（メモリセルへデータを書き込む）センス回路２０１を選択する。

又、本実施の形態における基準電圧発生回路１０３は、ダミー電流源４からの電流値に応じた基準電圧を、第４信号ＳＴＯＰ１に応じて複数のセンス回路２０１のそれぞれに供給する。

（センスアンプ回路の構成）
次に、図８を参照して、本発明によるセンスアンプ回路２００の構成を説明する。第２の実施の形態におけるセンスアンプ回路２００は、センス回路２０１と基準電圧発生回路１０３とを含む。センス回路２０１には端子９を介して基準電圧が供給される。センス回路２０１には、相互に逆相関係の第４信号ＳＴＯＰ１及び第５信号ＳＴＯＰ１Ｂと、モード切り替え信号ＨＳ（第３信号）と、相互に逆相関係の第６信号ＳＴＯＰ２及び第７信号ＳＴＯＰ２Ｂと、第８信号ＰＲＥＣＨＢが入力される。第２の実施の形態におけるセンス回路２０１は、第１の実施の形態におけるセンス回路１０１の構成に加えて、ＯＮセルデータ確定検出回路２５０、２入力ＯＲゲートＯＲ２００、インバータＩＮＶ２００、２０１、Ｐ型ＦＥＴＱ９、トランスファゲートＣＴＲＳ３、２入力ＡＮＤゲートＡＮＤ２００、２０１を備える。又、第２の実施の形態におけるセンス回路２０１における端子１１には、第６信号ＳＴＯＰ２が入力され、トランスファゲートＣＴＲＳ２は、端子２１０と端子１０９との間の電圧の伝搬を制御する。尚、出力端子８は、図７における入出力端子９１４に接続される。

又、第２の実施の形態における基準電圧発生回路１０３の構成は、２入力ＮＯＲゲートＮＯＲ２の出力が端子１０５を介して、トランスファゲートＣＴＲＳ３に接続されている以外、第１の実施の形態における基準電圧発生回路１０３と同様な構成である。

ＯＮセルデータ確定検出回路２５０は、３入力ＮＡＮＤゲートＮＡＮＤ２５０、２入力ＮＡＮＤゲートＮＡＮＤ２５１、ＮＡＮＤ２５２、インバータＩＮＶ２５０、ＩＮＶ２５１を備える。３入力ＮＡＮＤゲートＮＡＮＤ２５０は、出力端子８、第３信号ＨＳの反転信号が入力される端子１０７、第８信号ＰＲＥＣＨＢが入力される端子２０４を入力端とし、入力端からの信号の否定論理積を端子２５１（２入力ＮＡＮＤゲートＮＡＮＤ２５１）に出力する。２入力ＮＡＮＤゲートＮＡＮＤ２５１は、端子２５１と２入力ＮＡＮＤゲートＡＮＤ２５２の出力端（端子２５３）を入力端とし、入力端からの信号の否定論理積を端子２５２に出力する。２入力ＮＡＮＤゲートＮＡＮＤ２５２は、端子２０４と２入力ＮＡＮＤゲートＡＮＤ２５１の出力端（端子２５２）を入力端とし、入力端からの信号の否定論理積を出力端に出力する。インバータＩＮＶ２５０は、端子２５２からの信号の反転信号をインバータ２５１に出力する。インバータＩＮＶ２５１は、インバータＩＮＶ２５１からの信号の反転信号を端子２０６に出力する。

２入力ＯＲゲートＯＲ２００は、第６信号ＳＴＯＰ２が入力される端子１１と端子２０６とを入力端とし、入力端からの信号の論理和を端子２０７に出力する。インバータＩＮＶ２００は、端子２０７からの信号の反転信号を端子２０８に出力する。インバータＩＮＶ２０１は、端子２０８からの信号の反転信号を端子２０９（Ｎ型ＦＥＴＱ９のゲート）に出力する。Ｎ型ＦＥＴＱ９のゲートは端子２０９に接続され、ドレインは、端子２１０を介してトランスファゲートＣＴＲＳ２、ＣＴＲＳ３に接続され、ソースは第２電源電圧供給端子６に接続される。トランスファゲートＣＴＲＳ３は、ゲートが端子２０７に接続されたＰ型ＦＥＴとゲートが端子２０８に接続されたＮ型ＦＥＴとから形成され、端子２１０と端子１０５との間の接続を制御する。又、２入力ＡＮＤゲートＡＮＤ２００は、端子２１０と、第６信号ＳＴＯＰ２の反転信号である第７信号ＳＴＯＰ２Ｂが入力される端子２０２を入力端とし、入力端からの信号の否定論理積を端子２０３（２入力ＮＡＮＤゲートＡＮＤ２０１）に出力する。２入力ＡＮＤゲートＡＮＤ２０１は、端子２０３と、第８信号ＰＲＥＣＨＢが入力される端子２０４を入力端とし、入力端からの信号の否定論理積を端子２０５（Ｐ型ＦＥＴＱ１０のゲート）に出力する。

（センスアンプ回路の動作）
以上のような構成により、センスアンプ回路２００は、端子７（ビット線）を介して負荷回路２（メモリセル）に記録されたデータを読み取り、出力端子８に出力する。このとき、信号切り替え回路１０２は、入力される第３信号ＨＳに応じて、負荷回路２（メモリセル）に高速にアクセス可能な高速動作モードと、低消費電力の低速動作モードとを切り替える。

高速動作モードでは、信号切り替え回路１０２における２入力ＮＯＲゲートＮＯＲ１０１が、端子７の電圧に応じてＮ型ＦＥＴＱ２のオンオフを制御し、端子７の電圧を制御する。すなわち、ビット線電圧帰還制御回路として機能する。その出力電圧は、高速動作モード時においてセンス回路２０１におけるＮ型ＦＥＴＱ２のオンオフを制御して端子７の電圧を制御する。すなわち、高速動作モードでは、センス回路２０１内のＮＯＲゲートＮＯＲ１０１がビット線電圧帰還制御回路として機能し、ビット線制御電圧を制御する。

一方、低動作モードでは、基準電圧発生回路１０３における２入力ＮＯＲゲートＮＯＲ２が、Ｎ型ＦＥＴＱ２のオンオフを制御して端子７の電圧を制御する。すなわち、低速動作モードでは、基準電圧発生回路１０３内のＮＯＲゲートＮＯＲ１０１がビット線電圧帰還制御回路として機能し、ビット線制御電圧を制御する。

更に、第２の実施の形態におけるセンス回路２０１では、メモリセルがＯＮセル状態であるとき、ＯＮセル確認検出回路２５０によって、第１電源電圧ＶＣＣからＯＮセルを介してＧＮＤへ流れる電流パスをカットすることができる。

図８から図１０を参照して本発明によるセンスアンプ回路２００の動作の詳細を説明する。図９は高速動作モードにおけるセンスアンプ回路２００の動作を示すタイミングチャートである。図１０は、低速動作モードにおけるセンスアンプ回路２００の動作を示すタイミングチャートである。以下の説明では、Ｐ型ＦＥＴＱ１、Ｐ型ＦＥＴＱ３、Ｎ型ＦＥＴＱ４、Ｐ型ＦＥＴＱ５、Ｐ型ＦＥＴＱ７及びＮ型ＦＥＴＱ８のコンダクタンスをそれぞれｇｍ１、ｇｍ３、ｇｍ４、ｑｍ５、ｇｍ７及びｇｍ８としたときｇｍ３／ｇｍ１＝１、ｇｍ８／ｇｍ４＝２、ｇｍ７／ｇｍ５＝１に設定され手いるものとする。尚、本実施の形態における第１電源電圧ＶＣＣは１．８Ｖ、第２電源電圧ＧＮＤは０Ｖである。

先ず、図８及び図９を参照して、高速動作モード時のセンスアンプ回路２００の動作を説明する。高速モードでは、信号レベル“１”の第３信号ＨＳがセンス回路２０１に入力される。以下では、時刻Ｔ０において端子Ｙに０Ｖ、端子Ｘに０Ｖが供給され、時刻Ｔ３において端子Ｙの電圧が１．８Ｖになり、時刻Ｔ５において端子Ｘの電圧が１．８Ｖとなる場合について説明する。

時刻Ｔ０において、第３信号ＨＳが“１”、第４信号ＳＴＯＰ１が“１”、第５信号ＳＴＯＰ１Ｂが“０”、第６信号ＳＴＯＰ２が“１”、第７信号ＳＴＯＰ２Ｂが“０”、第８信号ＰＲＥＣＨＢが“０”のとき、基準電圧発生回路１０３及びセンス回路２０１は停止状態となる。

詳細には、第４信号ＳＴＯＰ１が“１”のとき２入力ＮＯＲゲートＮＯＲ２の出力（端子１０５）は“０”となり、Ｎ型ＦＥＴＱ６は遮断状態となる。この際、第５信号ＳＴＯＰ１Ｂは“０”であるため、Ｐ型ＦＥＴＱ１１は導通状態となり節点Ｎ２は１．８Ｖとなる。このため、Ｐ型ＦＥＴＱ５、Ｑ７は遮断状態となり、基準電圧発生回路１０３は停止状態となる。

一方、第６信号ＳＴＯＰ２が“１”のとき２入力ＯＲゲートＯＲ１０１の出力（端子１０４）は“１”となり、２入力ＮＯＲゲートＮＯＲ１０１の出力（端子１０８）は“０”となる。ここで、第３信号ＨＳの信号レベルは“１”であるため、トランスファゲートＣＴＲＳ１は導通状態、トランスファゲートＣＴＲＳ２は遮断状態となる。従って、端子１０９は０Ｖとなり、Ｎ型ＦＥＴＱ２は遮断状態となる。又、第６信号ＳＴＯＰ２と逆相関係にある第７信号ＳＴＯＰ２Ｂが“０”であるため、２入力ＡＮＤゲートＡＮＤ２００の出力（端子１０３）は“０”、２入力ＡＮＤゲートＡＮＤ２０１の出力（端子２０５）は“０”となる。このため、Ｐ型ＦＥＴＱ１０は導通状態となり節点Ｎ１は１．８Ｖとなる。従ってＰ型ＦＥＴＱ１、Ｑ３は遮断状態となり、センス回路２０１は停止状態となる。

更に、端子２０４に入力される第８信号ＰＲＥＣＨＢが“０”であるため、ＯＮセルデータ確定検出回路２５０からの出力（出力端子２０６）は“０”となる。ここで、端子１１に入力される第６信号ＳＴＯＰ２は“１”であるため、２入力ＯＲゲートＯＲ２００の出力（端子２０７）は“１”、端子２０８は“０”となりトランスファゲートＣＴＲＳ３は遮断状態、Ｎ型ＦＥＴＱ９は導通状態となる。これにより、端子２１０は０Ｖとなる。

時刻Ｔ１において、第１信号ＳＴＯＰ１が“０”になると基準電圧発生回路１０３が動作する。詳細には、第４信号ＳＴＯＰ１が“０”、第５信号ＳＴＯＰ１Ｂが“１”となると、Ｐ型ＦＥＴＱ１１、５、７が導通状態となり、電流ｉ、ｉ’が増加する。そして、時刻Ｔ２において、節点Ｎ３及びＮ型ＦＥＴＱ２に流れる電流ｉ’は５．０Ａ、２入力ＮＯＲゲートＮＯＲ２に流れる貫通電流ｉＮＯＲ２は３μＡとなる。

時刻Ｔ３において、端子Ｙが１．８Ｖになると、端子１１に入力される第６信号ＳＴＯＰ２が“０”であるため、２入力ＯＲゲートＯＲ１０１の出力（端子１０４）は“０”となる。このときトランスファゲートＣＴＲＳ１は導通状態なので、第１の実施の形態と同様に、端子７の電圧は２入力ＮＯＡゲートＮＯＲ１０１の出力に応じて上昇し、時刻Ｔ４において２入力ＮＯＲゲートＮＯＲ１０１の論理しきい値にほぼ等しい０．７Ｖとなる。一方、トランスファゲートＣＴＲＳ２のＮ型ＦＥＴのゲートは０Ｖ、Ｐ型ＦＥＴのゲートは１．８Ｖであり、トランスファゲートＣＴＲＳ２は遮断状態となる。このため、端子２１０と端子１０９との間は伝達不可能状態となる。

メモリセルがＯＮセルの状態である場合、時刻Ｔ５において、第８信号ＰＲＥＣＨＢが“１”、端子Ｘが１．８Ｖとなると、負荷回路２に電流が流れ始め、端子７の電圧は０．４Ｖにいったん降下する。これにより、２入力ＮＯＲゲートＮＯＲ１０１の出力電圧、すなわち端子１０９の電圧は上昇し、Ｎ型ＦＥＴＱ２のオン抵抗が小さくなる。Ｎ型ＦＥＴＱ２のオン抵抗が小さくなることで端子７の電圧は０．７Ｖに復帰する。時刻Ｔ６において端子７の電圧が０．７Ｖになると、負荷回路２（端子７）に流れる電流は１０μＡとなる。すなわち、Ｎ型ＦＥＴＱ２に流れる電流ｉＱ２は１０μＡとなる。この際、ｇｍ３／ｇｍ１＝１の関係よりＰ型ＦＥＴＱ３に流れる電流ｉＱ３は１０μＡとなる。このため、ｉＱ３＞ｉＱ４となるため、センス回路２０１の出力端子８は反転しＶＨ（１．７９Ｖ）となる。このように、ＯＮセル状態の負荷回路２（メモリセル）からデータ“１”が読み出される。

一方、メモリセルがＯＦＦセルの状態である場合、時刻Ｔ５において端子Ｘが１．８Ｖとなっても負荷回路２に電流は流れない。このため、Ｐ型ＦＥＴＱ３の電流ｉＱ３は０μＡとなり、ｉＱ３＜ｉＱ４となるためセンス回路２０１の出力端子８は０Ｖを維持する。このように、ＯＦＦセル状態の負荷回路２（メモリセル）からデータ“０”が読み出される。

以上のように、高速動作モードでは、負荷回路２に流れる電流量に応じてＮ型ＦＥＴＱ２（Ｑ１）に流れる電流量が積極的に調整され、Ｎ型ＦＥＴＱ６（Ｑ５）に流れる電流は、ダミー電流源４に流れる電流量によって調整される。このため、センスアンプ回路１００は、メモリセルから高速にデータを読み出すことができる。

次に、図８及び図１０を参照して、低速動作モード時のセンスアンプ回路２００の動作を説明する。低速モードでは、信号レベル“０”の第３信号ＨＳがセンス回路２０１に供給される。

時刻Ｔ０において、第１電源電圧ＶＣＣが１．８Ｖ、第３信号ＨＳが“０”、第４信号ＳＴＯＰ１が“１”、第５信号ＳＴＯＰ１Ｂが“０”、第６信号ＳＴＯＰ２が“１”、第７信号ＳＴＯＰ２Ｂが０“、第８信号ＰＲＥＣＨＢが“０”のとき、基準電圧発生回路１０３及びセンス回路２０１は高速動作モード時と同様に停止状態となる。尚、第８信号ＰＲＥＣＨＢの信号レベルに関わらず第７信号ＳＴＯＰ２Ｂが“０”である場合、端子２０３、２０５はの電圧レベルは“０”となる。この場合、Ｐ型ＦＥＴＱ１０は導通状態となるため、Ｐ型ＦＥＴＱ１、Ｑ３は遮断状態となり、センス回路２０１は停止状態となる。

又、端子２０４に入力される第８信号ＰＲＥＣＨＢが“０”であるため、高速動作モードと同様に端子２１０は０Ｖとなる。一方、第３信号ＨＳが“０”であるため、トランスファゲートＣＴＲＳ２におけるＮ型ＦＥＴのゲートは１．８Ｖ、Ｐ型ＦＥＴのゲートは０Ｖとなり、トランスファゲートＣＴＲＳ２は導通状態となる。このため、トランスファゲートＣＴＲＳ２を介して、端子２１０の電圧０Ｖが端子１０９に伝達され、Ｎ型ＦＥＴＱ２は遮断状態となる。又、端子１０７の電圧レベルは“１”となるため、端子７の電圧に関わらず２入力ＮＯＲゲートＮＯＲ１０１の出力電圧は“０”となる。すなわち、２入力ＮＯＲゲートＮＯＲ１０１は停止状態となり、貫通電流が流れない。

時刻Ｔ１において、第４信号ＳＴＯＰ１が“０”になると基準電圧発生回路１０３が動作し、高速動作モード時と同様に時刻Ｔ２において節点Ｎ３及びＮ型ＦＥＴＱ２に流れる電流ｉ’、２入力ＮＯＲゲートＮＯＲ２に流れる貫通電流ｉＮＯＲ２は、それぞれ時刻Ｔ２において、５．０μＡ、３μＡとなる。

時刻Ｔ３において、端子Ｙが１．８Ｖとなる場合、端子１１に入力される第６信号ＳＴＯＰ２が“０”、端子２０６に入力される信号が“０”であるため、２入力ＯＲゲートＯＲ２００の出力（端子２０７）は“０”、端子２０８は“１”となる。これにより、トランスファゲートＣＴＲＳ３におけるＮ型ＦＥＴのゲートは１．８Ｖ、Ｐ型ＦＥＴのゲートは０Ｖとなり、トランスファゲートＣＴＲＳ３は導通状態となる。更に、端子２０９が“０”となるため、Ｎ型ＦＥＴＱ９は遮断状態となる。このため、トランスファゲートＣＴＲＳ２を介して、端子１０５の電圧が端子１０９に伝達される。

ここで、Ｎ型ＦＥＴＱ２のゲートが一定電圧となるため、Ｎ型ＦＥＴＱ２のオン抵抗は一定値を示す。このため、Ｐ型ＦＥＴＱ１０から供給される電圧に応じて端子７（ビット線）は充電される。端子７の電圧は、時刻Ｔ４において、２入力ＮＯＲゲートＮＯＲ１０１の論理しきい値電圧にほぼ等しい電圧０．７Ｖで安定する。ただし、第４信号ＳＴＯＰ２の信号レベルが変わる時刻Ｔ３から、端子７の電圧が安定する時刻Ｔ４までの時間は、高速動作モード時よりも長くなる。

一方、時刻Ｔ１において第４信号ＳＴＯＰ１が“０”になると、トランスファゲートＣＴＲＳ１におけるＮ型ＦＥＴのゲートは０Ｖ、Ｐ型ＦＥＴのゲートは１．８Ｖとなり、トランスファゲートＣＴＲＳ１は遮断状態となる。これにより、端子１０８と端子１０９との間は伝達不可能状態となる。更に、２入力ＮＯＲゲートＮＯＲ１０１は停止状態であるため、２入力ＮＯＲゲートＮＯＲ１０１に貫通電流ｉＮＯＲ１０１は流れない。すなわち、貫通電流ｉＮＯＲ１０１＝０μＡが維持され、消費電力量の増大が抑制される。

メモリセルがＯＮセルの状態である場合、時刻Ｔ５において、第８信号ＰＲＥＣＨＢが“１”、端子Ｘが１．８Ｖとなると、負荷回路２に電流が流れ始め、端子７の電圧は０．４Ｖにいったん降下する。しかし、端子１０５、すなわち端子１０９の電圧は現状の値を維持するため、端子７の電圧は、高速動作モード時よりも緩やかな速度で０．７Ｖに復帰する。時刻Ｔ６において端子７の電圧が０．７Ｖに復帰すると負荷回路２（端子７）に流れる電流は１０μＡとなる。すなわち、Ｎ型ＦＥＴｉＱ２に流れる電流ｉ（ｉＱ２）は１０μＡとなる。この際、ｇｍ３／ｇｍ１＝１の関係よりＰ型ＦＥＴＱ３に流れる電流ｉＱ３は１０μＡとなる。すなわち、ｉＱ３＞ｉＱ４となるためセンス回路２０１の出力端子８は反転しＶＨ（１．７９Ｖ）となる。以上のように、ＯＮセル状態の負荷回路２（メモリセル）からデータ“１”が読み出される。

時刻Ｔ６において出力端子８がＶＨ（１．７９Ｖ）となるとき、端子１０７、２０４は共に１．８Ｖ、端子２０４であるため、ＯＮセルデータ確定検出回路２５０における端子２５１は“０”、端子２５２は“１”、端子２０６は“１”となる。これにより端子２０７は“１”、端子２０８は“０”となるため、トランスファゲートＣＴＲＳ３は遮断される。更に、端子２０８は“１”となるためＮ型ＦＥＴＱ９がオン状態となる。これにより、端子２１０及び端子１０９の電圧は第２電源電圧供給端子６によって０Ｖとなり、Ｎ型ＦＥＴＱ２は遮断状態となる。又、端子２０８は“０”であるため、端子２０３は“０”、端子２０５は“０”となり、Ｐ型ＦＥＴＱ１０は導通状態、節点Ｎ１は１．８Ｖとなる。これにより、Ｐ型ＦＥＴＱ１、Ｑ３はオフ状態となる。従って、時刻Ｔ６から所定の時間経過した時刻Ｔ７では、センス回路２０１は、第１電源電圧供給端子５（ＶＣＣ）から第２電源電圧供給端子６（ＧＮＤ）への電流パスが一切なくなるように動作する。

一方、メモリセルがＯＦＦセルの状態である場合、時刻Ｔ５において端子Ｘが１．８Ｖとなっても負荷回路２に電流は流れない。このため、Ｐ型ＦＥＴＱ３の電流ｉＱ３は０μＡとなり、ｉＱ３＜ｉＱ４となるためセンス回路２０１の出力端子８は０Ｖを維持する。従って、ＯＮセルデータ確定検出回路２５０における出力端子２０６は“０”を維持し、端子１０９に端子１０５の電圧１．０Ｖが伝達された状態を維持する。このように、ＯＦＦセル状態の負荷回路２（メモリセル）からデータ“０”が読み出される。

以上のように、低速動作モードでは、ダミー電流源４に流れる電流量に応じて、Ｎ型ＦＥＴＱ２（Ｑ１）、Ｑ６（Ｑ５）に流れる電流量が積極的に調整され、負荷回路２（メモリセル）からデータが読み出される。このため、低速度モードでは、消費電力を抑制しつつ、メモリセルからデータを読み出すことが可能となる。

又、第２の実施の形態におけるセンスアンプ回路２００では、ＯＮセルデータ確定方式と組み合わせることにより第１電源電圧ＶＣＣからＯＮセルを介してＧＮＤへ流れる電流パスをカットすることができる。これにより第１の実施の形態におけるセンスアンプ回路１００に対して更なる低消費電力化が図れる。

センス回路２０１では、第１の実施の形態と同様に、低消費電力を目的とした低速動作モードにおいて、信号切り替え回路１０２によって２入力ＮＯＲゲートＮＯＲ１０１を停止し、２入力ＮＯＲゲートＮＯＲ２の出力電圧をＮ型ＦＥＴＱ２のゲート電圧として利用する。これにより、２入力ＮＯＲゲートＮＯＲ１０１における貫通電流は抑制され、センスアンプ回路２００における消費電流は低減される。例えば、半導体記憶装置９０２にセンス回路２０１が３８台搭載されている場合において、第１電源電圧ＶＣＣ＝１．８Ｖ、動作周波数３２ＫＨｚ、すべてメモリセルアレイ９１１内の全てのメモリセルがＯＮセルであるとき、半導体記憶装置９０２で消費される電流は３μＡとなり、第１の実施の形態に比べて、更に消費電流が低減される。一方、高速動作時には、センス回路２０１の帰還制御回路（２入力ＮＯＲゲートＮＯＲ１０１）を動作させることで、従来通りの高速な動作が可能となる。従って、本発明によれば、従来の高速動作に加え、低速動作時における低消費電力化を実現することができる。

又、本発明では、センス回路２０１のＮ型ＦＥＴＱ２のゲート（端子１０９）に、他の基準電圧を印加するのでなく、センス回路２０１と同様な回路構成をもつ基準電圧発生回路１０３の２入力ＮＯＲゲートＮＯＲ２の出力電圧を印加している。このため、第１の実施の形態と同様に、ダミー電流源４に流れる電流と負荷回路２に流れる電流との相関をよりよく保つことが可能となり、センスアンプ回路の性能を損なうことなく安定した性能を保持することができる。

更に、本発明では、出力端子８の電圧を制御するＮ型ＦＥＴＱ２のゲート電圧として、基準電圧発生回路１０３における２入力ＮＯＲゲートＮＯＲ２（ビット線電圧帰還制御回路）の出力電圧を利用している。このため、出力端子８の電圧を制御するため、他の基準電圧発生回路を新たに設ける必要がないため、センスアンプ回路２００の面積増加を抑制できる。

以上、本発明の実施の形態を詳述してきたが、具体的な構成は上記実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の変更があっても本発明に含まれる。図１１及び図１２に第１の実施の形態の変形例を示す。図１１を参照して、本変形例における半導体記憶装置９０２は、２つの信号（第４信号ＳＴＯＰ１、第６信号ＳＴＯＰ）によってセンスアンプ回路が制御される。ここで、読み出し制御回路９１５から出力される第４信号ＳＴＯＰ１は、基準電圧発生回路１０３と入出力バッファ９１３に入力され、第６信号ＳＴＯＰ２は、入出力バッファ９１３に入力される。

図１２は、第１の実施の形態のセンスアンプ回路１００の変形例の構成を示す図である。図１２に示すセンスアンプ回路１００は、第１の実施の形態における信号切り替え回路１０２に替えて、第６信号ＳＴＯＰ２が入力される信号切り替え回路３００を備える。又、Ｎ型ＦＥＴＱ１０（端子１２）には第７信号ＳＴＯＰ２Ｂが入力され、２入力ＮＯＲゲートＮＯＲ２（端子１３）には第４信号ＳＴＯＰ１が入力され、Ｎ型ＦＥＴＱ１１（端子１４）には第５信号ＳＴＯＰ１Ｂが入力される。その他の構成は、第１の実施の形態と同様である。

信号切り替え回路３００は、２入力ＯＲゲートＯＲ１０２、ＯＲ１０３、Ｎ型ＦＥＴＱ１２、Ｑ２００、インバータＩＮＶ１０２、トランスファゲートＣＴＲＳ４、Ｐ型ＦＥＴＱ１００、２入力ＮＯＲゲートＮＯＲ１０２を備える。

２入力ＯＲゲート１０２は、第６信号ＳＴＯＰ２と第３信号ＨＳの反転信号との論理和を２入力ＮＯＲゲートＮＯＲ１０２に出力する。２入力ＮＯＲゲートＮＯＲ１０２は２入力ＯＲゲートＯＲ１０２からの出力信号と端子７からの信号との否定論理和をＮ型ＦＥＴＱ２のゲートに出力する。

２入力ＯＲゲートＯＲ１０３は、第６信号ＳＴＯＰ２と第３信号ＨＳとの論理和をＮ型ＦＥＴＱ１２のゲート及び端子３０１に出力する。インバータＩＮＶ１０２は、端子３０１に出力された信号をトランスファゲートＣＴＲＳ１０に出力する。トランスファゲートＣＴＲＳ１０は、端子１０３からの信号レベルと、インバータＩＮＶ１０２からの信号に応じて端子３０２と端子１０５との間の接続を制御する。Ｎ型ＦＥＴＱ１２のドレインは、端子３０２に接続され、ソースは電源供給端子６に接続される。Ｐ型ＦＥＴＱ１００と、Ｎ型ＦＥＴＱ２００は、Ｐ型ＦＥＴ３とともに電流ミラー回路を形成する。詳細には、Ｐ型ＦＥＴＱ１００のゲート及びドレインとＮ型ＦＥＴＱ２００のドレインは節点Ｎ１に接続され、Ｐ型ＦＥＴＱ１００のソースは、電源電圧供給端子５に接続される。Ｎ型ＦＥＴＱ２００のゲートは端子３０２に接続され、ソースは、端子７に接続される。

以上のような構成により、信号切り替え回路３００は、信号切り替え回路１０２は、入力される第３信号ＨＳに応じて、負荷回路２（メモリセル）に高速にアクセス可能な高速動作モードと、低消費電力の低速動作モードとを切り替える。

第１の実施の形態と同様に、高速動作モードでは、信号切り替え回路３００における２入力ＮＯＲゲートＮＯＲ１０２が、端子７の電圧に応じてＮ型ＦＥＴＱ２のオンオフを制御し、端子７の電圧を制御するビット線電圧帰還制御回路として機能する。一方、低速動作モードでは、基準電圧発生回路１０３内のＮＯＲゲートＮＯＲ１０１がビット線電圧帰還制御回路として機能し、ビット線制御電圧を制御する。

尚、本発明によるセンスアンプ回路に利用されるＦＥＴのコンダクタンス値は、実施の形態で示した数値に限らず上述の（１）から（３）の条件を満たしていれば良い。

図１は、従来技術によるセンスアンプ回路の構成の一例を示す図である。 図２は、センスアンプ回路における電界効果トランジスタのドレイン電流−電圧特性の一例を示す特性図である。 図３は、本発明による半導体記憶装置の第１の実施の形態における構成を示す図である。 図４は、本発明によるセンスアンプ回路の第１の実施の形態における構成を示す図である。 図５は、第１の実施の形態におけるセンスアンプ回路の低速動作モード時の動作を示すタイミングチャートである。 図６は、第１の実施の形態におけるセンスアンプ回路の高速動作モード時の動作を示すタイミングチャートである。 図７は、本発明による半導体記憶装置の第２の実施の形態における構成を示す図である。 図８は、本発明によるセンスアンプ回路の第２の実施の形態における構成を示す図である。 図９は、第２の実施の形態におけるセンスアンプ回路の低速動作モード時の動作を示すタイミングチャートである。 図１０は、第２の実施の形態におけるセンスアンプ回路の高速動作モード時の動作を示すタイミングチャートである。 図１１は、本発明による半導体記憶装置の第１の実施の形態における構成の変形例を示す図である。 図１２は、本発明によるセンスアンプ回路の第１の実施の形態における構成の変形例を示す図である。

符号の説明

１、１０１、２０１：センス回路
２：負荷回路
３、１０３：基準電圧発生回路
４：ダミー電流源
５：第１電源電圧供給端子
６：第２電源電圧供給端子
７、１１、１２、１３、１４、１０４、１０５、１０６、１０７、１０８、１０９、２０２、２０３、２０４、２０５、２０６、２０７、２０８、２０９、２１０、２５１、２５２、２５３、３０１：端子
８：出力端子
９：基準電圧出力端子
１０、１００、２００：センスアンプ回路
１０２：信号切り替え回路
２５０：ＯＮセルデータ確定検出回路
Ｑ１、Ｑ３、Ｑ５、Ｑ７、Ｑ９、Ｑ１０、Ｑ１１、Ｑ１００、ＱＸ、ＱＹ：Ｐ型電界効果トランジスタ
Ｑ２、Ｑ４、Ｑ６、Ｑ８、Ｑ１２、Ｑ２００：Ｎ型電界効果トランジスタ
ＯＲ１０１、ＯＲ１０２、ＯＲ１０３、ＯＲ２００：２入力ＯＲゲート
ＮＯＲ１０１、ＮＯＲ１０２、ＮＯＲ２：２入力ＮＯＲゲート
ＡＮＤ２００、ＡＮＤ２０１：２入力ＡＮＤゲート
ＮＡＮＤ２５０：３入力ＮＡＮＤゲート
ＮＡＮＤ２５１、ＮＡＮＤ２５２：２入力ＮＡＮＤゲート
ＣＴＲＳ１、ＣＴＲＳ２、ＣＴＲＳ３、ＣＴＲＳ１０：トランスファゲート
ＩＮＶ１０１、ＩＮＶ１０２、ＩＮＶ２００、ＩＮＶ２０１、ＩＮＶ２００、ＩＮＶ２５１：インバータ
Ｎ１、Ｎ２、Ｎ３：節点
ＨＳ：モード切り替え信号

Claims (18)

1. 負荷回路に印加する電圧を制御するセンス回路と、
   前記センス回路に基準電圧を供給する基準電圧発生回路と、
   を具備し、
   高速動作モードにおいて、前記センス回路は、前記センス回路に含まれる第１帰還制御回路の出力電圧に応じて前記負荷回路に印加する電圧を制御し、
   低速動作モードにおいて、前記センス回路は、前記第１帰還制御回路の動作を停止し、前記基準電圧発生回路に含まれる第２帰還制御回路の出力電圧に応じて前記負荷回路に印加する電圧を制御する
   センスアンプ回路。
2. 請求項１に記載のセンスアンプ回路において、
   前記センス回路は、ソースが前記負荷回路に接続される第１トランジスタを備え、
   前記基準電圧発生回路は、ソースがダミー電流源に接続される第２トランジスタを備え、
   前記第１トランジスタのソースは、前記第１帰還制御回路を介して前記第１トランジスタのゲートに接続され、
   前記第２トランジスタのソースは、前記第２帰還制御回路を介して前記第１トランジスタのゲートに接続され、
   前記高速動作モードにおいて、前記第１トランジスタのゲートと第２帰還制御回路との間の接続は切断され、
   前記低速動作モードにおいて、前記第１トランジスタのゲートと第１帰還制御回路との間の接続は切断される
   センスアンプ回路。
3. 請求項２に記載のセンスアンプ回路において、
   前記高速動作モードと前記低速動作モードを切り替えるモード切り替え信号に応じて、前記第１帰還制御回路と前記第２帰還制御回路の一方の出力端と前記第１トランジスタのゲートとを接続し、他方の出力端と前記第１トランジスタのゲートとの接続を遮断する選択回路を備える
   センスアンプ回路。
4. 請求項３に記載のセンスアンプ回路において、
   前記センス回路は、前記第１トランジスタを含む第１電流ミラー回路を備え、
   前記基準電圧発生回路は、前記第２トランジスタを含む第２電流ミラー回路を備え、
   前記第１帰還制御回路は、前記モード切り替え信号に基づく信号レベルと、前記負荷回路に印加する電圧に基づく信号レベルとの論理演算結果を出力し、
   前記第２帰還制御回路は、前記負荷回路に対応するダミー電流源に印加する信号レベルに基づく論理演算結果を、前記第２電流ミラー回路において前記第１トランジスタに対応する第２トランジスタに出力する
   センスアンプ回路。
5. 請求項４に記載のセンスアンプ回路において、
   前記第１電流ミラー回路は、前記負荷回路の状態に応じた検出信号が出力される出力端子を含み、
   前記センス回路は、第１電源電圧と第２電源電圧とに応じて動作し、
   前記検出信号に応じて、前記第１電源電圧が供給される第１端子と前記第２電源電圧が供給される第２端子との間の前記センス回路における電流パスを遮断するＯＮセルデータ確定検出回路を更に具備する
   センスアンプ回路。
6. メモリセルに流れる電流と、リファレンスセルに流れる電流とに基づいて、前記メモリセルに格納された値を読み出すセンスアンプ回路であって、
   電源から前記メモリセルへ流れ込む電流量を制御する第１回路と、
   前記電源からリファレンスセルへ流れ込む電流量を制御する第２回路と、
   を備え、
   第１動作モードにおいては、前記メモリセルに流れる電流量に応じて前記第１回路の電流量が調整されるとともに、前記リファレンスセルに流れる電流量に応じて前記第２回路の電流量が調整され、
   第２動作モードにおいては、前記リファレンスセルに流れる電流量に応じて前記第１及び第２回路の電流量が調整される
   センスアンプ回路。
7. 請求項６に記載のセンスアンプ回路において、
   前記第１回路は、ソースが前記メモリセルに接続される第１トランジスタを備え、
   前記第２回路は、ソースが前記リファレンスセルに接続される第２トランジスタを備え、
   前記第１動作モードにおいて、前記第１トランジスタのソース電圧が前記第１トランジスタのゲートに帰還し、
   前記第２動作モードにおいて、前記第１トランジスタのゲートとソースとの間の接続が切断され、前記第２トランジスタのソース電圧が前記第１トランジスタのゲートに帰還する
   センスアンプ回路。
8. 請求項７に記載のセンスアンプ回路において、
   前記第１トランジスタのソース電圧と、前記値の読み出しを制御する信号の読み出し信号レベルとに基づく論理演算結果を出力する第１論理回路と、
   前記第２トランジスタのソース電圧と、前記読み出し信号の信号レベルとに基づく論理演算結果を出力する第２論理回路と、
   モード切り替え信号に応じて前記第１論理回路と前記第２論理回路の一方と前記第１トランジスタのゲートとの接続を遮断するモード切り替え回路と、
   を更に具備する
   センスアンプ回路。
9. 請求項６から８のいずれか１項に記載のセンスアンプ回路において、
   前記メモリセルから読み出された値に応じて、第１電源電圧が供給される第１電源端子と第２電源電圧が供給される第２電源端子との間の電流パスを遮断するＯＮセルデータ確定検出回路を更に具備する
   センスアンプ回路。
10. ビット線に接続されるメモリセルを複数備えるメモリセルアレイと、
    前記ビット線に印加する電圧を制御するセンス回路を複数備える入出力バッファと、
    前記センス回路に基準電圧を供給する基準電圧発生回路と、
    を具備し、
    高速動作モードにおいて、前記センス回路は、前記センス回路に含まれる第１帰還制御回路の出力電圧に応じて前記ビット線に印加する電圧を制御し、
    低速動作モードにおいて、前記センス回路は、前記第１帰還制御回路の動作を停止し、前記基準電圧発生回路に含まれる第２帰還制御回路の出力電圧に応じて前記ビット線に印加する電圧を制御する
    半導体記憶装置。
11. 請求項１０に記載の半導体記憶装置において、
    前記センス回路は、ソースが前記ビット線に接続される第１トランジスタを備え、
    前記基準電圧発生回路は、ソースがダミー電流源に接続される第２トランジスタを備え、
    前記第１トランジスタのソースは、前記第１帰還制御回路を介して前記第１トランジスタのゲートに接続され、
    前記第２トランジスタのソースは、前記第２帰還制御回路を介して前記第１トランジスタのゲートに接続され、
    前記高速動作モードにおいて、前記第１トランジスタのゲートと第２帰還制御回路との間の接続は切断され、
    前記低速動作モードにおいて、前記第１トランジスタのゲートと第１帰還制御回路との間の接続は切断される
    半導体記憶装置。
12. 請求項１１に記載の半導体記憶装置において、
    前記高速動作モードと前記低速動作モードを切り替えるモード切り替え信号に応じて、前記第１帰還制御回路と前記第２帰還制御回路の一方の出力端と、前記第１トランジスタのゲートとを接続し、他方の出力端と前記第１トランジスタのゲートとの接続を遮断する選択回路を備える
    半導体記憶装置。
13. 請求項１２に記載の半導体記憶装置において、
    前記センス回路は、前記第１トランジスタを含む第１電流ミラー回路を備え、
    前記基準電圧発生回路は、前記第２トランジスタを含む第２電流ミラー回路を備え、
    前記第１帰還制御回路は、前記モード切り替え信号に基づく信号レベルと、前記ビット線に印加する電圧に基づく信号レベルとの論理演算結果を出力し、
    前記第２帰還制御回路は、前記ビット線に対応するダミー電流源に印加する信号レベルに基づく論理演算結果を、前記第２電流ミラー回路において前記第１トランジスタに対応する第２トランジスタに出力する
    半導体記憶装置。
14. 請求項１３に記載の半導体記憶装置において、
    前記第１電流ミラー回路は、前記ビット線の状態に応じた検出信号が出力される出力端子を含み、
    前記センス回路は、第１電源電圧と第２電源電圧とに応じて動作し、
    前記検出信号に応じて、前記第１電源電圧が供給される第１端子と前記第２電源電圧が供給される第２端子との間の前記センス回路における電流パスを遮断するＯＮセルデータ確定検出回路を更に具備する
    半導体記憶装置。
15. メモリセルを複数備えるメモリセルアレイと、
    前記メモリセルに流れる電流と、リファレンスセルに流れる電流とに基づいて、前記メモリセルに格納された値を読み出すセンスアンプ回路と、
    を具備し、
    前記センスアンプ回路は、
    電源から前記メモリセルへ流れ込む電流量を制御する第１回路と、
    前記電源からリファレンスセルへ流れ込む電流量を制御する第２回路と、
    を備え、
    第１動作モードにおいては、前記メモリセルに流れる電流量に応じて前記第１回路の電流量が調整されるとともに、前記リファレンスセルに流れる電流量に応じて前記第２回路の電流量が調整され、
    第２動作モードにおいては、前記リファレンスセルに流れる電流量に応じて前記第１及び第２回路の電流量が調整される
    半導体記憶装置。
16. 請求項１５に記載の半導体記憶装置において、
    前記第１回路は、ソースが前記メモリセルに接続される第１トランジスタを備え、
    前記第２回路は、ソースが前記リファレンスセルに接続される第２トランジスタを備え、
    前記第１動作モードにおいて、前記第１トランジスタのソース電圧が前記第１トランジスタのゲートに帰還し、
    前記第２動作モードにおいて、前記第１トランジスタのゲートとソースとの間の接続が切断され、前記第２トランジスタのソース電圧が前記第１トランジスタのゲートに帰還する
    半導体記憶装置。
17. 請求項１６に記載の半導体記憶装置において、
    前記センスアンプ回路は、
    前記第１トランジスタのソース電圧と、前記値の読み出しを制御する信号の読み出し信号レベルとに基づく論理演算結果を出力する第１論理回路と、
    前記第２トランジスタのソース電圧と、前記読み出し信号の信号レベルとに基づく論理演算結果を出力する第２論理回路と、
    モード切り替え信号に応じて前記第１論理回路と前記第２論理回路の一方と前記第１トランジスタのゲートとの接続を遮断するモード切り替え回路と、
    を更に具備する
    半導体記憶装置。
18. 請求項１５から１７のいずれか１項に記載の半導体記憶装置において、
    前記センスアンプ回路は、
    前記メモリセルから読み出された値に応じて、第１電源電圧が供給される第１電源端子と第２電源電圧が供給される第２電源端子との間の電流パスを遮断するＯＮセルデータ確定検出回路を更に具備する
    半導体記憶装置。

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