JP5832336B2 - センスアンプ回路及び半導体記憶装置 - Google Patents

センスアンプ回路及び半導体記憶装置 Download PDF

Info

Publication number
JP5832336B2
JP5832336B2 JP2012038511A JP2012038511A JP5832336B2 JP 5832336 B2 JP5832336 B2 JP 5832336B2 JP 2012038511 A JP2012038511 A JP 2012038511A JP 2012038511 A JP2012038511 A JP 2012038511A JP 5832336 B2 JP5832336 B2 JP 5832336B2
Authority
JP
Japan
Prior art keywords
transistor
sense amplifier
potential
capacitance
amplifier circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2012038511A
Other languages
English (en)
Other versions
JP2013175251A (ja
Inventor
尾添　英利
英利 尾添
保弘 頓田
保弘 頓田
谷口　一貴
一貴 谷口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2012038511A priority Critical patent/JP5832336B2/ja
Priority to US13/774,975 priority patent/US9117494B2/en
Publication of JP2013175251A publication Critical patent/JP2013175251A/ja
Priority to US14/813,000 priority patent/US9659607B2/en
Application granted granted Critical
Publication of JP5832336B2 publication Critical patent/JP5832336B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45273—Mirror types
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/474—A current mirror being used as sensor
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45034—One or more added reactive elements, capacitive or inductive elements, to the amplifying transistors in the differential amplifier

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Read Only Memory (AREA)
  • Static Random-Access Memory (AREA)

Description

本発明は、センスアンプ回路及び半導体記憶装置に関し、例えば、センシングトランジスタを備えたセンスアンプ回路及び半導体記憶装置に好適に利用できるものである。
近年、フラッシュメモリなどのメモリを含む半導体装置であるマイコン製品の用途は、高性能電子機器とは別に低価格電子機器にまで拡がっている。この低価格電子機器の市場においては、コストが重要視されるためチップサイズが縮小傾向にある。
半導体装置のチップサイズが小さくなるに伴い、チップ内部の電源および接地容量も相対的に小さくなる。そうすると、電源および接地電位に発生するノイズに対するノイズ耐性が悪化してしまう。特に、ＥＭＳ（Electro Magnetic Susceptibility：電磁感受性）については規格化が推進されているため、ノイズ耐性の向上が必要となっている。
このような半導体装置の一例として、従来のセンスアンプ回路を含む半導体記憶装置が、特許文献１に記載されている。
特開２００９−１８１５９９号公報
一実施の形態では、半導体装置に使用されている回路の中で、特に、半導体記憶装置におけるセンスアンプ回路がノイズに敏感であることに着目した。
すなわち、センスアンプ回路は、メモリセルに流れる電流に応じて信号レベルを判定し記憶データを読み出す。このため、ノイズの影響を受けると、正常に信号レベルを判定することができなくなり、記憶データの"０"と"１"とを誤って誤読出しする恐れがある。
したがって、特許文献１のような従来のセンスアンプ回路では、ノイズの影響を受けやすいため、読出し精度が悪いという問題がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、センスアンプ回路は、第１の電源と、メモリセルまで延在するメモリセル接続線を介した第２の電源との間に接続されたセンシングトランジスタと、前記センシングトランジスタの制御端子と前記第１の電源との間に接続された抵抗素子と、前記センシングトランジスタの制御端子と前記第２の電源との間に接続された容量素子と、を備えるものである。
一実施の形態によれば、センスアンプ回路は、第１の電源とデータ線との間に直列に接続された第１及び第２のトランジスタと、前記第１及び第２のトランジスタ間の中間ノードを含む経路で接続された出力インバータと、前記第２のトランジスタのゲートと前記第１の電源との間に接続された抵抗素子と、前記第２のトランジスタのゲートと第２の電源との間に接続された容量素子と、を備えるものである。
一実施の形態によれば、半導体記憶装置は、複数のメモリセルが行方向及び列方向にアレイ状に配列されたメモリセルアレイと、前記列方向に延在し前記複数のメモリセルに接続される複数のビット線と、前記複数のビット線に接続される複数のセンスアンプ回路と、を備え、前記複数のセンスアンプ回路の各々は、第１の電源と前記複数のビット線のいずれかとの間に接続されたセンシングトランジスタと、前記センシングトランジスタの制御端子と前記第１の電源との間に接続された抵抗素子と、前記センシングトランジスタの制御端子と前記第２の電源との間に接続された容量素子と、を備えるものである。
前記一実施の形態によれば、センスアンプ回路及び半導体記憶装置の読出し精度を向上することができる。
実施の形態１に係るフラッシュメモリのシステム構成を示す構成図である。 実施の形態１に係るセンスアンプ回路の回路構成を示す回路図である。 実施の形態１に係るセンスアンプ回路の容量素子の構成を示す図である。 実施の形態１に係るセンスアンプ回路の容量素子の構成を示す図である。 実施の形態１に係るセンスアンプ回路の動作を示すタイミングチャートである。 実施の形態１に係るセンスアンプ回路の動作を示す波形図である。 実施の形態２に係るセンスアンプ回路の回路構成を示す回路図である。 実施の形態２に係るセンスアンプ回路の回路構成を示す回路図である。 実施の形態３に係るセンスアンプ回路の回路構成を示す回路図である。 実施の形態３に係るセンスアンプ回路の動作を示す波形図である。 実施の形態４に係るセンスアンプ回路の回路構成を示す回路図である。 実施の形態４に係るセンスアンプ回路の動作を示すタイミングチャートである。 実施の形態５に係るセンスアンプ回路の回路構成を示す回路図である。 実施の形態５に係るセンスアンプ回路の動作モードを示す真理値表である。 実施の形態６に係るセンスアンプ回路の回路構成を示す回路図である。 実施の形態６に係るセンスアンプ回路の動作を示す波形図である。 実施の形態７に係るセンスアンプ回路の回路構成を示す回路図である。 参考例のセンスアンプ回路の回路構成を示す回路図である。 参考例のセンスアンプ回路の動作を示す波形図である。 参考例のセンスアンプ回路の動作を示す波形図である。
（参考例）
実施の形態を説明する前に、実施の形態を適用する前の参考例について説明する。
図１８は、参考例のセンスアンプ回路９００の構成を示している。参考例のセンスアンプ回路９００は、特許文献１に記載された回路の出力端子にインバータを接続して構成されている。
参考例のセンスアンプ回路９００は、メモリセル８０２に印加する電圧を制御するセンス回路９０１と、センス回路９０１に基準電圧を供給する基準電圧発生回路９０３とを具備する。
センス回路９０１には、信号ＳＴＯＰ及び信号ＳＴＯＰＢと、モード切り替え信号ＨＳとが入力される。
センス回路９０１は、電流ミラー回路を形成するＰ型ＦＥＴ（電界効果トランジスタ）Ｑ９０１、Ｑ９０３、及びＮ型ＦＥＴＱ９０２と、ゲートが基準電圧出力端子８０９を介して基準電圧発生回路９０３に接続されるＮ型ＦＥＴＱ９０４と、電流源を形成するＰ型ＦＥＴＱ９１０を備える。又、センス回路９０１は、接点８０７を介してメモリセル８０２に接続される。さらに、接点８０８を介してインバータＩＮＶ９０２に接続される。
基準電圧発生回路９０３は、メモリセル８０２を模した構成のリファレンスセル８０４と、電流ミラー回路を形成するＰ型ＦＥＴＱ９０５、Ｑ９０７、及びＮ型ＦＥＴＱ９０６と、ゲートが基準電圧出力端子８０９を介してセンス回路９０１に接続されるＮ型ＦＥＴＱ９０８と、電流源を形成するＰ型ＦＥＴＱ９１１と、ＮＯＲゲートＮＯＲ９０２とを備える。
また、参考例のセンスアンプ回路９００は、信号切り替え回路９０２を備え、Ｎ型ＦＥＴＱ９０２のゲートが接点９０９を介して信号切り替え回路９０２に接続される。
信号切り替え回路９０２は、インバータＩＮＶ９０１、２入力ＯＲゲートＯＲ９０１、２入力ＮＯＲゲートＮＯＲ９０１、トランスファゲートＣＴＲＳ９０１、ＣＴＲＳ９０２を備える。
２入力ＯＲゲートＯＲ９０１は、信号ＳＴＯＰと信号ＨＳの反転信号の論理和を出力する。２入力ＮＯＲゲートＮＯＲ９０１は、２入力ＯＲゲートＯＲ９０１の出力と、接点８０７の否定論理和を出力する。
トランスファゲートＣＴＲＳ９０１は、２入力ＯＲゲートＯＲ９０１の出力と接点９０９との間の接続を制御する。トランスファゲートＣＴＲＳ９０２は、２入力ＮＯＲゲートＮＯＲ９０２の出力と接点９０９との間の接続を制御する。
参考例のセンスアンプ回路９００は、メモリセル８０２に流れる電流とリファレンスセル８０４に流れる電流とに基づいて、接点８０７（ビット線）を介してメモリセル８０２に記録されたデータを読み取り、インバータＩＮＶ９０２を介して出力端子９１４に出力する。このとき、信号切り替え回路９０２は、入力される信号ＨＳに応じて、メモリセル８０２に高速にアクセス可能な高速動作モードと、低消費電力の低速動作モードとを切り替える。
高速動作モードでは、信号切り替え回路９０２における２入力ＮＯＲゲートＮＯＲ９０１（第１帰還制御回路）が、接点８０７の電圧に応じてＮ型ＦＥＴＱ９０２のオンオフを制御し、接点８０７（メモリセル）の電圧を制御する。したがって、高速動作モードにおいては、メモリセル８０２に流れる電流量に応じてＮ型ＦＥＴＱ９０２の電流量が調整されるとともに、リファレンスセル８０４に流れる電流量に応じてＮ型ＦＥＴＱ９０６の電流量が調整される。
一方、低速動作モードでは、第１帰還制御回路（ＮＯＲ９０１）の動作を停止し、基準電圧発生回路９０３における２入力ＮＯＲゲートＮＯＲ９０２（第２帰還制御回路）が、Ｎ型ＦＥＴＱ９０２のオンオフを制御して接点８０７（メモリセル）の電圧を制御する。したがって、低速動作モードにおいては、リファレンスセル８０４に流れる電流量に応じてＮ型ＦＥＴＱ９０２及びＱ９０６の電流量が調整される。
参考例のセンスアンプ回路９００では、低速動作モードにおいて、メモリセル８０２に印加する電圧の制御に用いない第１帰還制御回路ＮＯＲ９０１は動作しない。このため、低速動作モードにおける第１帰還制御回路ＮＯＲ９０１の貫通電流はなくなり、センスアンプ回路９００の消費電流は低減される。
このような参考例のセンスアンプ回路９００では、電源ＶＣＣおよび接地ＧＮＤにマイナスノイズ（マイナス側の電位へ変動するノイズ）が発生した場合、誤読出しになるという問題がある。すなわち、センス回路９０１は、低速動作モードになると搭載されるマイコンの接地ＧＮＤの電位がマイナス側−Ｖへ変動し、接点（データ線）８０７の電位が"Ｎ型ＦＥＴのゲート電圧−閾値"より低下してしまう。結果、書込状態のオフしたメモリセル（以降オフセルと称す）の読出しにも関わらず、センス回路９０１からデータ線８０７に電流が流れ、消去状態のオンしたメモリセル（以降オンセルと称す）と同じ状態が読み出され、間違ったデータが出力端子９１４へ出力されてしまう。
この誤読出しについて、図１９及び図２０を用いてさらに説明する。
図１９は、マイナスノイズが発生したときの参考例のセンスアンプ回路９００の動作波形を示しており、図２０は、図１９のＴ１０〜Ｔ２０を拡大した動作波形である。
まず、低速動作モードでは、センス回路９０１のＮ型ＦＥＴＱ９０２のゲートが電源ＶＣＣの電位となり、接点９０９の接地ＧＮＤへのパスが高インピーダンス状態に設定されている。
図１９の時間Ｔ０では、接地ＧＮＤの電位および接点８０８の電位は０Ｖにあり、データ線８０７の電位および接点８０８を受けるインバータＩＮＶ９０２の閾値は０Ｖ〜電源ＶＣＣの中間電位に、接点９０９の電位は電源ＶＣＣの電位になっている。例えば、接点９０９の電位は３．６Ｖ、データ線８０７の電位は１．８Ｖ、接点８０８の閾値は１．７Ｖである。
時間Ｔ１０では、搭載されるマイコン内で接地ＧＮＤにマイナスノイズが発生すると、接点８０８の電位、データ線８０７の電位、インバータＩＮＶ９０２の閾値および接点９０９の電位は接地ＧＮＤの電位に追従してマイナス側−Ｖへ電位変動を開始する。
図１９における各接点が接地ＧＮＤの電位に追従してマイナス側−Ｖへ電位変動する動作について、図２０に詳細に示すと、時間Ｔ１１ではセンス回路９０１の接点９０９のみがプラス側＋Ｖへ戻り始める。そうすると、データ線８０７と接点９０９の電位差が拡がるため、Ｎ型ＦＥＴＱ９０２のゲートとソースの電位差であるＶｇｓは拡がり、Ｎ型ＦＥＴＱ９０２の電流が増加する。増加した電流は、Ｎ型ＦＥＴＱ９０２と直列に接続されたＰ型ＦＥＴＱ９０１にも流れる。さらに、この増加した電流は、Ｐ型ＦＥＴＱ９０１と電流ミラーを構成しているＰ型ＦＥＴＱ９０３にも流れるため、接点８０８の電位が上昇する。例えば、接地ＧＮＤの電位が０Ｖから−１．５Ｖになると、接点９０９の電位は３．６Ｖから２．３Ｖとなり、データ線８０７の電位とインバータＩＮＶ９０２の閾値は１．８Ｖから０．２Ｖとなる。そして、接点８０８の電位は０Ｖから−１．５Ｖとなる。
図２０の時間Ｔ１２では、接点８０８の電位はインバータＩＮＶ９０２の閾値を越える。Ｎ型ＦＥＴＱ９０２のゲートが電源ＶＣＣの電位となる低速動作モードのため、接点９０９の接地ＧＮＤへのパスが高インピーダンス状態になっている。したがって、接点８０８の電位がインバータＩＮＶ９０２の閾値を越えると、オフセル読出し時にオンセルと誤読出してしまうことになる。例えば、接地ＧＮＤの電位が−１．５Ｖから−１．８Ｖになり、接点９０９の電位は３．６Ｖから一旦、２．３Ｖとなってから２．５Ｖとなり、データ線８０７の電位は１．８Ｖから０Ｖとなる。インバータＩＮＶ９０２の閾値は１．８Ｖから０Ｖとなり、接点８０８の電位は−１．６Ｖから０Ｖとなる。そして、接点８０８の電位はインバータＩＮＶ９０２の閾値と同電位となる。
図２０の時間Ｔ１３では、接点８０８の電位はピークとなる。接点８０８の電位はインバータＩＮＶ９０２の閾値を超えるため、結果、オフセルを読出し時にオンセルとして誤読出しする。例えば、接地ＧＮＤの電位が−１．６Ｖから−２．０Ｖになり接点９０９の電位は２．５Ｖから２．７Ｖとなると、データ線８０７の電位とインバータＩＮＶ９０２の閾値は０Ｖ近傍にあるが、接点８０８の電位は０Ｖから１．７Ｖとなり、接点８０８を入力とするインバータＩＮＶ９０２の閾値を越えてしまう。
その後、図１９に示すように時間Ｔ２０から時間Ｔ３０にかけて、接点８０８の電位、データ線８０７の電位、インバータＩＮＶ９０２の閾値および接点９０９の電位も接地ＧＮＤの電位に追従して時間Ｔ１０の状態へ戻り始める。例えば、接地ＧＮＤの電位と接点８０８の電位は−２．３Ｖから０Ｖへ、接点９０９の電位は３．４Ｖから３．６Ｖへ、データ線８０７の電位とインバータＩＮＶ９０２の閾値の電位は０Ｖから１．７Ｖへ戻る。そして、接地ＧＮＤの電位、接点８０８の電位、データ線８０７の電位、インバータＩＮＶ９０２の閾値および接点９０９の電位は、時間Ｔ０と同じ電位の状態となる。
以上のように参考例のセンスアンプ回路９００では、低速動作モードにおいて、接地ＧＮＤがマイナス側−Ｖへ変動すると、接点８０８の電位がインバータＩＮＶ９０２の閾値を越えることが生じることから、オフセル読出し時にオンセルとして誤読出しするという問題がある。
（実施の形態１）
以下、図面を参照して実施の形態１について説明する。図１は、本実施の形態に係るフラッシュメモリのシステム構成を示している。フラッシュメモリ２０２は、ＣＰＵ２０１によって指定されたアドレスのメモリセルに対しデータの読出し／書込みを行う半導体記憶装置である。なお、ＣＰＵ２０１とフラッシュメモリ２０２とは、１チップの半導体装置として構成してもよいし、別々のチップを１パッケージの半導体装置として構成してもよい。
図１に示すように、本実施の形態のフラッシュメモリ２０２は、入出力制御回路２１１、読出回路２１２、書込回路２１３、アドレスデコーダ２１４、列選択回路２１５、行選択回路２１６、メモリセルアレイ２１７、基準電圧発生回路２１８を備えている。
メモリセルアレイ２１７には、０〜ｘの行アドレス（Ｘアドレス）に対応する複数のワード線２２８（ＷＬ〜ＷＬｘ）が行方向に延在し、０〜ｙの列アドレス（Ｙアドレス）及びビット数ｎに対応する複数のビット線２２９（ＢＬ００〜ＢＬｙｎ）が列方向に延在している。メモリセルアレイ２１７には、複数のワード線２２８と複数のビット線２２９とが交差する位置に、複数のメモリセルＱＭ（ＱＭ０００〜ＱＭｘｙｎ）がマトリックス状にアレイ配置されている。なお、近年、半導体記憶装置の大容量化に伴い、メモリセルアレイを構成するメモリセル数が増加しているため、ビット線の長さ（図１の距離Ｌ１）が長くなる傾向にあり、ビット線２２９に寄生する寄生容量が増大している。したがって、ビット線２２９の寄生容量の増大により、センスアンプ回路からメモリセルまでの寄生容量と、センスアンプ内の寄生容量との差が大きくなっており、図２０のような誤読出しとなる可能性が高まっている。
基準電圧発生回路２１８は、基準電圧ＶＲＥＦを生成し、読出回路２１２の基準電圧入力端子１へ基準電圧ＶＲＥＦを出力する。
ＣＰＵ２０１は、読出回路２１２や書込回路２１３の動作を制御するための外部制御信号２２１を出力し、データ入力端子２２５へ書込みデータを出力し、読出し／書込みを行うメモリセルのアドレスを指定するアドレス信号２２２をフラッシュメモリ２０２へ出力する。
入出力制御回路２１１は、ＣＰＵ２０１から外部制御信号２２１を受け、内部制御信号２２３として読出回路２１２及び書込回路２１３へ出力する。
アドレスデコーダ２１４は、ＣＰＵ２０１からアドレス信号２２２を受け、アドレス信号２２２を列アドレスおよび行アドレスにデコードして、列アドレスデコード信号２２６（ＹＳ０〜ＹＳｙ）および行アドレスデコード信号２２７を出力する。
行選択回路２１６は、複数のワード線２２８（ＷＬ〜ＷＬｘ）を介してメモリセルアレイ２１７のメモリセルと行単位に接続されている。行選択回路２１６は、行アドレスデコード信号２２７を受け、行アドレスデコード信号２２７に対応するワード線２２８を選択し、メモリセルを行単位に駆動する。
列選択回路２１５は、複数のビット線２２９（ＢＬ００〜ＢＬｙｎ）を介してメモリセルアレイ２１７のメモリセルと列単位に接続され、複数のデータ線２（ＤＬ０〜ＤＬｎ）を介して読出回路２１２の複数のセンスアンプ回路１０１（ＳＡ０〜ＳＡｎ）及び書込回路２１３に接続されている。列選択回路２１５は、列アドレスデコード信号２２６を受け、列アドレスデコード信号２２６に対応するビット線２２９を選択する。列選択回路２１５は、複数のビット線２２９に対応して複数のＮ型ＦＥＴＱＳ（ＱＳ００〜ＱＳｙｎ）を有している。Ｎ型ＦＥＴＱＳは、列アドレスデコード信号２２６に応じてオンすることでビット線２２９を選択し、ｎビットのビット線２２９とデータ線２とを接続する。
行選択回路２１６及び列選択回路２１５により選択されたメモリセルＱＭは、読出回路２１２によりデータが読み出され、または、書込回路２１３によりデータが書き込まれる。
読出回路２１２は、内部制御信号２２３により動作モードが制御され、データ線２を介して接続されるメモリセルＱＭのデータを読出し、読出したデータをデータ出力端子２２４へデータ出力線ＤＯ０〜ＤＯｎを介して出力する。読出回路２１２は、複数のデータ線２（ＤＬ０〜ＤＬｎ）に対応して複数のセンスアンプ回路１０１（ＳＡ０〜ＳＡｎ）を有している。後述するように、センスアンプ回路１０１は、スタンバイ制御端子７に内部制御信号２２３がスタンバイ制御信号ＶＳＴＢとして入力され、基準電圧ＶＲＥＦが入力され、さらに、メモリセルＱＭの電流を検出することで、メモリセルＱＭの記憶データを読み出す。
書込回路２１３は、内部制御信号２２３により動作モードが制御され、データ入力端子２２５から書込みデータが入力され、データ線２を介して接続されるメモリセルＱＭへ書込み電圧を印加することで、メモリセルＱＭへデータを書き込む。
図２は、本実施の形態に係るセンスアンプ回路１０１の構成を示している。センスアンプ回路１０１は、スタンバイ制御信号ＶＳＴＢに基づいて動作モードを切り替え、データ線２に接続されたメモリセルＧＭの記憶状態及び基準電圧ＶＲＥＦに基づいて、メモリセルＧＭの読出しデータである出力信号ＶＯＵＴを出力する。
図２に示すように、センスアンプ回路１０１は、センス回路１０２、インバータＩＮＶ１、制御回路１０３を備えている。
センス回路１０２は、データ線２に接続されたメモリセルＧＭの電流をセンス（検出）し、メモリセルＧＭの電流及び基準電圧ＶＲＥＦに基づいたセンス信号ＶＳＥＮＳを出力する。
インバータＩＮＶ１（出力インバータ）は、センス回路１０２がセンスしたセンス信号ＶＳＥＮＳのレベルを閾値ＶＴＨと比較して、メモリセルＧＭの読出しデータとして出力信号ＶＯＵＴを出力する。
制御回路１０３は、センス回路１０２の動作モードを制御するセンス制御信号ＶＣＴＬを出力する。また、本実施の形態では、センス制御信号ＶＣＴＬのフィルタリングも行う。
センス回路１０２は、電源ＶＣＣとデータ線２（データ線信号ＶＬＩＮＥ）との間に直列に接続されたＰ型ＦＥＴＱ１及びＮ型ＦＥＴＱ２と、電源ＶＣＣと接地ＧＮＤとの間に直列に接続されたＰ型ＦＥＴＱ３及びＮ型ＦＥＴＱ４とを備えている。また、Ｐ型ＦＥＴＱ１とＰ型ＦＥＴＱ３とは、接点４（ミラー信号ＶＭＩＲＲ）を介してカレントミラー接続されたカレントミラー回路を構成している。Ｐ型ＦＥＴＱ１をカレントミラー回路の入力側のトランジスタとし、Ｐ型ＦＥＴＱ３をカレントミラー回路の出力側のトランジスタとする。
Ｎ型ＦＥＴＱ２は、データ線２に接続されており、データ線２を介してメモリセルＧＭに流れる電流をセンスするセンシングトランジスタである。図１に示したように、メモリセルＧＭとセンスアンプ回路１０１の間は、データ線２及びビット線２２９を介して接続されている。データ線２及びビット線２２９を含む、メモリセルＧＭとセンスアンプ回路１０１の間を接続する配線をメモリセル接続線という。例えば、図１のＬ２がメモリ接続線となる。すなわち、Ｎ型ＦＥＴＱ２は、センスアンプ回路からメモリセルまで延在するメモリセル接続線を介して接続されている。さらに、メモリセルは接地ＧＮＤに接続されているため、Ｎ型ＦＥＴＱ２はメモリセル接続線（データ線及びビット線）を介して接地ＧＮＤに接続されている。また、Ｎ型ＦＥＴＱ２は、制御回路１０３から供給されるセンス制御信号ＶＣＴＬに応じて動作モードが制御される。
Ｐ型ＦＥＴＱ１及びＰ型ＦＥＴＱ３は、Ｎ型ＦＥＴＱ２に流れる電流をミラーして接点５（センス回路１０２の出力端子）へ出力する。Ｎ型ＦＥＴＱ４は、基準電圧ＶＲＥＦが制御信号として供給され、接点５の電位（センス信号ＶＳＥＮＳ）を基準電圧ＶＲＥＦに応じて制御する。
具体的には、Ｐ型ＦＥＴＱ１は、ゲートとドレインが接点４に接続され、ソースが電源ＶＣＣに接続されている。Ｎ型ＦＥＴＱ２は、ゲート（Ｎ型ＦＥＴＱ２の制御端子）が接点３に接続され、ドレインがＰ型ＦＥＴＱ１のドレイン（接点４）に接続され、ソースがデータ線２に接続されている。
Ｐ型ＦＥＴＱ３は、ゲートが接点４に接続され、ドレインが接点５に接続され、ソースが電源ＶＣＣに接続されている。Ｎ型ＦＥＴＱ４は、ゲート（Ｎ型ＦＥＴＱ４の制御端子）が基準電圧ＶＲＥＦを入力する基準電圧入力端子１に接続され、ドレインが接点５に接続され、ソースが接地ＧＮＤに接続されている。
インバータＩＮＶ１は、入力が接点５に接続され出力が出力端子６に接続されている。インバータＩＮＶ１は、ＣＭＯＳインバータであり、電源ＶＣＣと接地ＧＮＤとの間に直列に接続されたＰ型ＦＥＴ及びＮ型ＦＥＴ（不図示）から構成されている。
制御回路１０３は、インバータＩＮＶ１０（バッファ）とフィルタＰＦ１とを有している。
インバータＩＮＶ１０は、スタンバイ制御信号ＶＳＴＢが入力され、スタンバイ制御信号ＶＳＴＢを反転したセンス制御信号ＶＣＴＬを接点３（Ｎ型ＦＥＴＱ２のゲート）へ出力する。インバータＩＮＶ１０は、電源ＶＣＣと接地ＧＮＤとの間に直列に接続されたＰ型ＦＥＴＱ５及びＮ型ＦＥＴＱ６を有している。インバータＩＮＶ１０は、Ｎ型ＦＥＴＱ２を制御する入力制御インバータであり、Ｐ型ＦＥＴＱ５及びＮ型ＦＥＴＱ６は、入力制御トランジスタであるともいえる。
フィルタＰＦ１は、接点３のセンス制御信号ＶＣＴＬのノイズをフィルタするハイパスフィルタであり、後述するようにデータ線２の寄生容量に基づいた周波数特性を有する。フィルタＰＦ１は、電源ＶＣＣと接地ＧＮＤとの間に直列に接続された抵抗素子Ｒ１及び容量素子Ｃ１を有している。本実施の形態では、抵抗素子Ｒ１と容量素子Ｃ１間の接点８が、Ｐ型ＦＥＴＱ５に接続されている。Ｐ型ＦＥＴＱ５がオンの状態では、接点３と接点８が接続された状態となるため、図２の場合でも、接点３と電源ＶＣＣの間に抵抗素子Ｒ１が接続され、接点３と接地ＧＮＤの間に容量素子Ｃ１が接続されているといえる。
具体的には、Ｐ型ＦＥＴＱ５は、ゲートがスタンバイ制御信号ＶＳＴＢの入力されるスタンバイ制御端子７及びＮ型ＦＥＴＱ６のゲートに接続され、ドレインが接点３及びＮ型ＦＥＴＱ６のドレインに接続され、ソースが接点８に接続されている。Ｎ型ＦＥＴＱ６は、ゲートがスタンバイ制御端子７に接続され、ドレインが接点３に接続され、ソースが接地ＧＮＤに接続されている。
容量素子Ｃ１は、接地ＧＮＤからのノイズによるデータ線２の電位変動をＮ型ＦＥＴＱ２のゲートへ同様に伝えるための素子であり、接点８と接地ＧＮＤとの間に接続されている。抵抗素子Ｒ１は、電源ＶＣＣの高周波成分を遮断するための素子であり、電源ＶＣＣと接点８との間に接続されている。
フィルタＰＦ１の容量素子Ｃ１及び抵抗素子Ｒ１の設定方法について説明する。本実施の形態では、容量素子Ｃ１により、接地ＧＮＤからのノイズによるデータ線２の電位変動を同様に伝えるために、容量素子Ｃ１を、データ線２の寄生容量ＣＤと同じ容量に設定する。すなわち、Ｎ型ＦＥＴＱ２から容量素子Ｃ１を介した接地ＧＮＤまでの第１の容量を、Ｎ型ＦＥＴＱ２からデータ線、ビット線を介した接地ＧＮＤまでの第２の容量と等しい容量とする。
まず、接点３の寄生容量Ｃ３を求める。寄生容量Ｃ３は、次の式１に示すような寄生容量の総和である。
寄生容量Ｃ３＝Ｎ型ＦＥＴＱ２のゲート容量＋接点３の配線容量＋Ｎ型ＦＥＴＱ６ドレイン側接合容量 ・・・（式１）
次に、接点８の寄生容量Ｃ８を求める。寄生容量Ｃ８は、接点８の配線容量のみである。寄生容量Ｃ３と寄生容量Ｃ８は、接地ＧＮＤからのノイズにより接点３の電位を変動させる。したがって、接地ＧＮＤからのノイズによる電位変動をデータ線２と接点８とで等しくさせるには、次の式２が成り立てばよい。
ＣＤ＝Ｃ１＋Ｃ３＋Ｃ８ ・・・（式２）
式２より、容量素子Ｃ１の設定値を次の式３により求める。
Ｃ１＝ＣＤ−Ｃ３−Ｃ８ ・・・（式３）
ここで、データ線２の寄生容量ＣＤは、次の式４に示すような寄生容量の総和である。なお、式４では、メモリセルアレイのメモリセルをＱＭ０とＱＭｘとするが、実際にはＱＭ０〜Ｑｍｘまで複数のメモリセルが存在するため、それぞれのメモリセルの容量が加算された容量となる。
ＣＤ＝Ｎ型ＦＥＴＱ２のソース側接合容量＋データ線２（例えば図１のＤＬ０）の配線容量＋Ｎ型ＦＥＴＱＳ（例えば図１のＱＳ００）のドレイン側接合容量＋Ｎ型ＦＥＴＱＳ（例えば図１のＱＳ００）のソース側接合容量＋ビット線ＢＬ（例えば図１のＢＬ００）の配線容量＋メモリセルＱＭ０（例えば図１のＱＭ０００）のドレイン側接合容量＋メモリセルＱＭｘ（例えば図１のＱＭｘ００）のドレイン側接合容量 ・・・（式４）
また、抵抗素子Ｒ１は、接地ＧＮＤからのノイズと容量素子Ｃ１との周波数特性に合わせハイパスフィルタとなるように設定する。ハイパスフィルタの遮断周波数を接地ＧＮＤからのノイズの周波数ｆに合わせ、抵抗素子Ｒ１の設定値を次の式５により求める。
Ｒ１＝１／｛２π・ｆ・（Ｃ１＋Ｃ３＋Ｃ８）｝ ・・・（式５）
例えば、容量素子Ｃ１は、図３及び図４に示すように形成される。
図３（ａ）及び図３（ｂ）では、容量素子Ｃ１をＭＯＳトランジスタ構造により形成し、ゲート容量により容量素子として構成されている。図３（ａ）は、容量素子Ｃ１をＮｗｅｌｌ容量により構成する例である。図３（ａ）に示すように、接地ＧＮＤに接続されるＰ型半導体基板３０１の主面側にＮ型ウェル領域３０２Ｎが形成される。Ｎ型ウェル領域３０２Ｎ内の基板表面に、ソース領域及びドレイン領域に相当する長さＬのＮ＋型活性領域３０３が並列に２つ形成される。Ｎ＋型活性領域３０３間のチャネル領域に相当するＮ型ウェル領域３０２Ｎ上に、ゲート絶縁膜に相当する膜厚ｄのＳｉＯ２膜３０４を介して、ゲート電極に相当する幅Ｗのポリシリコン膜３０５が形成されている。そして、このポリシリコン膜３０５に接点８が接続され、Ｎ＋型活性領域３０３が接地ＧＮＤに接続されて、図２の容量素子Ｃ１が形成される。
図３（ａ）のＮｗｅｌｌ容量の容量は、次の式６となる。
Ｃ＝ε・εｒ・Ｓ／ｄ ・・・（式６）
なお、式６において、εは誘電率、εｒはＳｉＯ２の比誘電率、Ｓは面積（Ｓ＝Ｗ・Ｌ）、ｄはＳｉＯ２の膜厚を示している。
図３（ｂ）は、容量素子Ｃ１をＭＯＳ容量により構成する例である。図３（ｂ）に示すように、接地ＧＮＤに接続されるＰ型半導体基板３０１の主面側にＰ型ウェル領域３０２Ｐが形成される。Ｐ型ウェル領域３０２Ｐ内の基板表面に、ソース領域及びドレイン領域に相当する長さＬのＮ＋型活性領域３０３が並列に２つ形成される。Ｎ＋型活性領域３０３間のチャネル領域に相当するＰ型ウェル領域３０２Ｐ上に、ゲート絶縁膜に相当する膜厚ｄのＳｉＯ２膜３０４を介して、ゲート電極に相当する幅Ｗのポリシリコン膜３０５が形成されている。そして、このポリシリコン膜３０５に接点８が接続され、Ｎ＋型活性領域３０３が接地ＧＮＤに接続されて、図２の容量素子Ｃ１が形成される。なお、図３（ｂ）のＭＯＳ容量の容量は、図３（ａ）と同じ式６となる。
図４（ａ）は、容量素子Ｃ１を平行平板メタル容量により構成する例である。図４（ａ）に示すように、半導体装置に積層形成される複数の配線層のうち、同一の配線層に、配線３１１が長さＬ及び幅Ｗとなるように形成されている。
配線３１２が、配線３１１と間隔ｄ離れて並列に形成されている。配線３１１と配線３１２の間に層間絶縁膜であるＳｉＯ２膜３１３が形成されている。そして、配線３１１に接点８が接続され、配線３１２が接地ＧＮＤに接続されて、図２の容量素子Ｃ１が形成される。なお、図４（ａ）の平行平板メタル容量の容量は、図３（ａ）と同じ式６となる。
図４（ｂ）は、容量素子Ｃ１を上下層間メタル容量により構成する例である。図４（ｂ）に示すように、半導体装置に積層形成される複数の配線層のうち、下層配線層の配線（下層配線）３１１が長さＬ及び幅Ｗとなるように形成されている。下層配線層より一層上の上層配線層に、配線（上層）３１２が配線３１１と間隔ｄ離れて並列に形成されている。配線３１１と配線３１２の間に層間絶縁膜であるＳｉＯ２膜３１３が形成されている。そして、配線３１１が接点８に接続され、配線３１２が接地ＧＮＤに接続されて、図２の容量素子Ｃ１が形成される。なお、図４（ｂ）の上下層メタル容量の容量は、図３（ａ）と同じ式６となる。
図５は、本実施の形態に係るセンスアンプ回路１０１の動作を示すタイミングチャートである。時間Ｔｍ０〜Ｔｍ１では、スタンバイ状態における各信号を示し、時間Ｔｍ１〜Ｔｍ２では、読出モード状態でオフセルを読み出す場合の各信号を示し、時間Ｔｍ２〜Ｔｍ３では、読出モード状態でオフセルを読み出す場合の各信号を示している。
まず、時間Ｔｍ０では、スタンバイ状態とするため、スタンバイ制御信号ＶＳＴＢ、基準電圧ＶＲＥＦにハイレベルが入力される。すなわち、スタンバイ制御端子７の電位及び基準電圧入力端子１の電位は電源ＶＣＣの電位となる（Ｓ１０１，Ｓ１０２）。
インバータＩＮＶ１０によりスタンバイ制御信号ＶＳＴＢが反転されてセンス制御信号ＶＣＴＬとなるため、センスアンプ回路１０１の接点３の電位は電源ＶＣＣの反転である０Ｖとなる（Ｓ１０３）。
センスアンプ回路１０１のＮ型ＦＥＴＱ２のゲートに供給されるセンス制御信号ＶＣＴＬが０Ｖであることから、Ｎ型ＦＥＴＱ２はオフとなり、データ線２が電源ＶＣＣから切り離される。このため、データ線２の電位（ＶＬＩＮＥ）は０Ｖとなる（Ｓ１０４）。
また、Ｎ型ＦＥＴＱ２のゲートが０Ｖであることから電源ＶＣＣからデータ線２への電流パスがなくなるため、センスアンプ回路１０１の接点４の電位（ＶＭＩＲＲ）は、電源ＶＣＣの電位となる（Ｓ１０５）。
そうすると、ミラー信号ＶＭＩＲＲによりＰ型ＦＥＴＱ３のゲートが電源ＶＣＣの電位であることからＰ型ＦＥＴＱ３はオフする。さらに、基準電圧ＶＲＥＦによりＮ型ＦＥＴＱ４のゲートが電源ＶＣＣの電位であることからＮ型ＦＥＴＱ４はオフである。したがって、センスアンプ回路１０１の接点５の電位（ＶＳＥＮＳ）は０Ｖとなる（Ｓ１０６）。
さらに、インバータＩＮＶ１によりセンス信号ＶＳＥＮＳが反転されて出力信号ＶＯＵＴとなるため、出力端子６の電位は０Ｖの反転で電源ＶＣＣの電位となる（Ｓ１０７）。このようにして、読出回路２１２（センスアンプ回路１０１）がスタンバイ状態となる。
次に、時間Ｔｍ１では、読出モード状態とするため、スタンバイ制御信号ＶＳＴＢにローレベルが入力され、基準電圧ＶＲＥＦに中間レベルが入力される。すなわち、スタンバイ制御端子７の電位が電源ＶＣＣの電位から０Ｖとなり、基準電圧入力端子１の電位が電源ＶＣＣの電位から０Ｖ〜電源ＶＣＣの中間電位となる（Ｓ１１１、Ｓ１１２）。
インバータＩＮＶ１０によりスタンバイ制御信号ＶＳＴＢが反転されてセンス制御信号ＶＣＴＬとなるため、接点３の電位は０Ｖの反転であり、０Ｖから電源ＶＣＣの電位となる（Ｓ１１３）。
センスアンプ回路１０１のＮ型ＦＥＴＱ２のゲートに供給されるセンス制御信号ＶＣＴＬが０Ｖから電源ＶＣＣとなるため、Ｎ型ＦＥＴＱ２が導通を開始し、データ線２と電源ＶＣＣが接続されてメモリセルＱＭを読出し可能な状態となる。時間Ｔｍ１ではオフセルを選択して読み出すため、データ線２の電位（ＶＬＩＮＥ）は"電源ＶＣＣ電位−Ｎ型ＦＥＴＱ２の閾値"以上の電位となる（Ｓ１１４）。
また、Ｎ型ＦＥＴＱ２のゲートが電源ＶＣＣの電位であることから電源ＶＣＣからデータ線２への電流パスが発生するため、接点４の電位（ＶＭＩＲＲ）は、"電源ＶＣＣ電位−Ｐ型ＦＥＴＱ１の閾値"以上の電位となる（Ｓ１１５）。
そうすると、ミラー信号ＶＭＩＲＲによりＰ型ＦＥＴＱ３が導通を開始し、さらに、基準電圧ＶＲＥＦによりＮ型ＦＥＴＱ４も導通を開始する。このため、Ｐ型ＦＥＴＱ３とＮ型ＦＥＴＱ４のレシオ状態となる。このとき、Ｐ型ＦＥＴＱ３のゲートが"電源ＶＣＣ電位−Ｐ型ＦＥＴＱ１の閾値"以上の電位のため、接点５の電位（ＶＳＥＮＳ）は、０Ｖ〜電源ＶＣＣの電位の間でインバータＩＮＶ１の閾値以下の電位となる（Ｓ１１６）。
さらに、インバータＩＮＶ１によりセンス信号ＶＳＥＮＳが反転されて出力信号ＶＯＵＴとなるため、出力端子６の電位は、インバータＩＮＶ１の閾値以下の電位を反転増幅した電源ＶＣＣの電位となる（Ｓ１１７）。このようにして、読出回路２１２（センスアンプ回路１０１）がオフセルの読出モード状態となる。
次に、時間Ｔｍ２では、読出モード状態であるため、Ｓ１１１〜Ｓ１１３と同様に、スタンバイ制御端子７の電位は０Ｖ、基準電圧入力端子１の電位は中間電位、接点３の電位は電源ＶＣＣとなり（Ｓ１２１〜Ｓ１２３）、Ｎ型ＦＥＴＱ２がデータ線２と電源ＶＣＣを接続してメモリセルＱＭを読出し可能な状態となる。
そして、時間Ｔｍ２ではオンセルを選択して読み出すため、データ線２の電位（ＶＬＩＮＥ）は"電源ＶＣＣ電位−Ｎ型ＦＥＴＱ２閾値"以下の電位となる（Ｓ１２４）。
また、Ｎ型ＦＥＴＱ２により電源ＶＣＣからデータ線２への電流パスが発生しているため、接点４の電位（ＶＭＩＲＲ）は、"電源ＶＣＣ電位−Ｐ型ＦＥＴＱ１の閾値"以下の電位となる（Ｓ１２５）。
そうすると、Ｐ型ＦＥＴＱ３とＮ型ＦＥＴＱ４のレシオ状態であり、Ｐ型ＦＥＴＱ３のゲートが"電源ＶＣＣ電位−Ｐ型ＦＥＴＱ１閾値"以下の電位のため、接点５の電位（ＶＳＥＮＳ）は、０Ｖ〜電源ＶＣＣの電位の間でインバータＩＮＶ１の閾値以上の電位となる（Ｓ１２６）。
さらに、インバータＩＮＶ１によって、出力端子６の電位（ＶＯＵＴ）は、接点５を反転増幅した０Ｖとなる（Ｓ１２７）。このようにして、読出回路２１２（センスアンプ回路１０１）がオンセルの読出モード状態となる。
図６は、本実施の形態に係るセンスアンプ回路１０１における、マイナスノイズを受けたときの動作波形を示している。図６は、図２０と同様に、マイナスノイズが発生したときのＴ１０〜Ｔ２０の各信号を示している。
まず、センスアンプ回路１０１がオフセルの読出モード状態であるとすると、時間Ｔ１０では、接地ＧＮＤの電位および接点５の電位（ＶＳＥＮＳ）は０Ｖであり、データ線２の電位（ＶＬＩＮＥ）およびインバータＩＮＶ１の閾値（ＶＴＨ）は０Ｖ〜電源ＶＣＣの中間電位であり、接点３の電位（ＶＣＴＬ）は電源ＶＣＣの電位である。例えば、接点３の電位は３．６Ｖ、データ線２の電位は１．８Ｖ、インバータＩＮＶ１の閾値は１．７Ｖである。
次に、時間Ｔ１０から時間Ｔ１１では、フラッシュメモリ２０２が搭載されるマイコン（半導体装置）内で接地ＧＮＤにマイナスノイズが発生すると、データ線２の電位（ＶＬＩＮＥ）、接点３の電位（ＶＣＴＬ）、接点５の電位（ＶＳＥＮＳ）およびインバータＩＮＶ１の閾値（ＶＴＨ）は、接地ＧＮＤの電位に追従してマイナス側−Ｖへ電位変動を開始する。
次に、時間Ｔ１１になると、データ線２の電位（ＶＬＩＮＥ）、接点３の電位（ＶＣＴＬ）、接点５の電位（ＶＳＥＮＳ）およびインバータＩＮＶ１の閾値（ＶＴＨ）は、接地ＧＮＤの電位に追従する。例えば、接地ＧＮＤの電位は０Ｖから−１．６Ｖとなると、接点３の電位は３．６Ｖから２．１Ｖへ、データ線２の電位は１．８Ｖから０．２Ｖへ、インバータＩＮＶ１の閾値は１．７Ｖから０．２Ｖへ、接点５の電位は０Ｖから−１．６Ｖとなり、インバータＩＮＶ１の閾値と接点５の電位差は１．８Ｖが保たれる。
本実施の形態では、容量素子Ｃ１を接点８に接続し、マイナスノイズの発生時の影響がデータ線２と接点３とで同等となるように容量素子Ｃ１を設定したため、接点５の電位が、インバータＩＮＶ１の閾値を超えることがない。
したがって、時間Ｔ１１以降においてもデータ線２の電位（ＶＬＩＮＥ）、接点３の電位（ＶＣＴＬ）、接点５の電位（ＶＳＥＮＳ）およびインバータＩＮＶ１の閾値（ＶＴＨ）は接地ＧＮＤの電位に追従し、時間Ｔ２０まで追随し続ける。
さらに、時間Ｔ２０の電位を示すと、例えば、接地ＧＮＤの電位は−１．６Ｖから−２．４Ｖとなると、接点３の電位は２．１Ｖから１．６Ｖへ、データ線２の電位は−０．４Ｖへ、インバータＩＮＶ１の閾値は０．２Ｖから０Ｖへ、接点５の電位は−１．６Ｖから−２．４Ｖとなり、インバータＩＮＶ１の閾値と接点５の電位差は２．４Ｖが保たれる。
このように、本実施の形態のセンスアンプ回路１０１は、読出モードになると搭載されるマイコンの接地ＧＮＤの電位がマイナス側−Ｖへ変動したとしても、データ線２の電位が"Ｎ型ＦＥＴのゲート電圧−閾値"より低下することはない。よって、オフセルの読出しにおいて、間違ったデータが出力端子６へ出力されることはなくなる。
その理由は、容量素子Ｃ１を接点８に接続し上記のような容量に設定したことにより、図６に示すように時間Ｔ１１以降においても、データ線２と接点３の電位差は一定のためＮ型ＦＥＴＱ２のゲートとソースの電位差であるＶｇｓも一定のため電流は変化しない。Ｎ型ＦＥＴＱ２と直列接続されたＰ型ＦＥＴＱ１も電流変化はなく、Ｐ型ＦＥＴＱ１と電流ミラーを構成しているＰ型ＦＥＴＱ３も電流変化はない。したがって、接点５の電位は接地ＧＮＤの電位に追従するのみでインバータＩＮＶ１の閾値を越えることはないため、オフセルを読出し時にオンセルと誤読出しされることはない。
以上のように本実施の形態では、接地ＧＮＤからのノイズによるデータ線の電位変動をセンシングトランジスタのゲートに同様に伝える容量素子Ｃ１と、バッファ（ＩＮＶ１０）の電源インピーダンスを高める抵抗素子Ｒ１とを有するようにした。
これにより、接地ＧＮＤからのノイズによりデータ線の電位が押し下げられると、センシングトランジスタのソースの電位は下がるが、同時に容量素子Ｃ１によりセンシングトランジスタのゲートの電位も下がる。このため、センシングトランジスタのゲートとソースの電位差であるＶｇｓは一定となり電流も一定状態と動作することにより、オフセル読出し時に電流が増加することなくオンセルと誤読出しされることを回避することが可能となる。したがって、センスアンプ回路の読出し精度を向上することができる。
（実施の形態２）
以下、図面を参照して実施の形態２について説明する。本実施の形態は、実施の形態１のセンスアンプ回路に対し、抵抗素子Ｒ１と容量素子Ｃ１の接続位置を変更した例である。なお、その他の構成については、実施の形態１と同様である。また、本実施の形態の構成を、その他の実施の形態に適用することも可能である。
図７及び図８は、本実施の形態に係るセンスアンプ回路の構成を示している。図７の例では、図２のセンスアンプ回路に対し、容量素子Ｃ１の接続位置を変更している。すなわち、図２のセンスアンプ回路では、容量素子Ｃ１は、一端が接点８に接続され、他端が接地ＧＮＤに接続されていた。本実施の形態では、図７に示すように、容量素子Ｃ１は、一端が接点３に接続され、他端が接地ＧＮＤに接続されている。この場合、Ｐ型ＦＥＴＱ５を介して、抵抗素子Ｒ１と容量素子Ｃ１とが直列接続されてフィルタＰＦ１を構成する。また、容量素子Ｃ１及び抵抗素子Ｒ１の設定値について、実施の形態１では寄生容量Ｃ８を含めて計算していたが（式３、式５）、図７の例では、寄生容量Ｃ８を含めずに計算してもよい。
また、図８の例では、図２のセンスアンプ回路に対し、抵抗素子Ｒ１及び容量素子Ｃ１の位置を変更している。すなわち、図２のセンスアンプ回路では、抵抗素子Ｒ１は、一端が電源ＶＣＣに接続され、他端が接点８に接続され、容量素子Ｃ１は、一端が接点８に接続され、他端が接地ＧＮＤに接続されていた。本実施の形態では、図８に示すように、Ｐ型ＦＥＴＱ５のソースを電源ＶＣＣに接続し、抵抗素子Ｒ１は、一端がＰ型ＦＥＴＱ５のドレインに接続され、他端が接点３（Ｎ型ＦＥＴＱ６のドレイン）に接続されている。また、容量素子Ｃ１は、一端が接点３に接続され、他端が接地ＧＮＤに接続されている。この場合、接点３を介して、抵抗素子Ｒ１と容量素子Ｃ１とが直列接続されてフィルタＰＦ１を構成する。図８の場合も、図７と同様に、容量素子Ｃ１及び抵抗素子Ｒ１の設定値について、寄生容量Ｃ８を考慮する必要がない。
このように、実施の形態１における容量素子Ｃ１及び抵抗素子Ｒ１の接続位置を変更した場合でも、実施の形態１と同様の効果を得ることができる。すなわち、少なくとも、接点３よりも接地ＧＮＤ側に容量素子を接続し、接点３よりも電源ＶＣＣ側に抵抗素子Ｒ１を接続する構成であればよい。そして、容量素子Ｃ１の容量を寄生容量ＣＤに基づいて設定することで、ノイズの発生による誤読出しを防止することができる。
（実施の形態３）
以下、図面を参照して実施の形態３について説明する。本実施の形態は、実施の形態１のセンスアンプ回路に対し、容量素子Ｃ１及び抵抗素子Ｒ１の設定値の計算を変更した例である。なお、その他の構成については、実施の形態１と同様である。また、本実施の形態の設定値を、その他の実施の形態に適用することも可能である。
図９は、本実施の形態に係るセンスアンプ回路の構成を示している。図８に示すセンスアンプ回路１０１は、実施の形態１の図２と同様の素子及び接続関係で構成されている。実施の形態１のセンスアンプ回路１０１に対して、実施の形態３のセンスアンプ回路１０１は、接点５と接地ＧＮＤとの間に寄生する寄生容量ＣＬを考慮する。すなわち、Ｎ型ＦＥＴＱ２から容量素子Ｃ１を介した接地ＧＮＤまでの第１の容量を、Ｎ型ＦＥＴＱ２からデータ線、ビット線を介した接地ＧＮＤまでの第２の容量と、センス回路１０２の出力段に寄生する第３の容量とに基づいた容量とする。本実施の形態では、接地ＧＮＤからのノイズによるデータ線２の電位変動を、インバータＩＮＶ１の閾値を超えない程度、少なくとも誤読出しとならない程度の容量を容量素子Ｃ１に設定する。具体的には、以下のように容量素子Ｃ１及び抵抗素子Ｒ１を設定する。
まず、寄生容量ＣＬを求める。寄生容量ＣＬは、次の式１１に示すような寄生容量の総和である。
寄生容量ＣＬ＝Ｐ型ＦＥＴＱ３のドレイン側接合容量＋Ｎ型ＦＥＴＱ４のドレイン側接合容量＋インバータＩＮＶ１の入力容量＋接点５の配線容量 ・・・（式１１）
オフセル読出し時にオンセルと誤読出ししないための条件は、接点５の電位がインバータＩＮＶ１の閾値を越えないことである。接点５がノイズを受けていない安定状態での電位をＶ５とし、インバータＩＮＶ１の閾値（ＶＴＨ）をＶＩＮＶ１とすると、接点５に許容される電位変動量ΔＶ５は、次の式１２となる。
ΔＶ５＝ＶＩＮＶ１−Ｖ５ ・・・（式１２）
Ｐ型ＦＥＴＱ３に許容される電流増加分をΔＩＱ３とすると、この電流増加分ΔＩＱ３は、寄生容量ＣＬと接地ＧＮＤからのノイズ発生期間Ｔより、次の式１３となる。
ΔＩＱ３＝ΔＶ５・ＣＬ／Ｔ ・・・（式１３）
Ｐ型ＦＥＴＱ１の電流をＩＱ１とし、Ｐ型ＦＥＴＱ３の電流をＩＱ３とし、電流ミラーを構成しているＰ型ＦＥＴＱ１とＰ型ＦＥＴＱ３のミラー比をＭとすると、このミラー比Ｍは、次の式１４となる。
Ｍ＝ＩＱ３／ＩＱ１ ・・・（式１４）
Ｐ型ＦＥＴＱ１に許容される電流増加分をΔＩＱ１とすると、この電流増加分ΔＩＱ１は、式１４より次の式１５となる。
ΔＩＱ１＝ΔＩＱ３／Ｍ ・・・（式１５）
Ｐ型ＦＥＴＱ１とＮ型ＦＥＴＱ２は直列接続のため、Ｎ型ＦＥＴＱ２に許容される電流増加分をΔＩＱ２とすると、この電流増加分ΔＩＱ２は、次の式１６となる。
ΔＩＱ２＝ΔＩＱ１ ・・・（式１６）
データ線２がノイズを受けていない安定状態での電位をＶ２とし、接点３がノイズを受けていない安定状態での電位をＶ３とすると、Ｎ型ＦＥＴＱ２の電流ＩＱ２はショックレーの式より、次の式１７が成り立つ。なお、"＾"はべき乗を示している。
ＩＱ２＝１／２・β・（（Ｖ３−Ｖ２）−Ｖｔ）＾２ ・・・（式１７）
接地ＧＮＤからのノイズによるデータ線２の電位変動量をΔＶ２とし、接点３に許容される電位変動量をΔＶ３とすると、Ｎ型ＦＥＴＱ２に許容される電流ＩＱ２ｄはショックレーの式より、次の式１８が成り立つ。
ＩＱ２ｄ＝１／２・β・（（（Ｖ３＋ΔＶ３）−（Ｖ２＋ΔＶ２））−Ｖｔ）＾２ ・・・（式１８）
Ｎ型ＦＥＴＱ２に許容される電流増加分ΔＩＱ２は、次の式１９となる。
ΔＩＱ２＝ＩＱ２ｄ−ＩＱ２ ・・・（式１９）
上記式１７と式１８を式１９に代入し、ΔＶ３の式にすると、次の式２０となる。
ΔＶ３＝−（Ｖ３−Ｖ２−Ｖｔ）＋√（（Ｖ３−Ｖ２−Ｖｔ）＾２＋２・ΔＩＱ２／β）＋ΔＶ２ ・・・（式２０）
容量素子Ｃ１、接点３の寄生容量Ｃ３および接点８の寄生容量Ｃ８とデータ線２の寄生容量ＣＤの容量比と、接点３の電位変動量ΔＶ３とデータ線２の電位変動量ΔＶ２の電位変動量比の関係は、次の式２１である。
（Ｃ１＋Ｃ３＋Ｃ８）／ＣＤ＝ΔＶ３／ΔＶ２ ・・・（式２１）
式２１をＣ１の式にすると次の式２２となる。
Ｃ１＝ＣＤ・ΔＶ３／ΔＶ２−Ｃ３−Ｃ８ ・・・（式２２）
以上の式より、式２２に式２０を代入して、次の式２３により容量素子Ｃ１を求めることができる。
Ｃ１＝ＣＤ・（−（Ｖ３−Ｖ２−Ｖｔ）＋√（（Ｖ３−Ｖ２−Ｖｔ）＾２＋２・（（（ＶＩＮＶ１−Ｖ５）・ＣＬ／Ｔ）／（ＩＱ３／ＩＱ１））／β）＋ΔＶ２）／ΔＶ２−Ｃ３−Ｃ８ ・・・式（２３）
また、抵抗素子Ｒ１は、容量素子Ｃ１の設定値から実施の形態１と同様に、次の式２４により求めることができる。
Ｒ１＝１／｛２π・ｆ・（Ｃ１＋Ｃ３＋Ｃ８）｝ ・・・（式２４）
図１０は、本実施の形態に係るセンスアンプ回路における、マイナスノイズを受けたときの動作波形を示している。図１０は、図２０、図６と同様に、マイナスノイズが発生したときのＴ１０〜Ｔ２０の各信号を示している。
まず、センスアンプ回路１０１がオフセルの読出モード状態であるとすると、時間Ｔ１０では、接地ＧＮＤの電位および接点５の電位（ＶＳＥＮＳ）は０Ｖであり、データ線２の電位（ＶＬＩＮＥ）およびインバータＩＮＶ１の閾値（ＶＴＨ）は０Ｖ〜電源ＶＣＣの中間電位であり、接点３の電位（ＶＣＴＬ）は電源ＶＣＣの電位である。例えば、接点３の電位は３．６Ｖ、データ線２の電位は１．８Ｖ、インバータＩＮＶ１の閾値は１．７Ｖである（図９の例では、データ線２の電位は約１．３Ｖ）。
次に、時間Ｔ１０から時間Ｔ１１では、フラッシュメモリ２０２が搭載されるマイコン（半導体装置）内で接地ＧＮＤにマイナスノイズが発生すると、データ線２の電位（ＶＬＩＮＥ）、接点３の電位（ＶＣＴＬ）、接点５の電位（ＶＳＥＮＳ）およびインバータＩＮＶ１の閾値（ＶＴＨ）は、接地ＧＮＤの電位に追従してマイナス側−Ｖへ電位変動を開始する。例えば、接地ＧＮＤの電位が０Ｖから−１．５Ｖになると、接点３の電位は３．６Ｖから２．３Ｖとなり、データ線２の電位とインバータＩＮＶ１の閾値は１．８Ｖから０．２Ｖとなる（図９の例では、データ線２の電位は約−０．２Ｖ）。そして、接点５の電位は０Ｖから−１．５Ｖとなる。
次に、時間Ｔ１１では、接点３の電位（ＶＣＴＬ）のみがプラス側＋Ｖへ戻り始め、データ線２と接点３の電位差が拡がるため、Ｎ型ＦＥＴＱ２のゲートとソースの電位差であるＶｇｓは拡がり、Ｎ型ＦＥＴＱ２の電流が増加する。増加した電流はＮ型ＦＥＴＱ２と直列に接続されたＰ型ＦＥＴＱ１にも流れるため、Ｐ型ＦＥＴＱ１と電流ミラーを構成しているＰ型ＦＥＴＱ３の電流も増加することから、接点５の電位（ＶＳＥＮＳ）が上昇する。
次に、時間Ｔ１３では、接点５の電位（ＶＳＥＮＳ）はピークとなる。接点５の電位（ＶＳＥＮＳ）がピークの状態でもインバータＩＮＶ１の閾値（ＶＴＨ）を越えない。本実施の形態では、容量素子Ｃ１を接点８に接続し、容量素子Ｃ１の容量を寄生容量ＣＤに加えて、寄生容量ＣＬに基づいて設定したため、接点５の電位が、インバータＩＮＶ１の閾値を超えることがない。例えば、接地ＧＮＤの電位が−１．６Ｖから−２．０Ｖになり、接点３の電位は２．５Ｖから２．７Ｖとなると、データ線２の電位とインバータＩＮＶ１の閾値は０Ｖ近傍にあるが（図９の例では、データ線２の電位は約−０．５Ｖ）、接点５の電位は０Ｖから−１．０Ｖとなり、インバータＩＮＶ１の閾値を越えることはない。
このように、本実施の形態のセンスアンプ回路１０１は、読出モードになると搭載されるマイコンの接地ＧＮＤの電位がマイナス側−Ｖへ変動し、データ線２の電位が"Ｎ型ＦＥＴのゲート電圧−閾値"より低下してしまうが、一定量の低下に押さえ込まれる。よって、オフセルの読出しにおいて、間違ったデータが出力端子６へ出力されることはなくなる。
その理由は、容量素子Ｃ１を接点８に接続し上記のような容量に設定したことにより、図１０に示すように時間Ｔ１３において、データ線２と接点３の電位差は一定量拡がり、Ｎ型ＦＥＴＱ２のゲートとソースの電位差であるＶｇｓも一定量拡がり電流が一定量増加する。Ｎ型ＦＥＴＱ２と直列接続されたＰ型ＦＥＴＱ１も電流が一定量増加し、Ｐ型ＦＥＴＱ１と電流ミラーを構成しているＰ型ＦＥＴＱ３も電流が一定量増加し、接点５の電位は上昇するが一定量に押さえ込まれているためインバータＩＮＶ１の閾値を越えることはなく、オフセルを読出し時にオンセルと誤読出しされることはない。
以上のように本実施の形態では、実施の形態１と同様の回路構成において、さらに寄生容量ＣＬを考慮して、容量素子Ｃ１の容量を設定するようにした。これにより、実施の形態１と同様に、ノイズの発生による誤読出しを防止することができるとともに、容量素子Ｃ１の面積を抑制することが可能となる。
（実施の形態４）
以下、図面を参照して実施の形態４について説明する。本実施の形態は、実施の形態１のセンスアンプ回路に対し、Ｎ型ＦＥＴＱ２（センシングトランジスタ）の急速充電機能を追加した例である。なお、その他の構成については、実施の形態１と同様である。また、本実施の形態の構成を、その他の実施の形態に適用することも可能である。
図１１は、本実施の形態に係るセンスアンプ回路の構成を示している。図１１に示すセンスアンプ回路１０１は、実施の形態１の図２のセンスアンプ回路１０１に対して、Ｐ型ＦＥＴＱ７が追加されている。Ｐ型ＦＥＴＱ７は、Ｎ型ＦＥＴＱ２のゲートへの急速充電を制御するためのトランジスタである。Ｐ型ＦＥＴＱ７は、ソースが電源ＶＣＣに接続され、ゲートが急速充電制御信号ＶＦＡＳＴの入力される急速充電制御端子９に接続され、ドレインが接点３に接続されている。
図１２は、本実施の形態に係るセンスアンプ回路のタイミングチャートである。時間Ｔｓ０〜Ｔｍ１では、スタンバイ状態における各信号を示し、時間Ｔｓ１〜Ｔｓ２では、セットアップ状態で読み出す場合の各信号を示し、時間Ｔｓ２〜Ｔｓ３では、通常の読出モード状態で読み出す場合の各信号を示している。
まず、時間Ｔｓ０では、スタンバイ状態とするため、スタンバイ制御信号ＶＳＴＢ、急速充電制御信号ＶＦＡＳＴにハイレベルが入力される。すなわち、スタンバイ制御端子７の電位および急速充電制御端子９の電位は電源ＶＣＣの電位となる（Ｓ２０１、Ｓ２０２）。
インバータＩＮＶ１０によりスタンバイ制御信号ＶＳＴＢが反転されてセンス制御信号ＶＣＴＬとなる。また、急速充電制御信号ＶＦＡＳＴによりＰ型ＦＥＴＱ７はオフである。このため、接点３の電位は電源ＶＣＣの反転である０Ｖとなる（Ｓ２０３）。このようにして、センスアンプ回路１０１はスタンバイ状態となる。
次に、時間Ｔｓ１で急速充電無の場合は、スタンバイ制御信号ＶＳＴＢにローレベル、急速充電制御信号ＶＦＡＳＴにハイレベルが入力される（Ｓ２１１、Ｓ２１２ａ）。すなわち、急速充電制御信号ＶＦＡＳＴによりＰ型ＦＥＴＱ７はオフのままである。スタンバイ制御端子７の電位が電源ＶＣＣの電位から０Ｖになると、接点３の電位（ＶＣＴＬ）は、抵抗素子Ｒ１およびＰ型ＦＥＴＱ５を介して０Ｖから電源ＶＣＣの電位に充電される（Ｓ２１３ａ）。これにより、Ｎ型ＦＥＴＱ２はメモリセルの読出しが可能となり、センスアンプ回路１０１はセットアップ状態となる。この場合、接点３の充電速度は抵抗素子Ｒ１およびＰ型ＦＥＴＱ５の電流によってリミットされるため、接点３の電位は緩やかに上昇する。
一方、時間Ｔｓ１で急速充電有の場合は、スタンバイ制御信号ＶＳＴＢにローレベル、急速充電制御信号ＶＦＡＳＴにローレベルが入力される（Ｓ２１１、Ｓ２１２ｂ）。すなわち、急速充電制御信号ＶＦＡＳＴによりＰ型ＦＥＴＱ７はオンとなる。スタンバイ制御端子７の電位および急速充電制御端子９の電位が電源ＶＣＣの電位から０Ｖになると、接点３の電位（ＶＣＴＬ）は、抵抗素子Ｒ１およびＰ型ＦＥＴＱ５を介した電流パスと、電源ＶＣＣからＰ型ＦＥＴＱ７を介した電流パスとを介して０Ｖから電源ＶＣＣの電位に充電される（Ｓ２１３ｂ）。これにより、Ｎ型ＦＥＴＱ２はメモリセルの読出しが可能となり、センスアンプ回路１０１はセットアップ状態となる。この場合、接点３の充電速度は抵抗素子Ｒ１およびＰ型ＦＥＴＱ５の電流またはＰ型ＦＥＴＱ７の電流の大きい方によってリミットされる。したがって、Ｐ型ＦＥＴＱ７の電流の設定によって、接点３（Ｎ型ＦＥＴＱ２のゲート）の電位が急峻に上昇するように急速充電することができる。
次に、時間Ｔｓ２では、急速充電制御信号ＶＦＡＳＴにハイレベルが入力され、急速充電制御端子９の電位が０Ｖから電源ＶＣＣの電位になると（Ｓ２２１）、読出モード状態となる。読出モード状態では、実施の形態１の図５と同様の動作となる。
以上のように、セットアップ状態において急速充電無の場合は、抵抗素子Ｒ１がハイパスフィルタとして設定されているため充電速度は制限されてしまう。しかし、セットアップ状態において急速充電有の場合は、Ｐ型ＦＥＴＱ７を自由に設定できるため充電速度を制御することが可能となる。すなわち、急速充電有の場合は、"Ｐ型ＦＥＴＱ７の電流＞抵抗素子Ｒ１の電流"に設定することで接点３を急速充電することが可能となる。
（実施の形態５）
以下、図面を参照して実施の形態５について説明する。本実施の形態は、実施の形態１のセンスアンプ回路に対し、低速読出モード／高速読出モードを切り替える機能を追加した例である。なお、その他の構成については、実施の形態１と同様である。また、本実施の形態の構成を、その他の実施の形態に適用することも可能である。
図１３は、本実施の形態に係るセンスアンプ回路の構成を示している。図１３のセンスアンプ回路１０１では、図２のセンスアンプ回路１０１に対して、モード切替回路１０４が追加されている。
モード切替回路１０４は、スタンバイ制御信号ＶＳＴＢ及びモード切替制御信号ＶＭＯＤＥに応じて、センスアンプ回路１０１の動作モードをスタンバイモード／低速読出モード／高速読出モードに切り替える回路である。図１３に示すように、モード切替回路１０４は、インバータＩＮＶ２、インバータＩＮＶ３、ＮＡＮＤゲートＮＡＮＤ１、ＮＯＲゲートＮＯＲ１、クロックドインバータＣＩＮＶを有している。
インバータＩＮＶ２は、入力がスタンバイ制御信号ＶＳＴＢの入力されるスタンバイ制御端子７に接続され、出力が接点１１（ＮＡＮＤゲートＮＡＮＤ１の一方の入力端）に接続されている。インバータＩＮＶ３は、入力がモード切替制御信号ＶＭＯＤＥの入力されるモード切替制御端子１０に接続され、出力が接点１３（ＮＯＲゲートの一方の入力端）に接続されている。
ＮＡＮＤゲートＮＡＮＤ１は、２つの入力端を有し、一方の入力端が接点１１に接続され、他方の入力端が接点１３に接続され、出力が接点１２（Ｐ型ＦＥＴＱのゲート）に接続されている。ＮＯＲゲートＮＯＲ１は、２つの入力端を有し、一方の入力端が接点１３に接続され、他方の入力端がスタンバイ制御端子７に接続され、出力が接点１４（クロックドインバータＣＩＮＶの制御端子）に接続されている。
クロックドインバータＣＩＮＶは、制御入力端が接点１４に接続され、信号入力端がデータ線２に接続され、出力端が接点３（Ｎ型ＦＥＴＱ２のゲート）に接続されている。
図１４は、本実施の形態に係るセンスアンプ回路の動作真理値表である。スタンバイ制御端子７の電位（ＶＳＴＢ）が０Ｖで、モード切替制御端子１０の電位（ＶＭＯＤＥ）が０Ｖのとき、Ｐ型ＦＥＴＱ５がオン、Ｎ型ＦＥＴＱ６がオフ、クロックドインバータＣＩＮＶがノンアクティブとなる。接点３の電位（ＶＣＴＬ）は、Ｐ型ＦＥＴＱ５のオンにより電源ＶＣＣの電位となる。したがって、Ｎ型ＦＥＴＱ２のゲートの電位が電源ＶＣＣの電位に固定された低速読出モード状態となる。
スタンバイ制御端子７の電位（ＶＳＴＢ）が０Ｖで、モード切替制御端子１０の電位（ＶＭＯＤＥ）が電源ＶＣＣの電位のとき、Ｐ型ＦＥＴＱ５がオフ、Ｎ型ＦＥＴＱ６がオフ、クロックドインバータＣＩＮＶがアクティブとなる。接点３の電位（ＶＣＴＬ）は、クロックドインバータＣＩＮＶのアクティブによって、データ線２の反転増幅した電位となる。したがって、Ｎ型ＦＥＴＱ２のゲートが増幅制御される高速読出モード状態となる。
スタンバイ制御端子７の電位（ＶＳＴＢ）が電源ＶＣＣの電位で、モード切替制御端子１０の電位（ＶＭＯＤＥ）が０Ｖまたは電源ＶＣＣの電位のとき、Ｐ型ＦＥＴＱ５がオフ、Ｎ型ＦＥＴＱ６がオン、クロックドインバータＣＩＮＶがノンアクティブとなる。接点３の電位（ＶＣＴＬ）は、Ｎ型ＦＥＴＱ６のオンにより０Ｖとなる。したがって、Ｎ型ＦＥＴＱ２のゲートの電位が０Ｖに固定されたスタンバイ状態となる。
このように、モード切替制御端子１０によって、高速読出モードと、低消費電力かつ低電圧動作可能な低速読出モードの２つの状態を切り替えることが可能となり、低速読出モードでは実施の形態１と同じノイズ耐性の高い状態を得られる。
その理由は、高速読出モードにおいて、データ線２の電位の微小振幅をクロックドインバータＣＩＮＶが反転増幅しＮ型ＦＥＴＱ２のゲートを制御することでオンセルまたはオフセルの電流に合わせてＮ型ＦＥＴＱ２のインピーダンスを可変させることで高速に接点４の電位を変化させることが可能となる。
低速読出モードにおいては、Ｎ型ＦＥＴＱ２のゲートの電位が電源ＶＣＣに固定された状態ではＰ型ＦＥＴＱ５からの電流パスは存在しないため消費電力が削減される。また、Ｎ型ＦＥＴＱ２のゲートの電位が電源ＶＣＣの電位を維持できるのは接点８の電位がＰ型ＦＥＴＱ５の閾値に到達するまでである。ここで、抵抗素子Ｒ１には電流パスが存在しないため接点８の電位は電源ＶＣＣの電位と同じであるため最低動作電圧は論理ゲートと同じであるため低電圧動作可能となる。さらに、接点３に対して抵抗素子Ｒ１、容量素子Ｃ１およびＰ型ＦＥＴＱ５が、実施の形態１と同じ構成で且つ同じ動作をしているためノイズ耐性が高い状態にすることが可能となる。
（実施の形態６）
以下、図面を参照して実施の形態６について説明する。本実施の形態は、実施の形態１のセンスアンプ回路に対し、スタンバイ制御信号ＶＳＴＢの入力を省略した例である。なお、その他の構成については、実施の形態１と同様である。また、本実施の形態の構成を、その他の実施の形態に適用することも可能である。
図１５は、本実施の形態に係るセンスアンプ回路の構成を示している。図１５のセンスアンプ回路１０１は、図２のセンスアンプ回路１０１に対し、インバータＩＮＶ１０の無い構成となっている。本実施の形態では、図１５に示すように、抵抗素子Ｒ１は、一端が電源ＶＣＣに接続され、他端が接点３（Ｎ型ＦＥＴＱ２のゲート）及び容量素子Ｃ１の一端に接続されている。容量素子Ｃ１は、一端が接点３及び抵抗素子Ｒ１の他端に接続され、他端が接地ＧＮＤに接続されている。
そして、容量素子Ｃ１および抵抗素子Ｒ１の設定値は、実施の形態１と同様に求められるが、図２の寄生容量Ｃ８は考慮する必要がない。したがって、容量素子Ｃ１は次の式２１となり、抵抗素子Ｒ１は次の式２２となる。
Ｃ１＝ＣＤ−Ｃ３ ・・・式（２１）
Ｒ１＝１／｛２π・ｆ・（Ｃ１−Ｃ３）｝ ・・・式（２２）
図１６は、本実施の形態に係るセンスアンプ回路１０１における、マイナスノイズを受けたときの動作波形を示している。図１６は、図２０、図６等と同様に、マイナスノイズが発生したときのＴ１０〜Ｔ２０の各信号を示している。
まず、センスアンプ回路１０１がオフセルの読出モード状態であるとすると、時間Ｔ１０では、接地ＧＮＤの電位および接点５の電位（ＶＳＥＮＳ）は０Ｖであり、データ線２の電位（ＶＬＩＮＥ）およびインバータＩＮＶ１の閾値（ＶＴＨ）は０Ｖ〜電源ＶＣＣの中間電位であり、接点３の電位（ＶＣＴＬ）は電源ＶＣＣの電位である。例えば、接点３の電位は３．６Ｖ、データ線２の電位は１．８Ｖ、インバータＩＮＶ１の閾値は１．７Ｖである。
次に、時間Ｔ１０から時間Ｔ１１では、フラッシュメモリ２０２が搭載されるマイコン（半導体装置）内で接地ＧＮＤにマイナスノイズが発生すると、データ線２の電位（ＶＬＩＮＥ）、接点３の電位（ＶＣＴＬ）、接点５の電位（ＶＳＥＮＳ）およびインバータＩＮＶ１の閾値（ＶＴＨ）は接地ＧＮＤの電位に追従してマイナス側−Ｖへ電位変動を開始する。
次に、時間Ｔ１１になると、データ線２の電位（ＶＬＩＮＥ）、接点３の電位（ＶＣＴＬ）、接点５の電位（ＶＳＥＮＳ）およびインバータＩＮＶ１の閾値（ＶＴＨ）は、接地ＧＮＤの電位に追従する。例えば、接地ＧＮＤの電位は０Ｖから−１．６Ｖとなると、接点３の電位は３．６Ｖから２．１Ｖへ、データ線２の電位は１．８Ｖから０．２Ｖへ、インバータＩＮＶ１の閾値は１．７Ｖから０．２Ｖへ、接点５の電位は０Ｖから−１．６Ｖとなり、インバータＩＮＶ１の閾値と接点５の電位差は１．８Ｖが保たれる。
本実施の形態では、容量素子Ｃ１を接点３に接続し、実施の形態１と同様に、マイナスノイズの発生時の影響を、データ線２と接点３とで同等にしたため、接点５の電位が、インバータＩＮＶ１の閾値を超えることがない。
したがって、時間Ｔ１１以降においてもデータ線２の電位（ＶＬＩＮＥ）、接点３の電位（ＶＣＴＬ）、接点５の電位（ＶＳＥＮＳ）およびインバータＩＮＶ１の閾値（ＶＴＨ）は接地ＧＮＤの電位に追従し、時間Ｔ２０まで追随し続ける。
さらに、時間Ｔ２０の電位を示すと、例えば、接地ＧＮＤの電位は−１．６Ｖから−２．４Ｖとなると、接点３の電位は２．１Ｖから１．６Ｖへ、データ線２の電位は−０．４Ｖへ、インバータＩＮＶ１の閾値は０．２Ｖから０Ｖへ、接点５の電位は−１．６Ｖから−２．４Ｖとなり、インバータＩＮＶ１の閾値と接点５の電位差は２．４Ｖが保たれる。
このように、本実施形態のセンスアンプ回路１０１は、搭載されるマイコンの接地ＧＮＤの電位がマイナス側−Ｖへ変動したとしても、データ線２の電位が"Ｎ型ＦＥＴのゲート電圧−閾値"より低下することはない。よって、オフセルの読出しにおいて、間違ったデータが出力端子６へ出力されることはなくなる。
その理由は、容量素子Ｃ１を接点３に接続し上記のような容量に設定したことにより、図１６に示すように時間Ｔ１１以降においても、データ線２と接点３の電位差は一定のためＮ型ＦＥＴＱ２のゲートとソースの電位差であるＶｇｓも一定のため電流は変化しない。Ｎ型ＦＥＴＱ２と直列接続されたＰ型ＦＥＴＱ１も電流変化はなく、Ｐ型ＦＥＴＱ１と電流ミラーを構成しているＰ型ＦＥＴＱ３も電流変化はなく、接点５の電位は接地ＧＮＤの電位に追従するのみでインバータＩＮＶ１の閾値を越えることはなく、オフセルを読出し時にオンセルと誤読出しされることはない。
（実施の形態７）
以下、図面を参照して実施の形態７について説明する。本実施の形態では、実施の形態６のセンスアンプ回路に対し、センス回路１０２の出力段の構成を変更した例について説明する。なお、その他の構成については、実施の形態６と同様である。また、本実施の形態の構成を、その他の実施の形態に適用することも可能である。
図１７は、本実施の形態に係るセンスアンプ回路の構成を示している。図１７のセンスアンプ回路１０１は、図１５のセンスアンプ回路１０１に対し、Ｐ型ＦＥＴＱ３及びＮ型ＦＥＴＱ４が無く、Ｐ型ＦＥＴＱ１に基準電圧ＶＲＥＦが入力される構成となっている。
すなわち、図１７に示すように、センス回路１０２は、電源ＶＣＣとデータ線２との間に直列に接続されたＰ型ＦＥＴＱ１及びＮ型ＦＥＴＱ２により構成されている。Ｐ型ＦＥＴＱ１は、ゲートが基準電圧入力端子１に接続され、ソースが電源ＶＣＣに接続され、ドレインが接点５（センス回路１０２の出力端子）に接続されている。Ｎ型ＦＥＴＱ２は、ゲートが接点３（抵抗素子Ｒ１と容量素子Ｃ１の中間）に接続され、ドレインがＰ型ＦＥＴＱ１のドレイン（接点５）に接続され、ソースがデータ線２に接続されている。すなわち、Ｐ型ＦＥＴＱ１及びＮ型ＦＥＴＱ２の間のノードを含む経路でインバータＩＮＶ１に接続されている。
本実施の形態のように、センス回路の構成を、実施の形態６等のようなカレントミラーではなく、その他の回路構成に変更した場合でも、同様の効果を得ることができる。すなわち、少なくとも、データ線２にセンシングトランジスタ（Ｎ型ＦＥＴＱ２）が接続され、接点３に抵抗素子Ｒ１及び容量素子Ｃ１が接続された構成であればよい。そして、容量素子Ｃ１の容量を寄生容量ＣＤに基づいて設定することで、ノイズの発生による誤読出しを防止することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、上記実施の形態では、フラッシュメモリのセンスアンプ回路について説明したが、フラッシュメモリに限らず、その他のＲＯＭ等の不揮発性メモリや、ＳＲＡＭ，ＤＲＡＭ等の揮発性メモリであってもよい。
１ 基準電圧入力端子（基準電圧ＶＲＥＦ）
２ データ線（データ線信号ＶＬＩＮＥ）
３ 接点（センス制御信号ＶＣＴＬ）
４ 接点（ミラー信号ＶＭＩＲＲ）
５ 接点（センス信号ＶＳＥＮＳ）
６ 出力端子（出力信号ＶＯＵＴ）
７ スタンバイ制御端子（スタンバイ制御信号ＶＳＴＢ）
８ 接点
９ 急速充電制御端子（急速充電制御信号ＶＦＡＳＴ）
１０ モード切替制御端子（モード切替制御信号ＶＭＯＤＥ）
１１〜１４ 接点
１０１ センスアンプ回路
１０２ センス回路
１０３ 制御回路
１０４ モード切替回路
２０２ フラッシュメモリ
２１１ 入出力制御回路
２１２ 読出回路
２１３ 書込回路
２１４ アドレスデコーダ
２１５ 列選択回路
２１６ 行選択回路
２１７ メモリセルアレイ
２１８ 基準電圧発生回路
２２１ 外部制御信号
２２２ アドレス信号
２２３ 内部制御信号
２２４ データ出力端子
２２５ データ入力端子
２２６ 列アドレスデコード信号
２２７ 行アドレスデコード信号
２２８ ワード線
２２９ ビット線
３０１ Ｐ型半導体基板
３０２Ｎ Ｎ型ウェル領域
３０２Ｐ Ｐ型ウェル領域
３０３ Ｎ＋型活性領域
３０４ ＳｉＯ２膜
３０５ ポリシリコン膜
３１１、３１２ 配線
３１３ ＳｉＯ２膜
Ｃ１ 容量素子
Ｒ１ 抵抗素子
ＰＦ１ フィルタ
ＣＤ、Ｃ３、Ｃ８、ＣＬ 寄生容量
Ｑ１、Ｑ３、Ｑ５、Ｑ７ Ｐ型ＦＥＴ（電界効果トランジスタ）
Ｑ２、Ｑ４、Ｑ６ Ｎ型ＦＥＴ（電界効果トランジスタ）
ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ１０ インバータ
ＣＩＮＶ クロックドインバータ
ＮＡＮＤ１ ＮＡＮＤゲート
ＮＯＲ１ ＮＯＲゲート

Claims (21)

  1. 第１の電源と、メモリセルまで延在するメモリセル接続線を介した第２の電源との間に接続されたセンシングトランジスタと、
    前記センシングトランジスタの制御端子と前記第１の電源との間に接続された抵抗素子と、
    前記センシングトランジスタの制御端子と前記第２の電源との間に接続された容量素子と、
    を備え、
    前記第２の電源の電位は接地電位である、
    センスアンプ回路。
  2. 前記センシングトランジスタから前記容量素子を介した前記第２の電源までの第１の容量は、前記センシングトランジスタから前記メモリセル接続線を介した前記第２の電源までの第２の容量に等しい容量である、
    請求項１に記載のセンスアンプ回路。
  3. 前記センシングトランジスタに流れる電流をミラーするカレントミラー回路を有し、
    前記センシングトランジスタから前記容量素子を介した前記第２の電源までの第１の容量は、前記センシングトランジスタから前記メモリセル接続線を介した前記第２の電源までの第２の容量と、前記カレントミラー回路の出力側の回路の第３の容量とに基づいた容量である、
    請求項１に記載のセンスアンプ回路。
  4. 前記第３の容量は、前記カレントミラー回路の出力側トランジスタの寄生容量、前記出力側トランジスタから前記センスアンプ回路の出力回路である出力インバータまでの出力配線の全体の寄生容量、前記出力インバータの寄生容量を合計した容量である、
    請求項３に記載のセンスアンプ回路。
  5. 前記出力配線は、出力制御トランジスタとの接続を含む経路で前記出力側トランジスタと前記出力インバータとを接続し、
    前記出力配線の全体の寄生容量は、前記出力側トランジスタから前記出力インバータまでの配線の寄生容量、前記出力制御トランジスタの寄生容量を合計した容量である、
    請求項４に記載のセンスアンプ回路。
  6. 前記第１の容量は、前記容量素子の容量、前記センシングトランジスタの寄生容量、前記容量素子から前記センシングトランジスタまで接続する容量配線の全体の寄生容量を合計した容量である、
    請求項２乃至５のいずれか一項に記載のセンスアンプ回路。
  7. 前記容量配線は、入力制御トランジスタとの接続を含む経路で前記センシングトランジスタと前記容量素子とを接続し、
    前記容量配線の全体の寄生容量は、前記センシングトランジスタから前記容量素子までの配線の寄生容量と、前記入力制御トランジスタの寄生容量を合計した容量である、
    請求項６に記載のセンスアンプ回路。
  8. 前記第２の容量は、前記センシングトランジスタの寄生容量、前記メモリセル接続線の全体の寄生容量、メモリセルの寄生容量を合計した容量である、
    請求項２乃至７のいずれか一項に記載のセンスアンプ回路。
  9. 前記メモリセル接続線は、メモリセルの列を選択する列選択回路を介して前記センシングトランジスタとメモリセルとを接続し、
    前記メモリセル接続線の全体の寄生容量は、前記センシングトランジスタから前記列選択回路までのデータ線の寄生容量、前記列選択回路の寄生容量、前記列選択回路から前記メモリセルまでのビット線の寄生容量を合成した容量である、
    請求項８に記載のセンスアンプ回路。
  10. 前記抵抗素子の抵抗値は、前記第２の電源の電位側へ電位変動するノイズの周波数と前記第１の容量とに基づいた値である、
    請求項２乃至９のいずれか一項に記載のセンスアンプ回路。
  11. 前記容量素子は、ＭＯＳトランジスタで構成され、
    前記容量素子の容量は、前記ＭＯＳトランジスタのゲート容量である、
    請求項１乃至１０のいずれか一項に記載のセンスアンプ回路。
  12. 前記容量素子は、前記センスアンプ回路を含む半導体装置において、同一配線層内で離間して平行に延在配置された２つの配線により構成され、
    前記容量素子の容量は、前記２つの配線間の絶縁膜の容量である、
    請求項１乃至１０のいずれか一項に記載のセンスアンプ回路。
  13. 前記容量素子は、前記センスアンプ回路を含む半導体装置において、上層配線層の上層配線と下層配線層の下層配線により構成され、
    前記容量素子の容量は、前記上層配線と前記下層配線間の絶縁膜の容量である、
    請求項１乃至１０のいずれか一項に記載のセンスアンプ回路。
  14. 第１の電源とデータ線との間に直列に接続された第１及び第２のトランジスタと、
    前記第１及び第２のトランジスタ間の中間ノードを含む経路で接続された出力インバータと、
    前記第２のトランジスタのゲートと前記第１の電源との間に接続された抵抗素子と、
    前記第２のトランジスタのゲートと第２の電源との間に接続された容量素子と、
    を備え、
    前記第２の電源の電位は接地電位である、
    センスアンプ回路。
  15. 前記第１のトランジスタとカレントミラー接続された第３のトランジスタと、
    前記第１の電源と前記第２の電源との間に、前記第３のトランジスタと直列に接続された第４のトランジスタと、を備え、
    前記出力インバータは、前記第３及び第４のトランジスタ間の中間ノードに接続されている、
    請求項１４に記載のセンスアンプ回路。
  16. 前記第１の電源と前記第２の電源との間に接続され、インバータを構成する第５及び第６のトランジスタを備え、
    前記第２のトランジスタのゲートは、前記第５及び第６のトランジスタの中間ノードに接続され、
    直列に接続された前記抵抗素子と前記容量素子の中間ノードは、前記第５のトランジスタの前記第１の電源側の端子に接続されている、
    請求項１４または１５に記載のセンスアンプ回路。
  17. 前記第１の電源と前記第２の電源との間に接続され、インバータを構成する第５及び第６のトランジスタを備え、
    前記第２のトランジスタのゲートは、前記第５及び第６のトランジスタの中間ノードに接続され、
    前記抵抗素子は、前記第１の電源と前記第５のトランジスタの間に接続され、
    前記容量素子は、一端が前記第２のトランジスタのゲートに接続されている、
    請求項１４または１５に記載のセンスアンプ回路。
  18. 前記第１の電源と前記第２の電源との間に接続され、インバータを構成する第５及び第６のトランジスタを備え、
    前記第２のトランジスタのゲートは、前記第５及び第６のトランジスタの中間ノードに接続され、
    前記抵抗素子は、前記第５及び第６のトランジスタの間に接続され、
    前記容量素子は、一端が前記第２のトランジスタのゲートに接続されている、
    請求項１４または１５に記載のセンスアンプ回路。
  19. 前記第２のトランジスタのゲートに接続され、当該ゲートの充電速度を切り替えるための充電制御トランジスタを備えている、
    請求項１４乃至１８のいずれか一項に記載のセンスアンプ回路。
  20. 前記第２のトランジスタのゲート、前記第５のトランジスタのゲート、前記第６のトランジスタのゲートにそれぞれ接続され、前記センスアンプ回路の読出モードを切り替えるためのモード切替回路を備えている、
    請求項１６乃至１８のいずれか一項に記載のセンスアンプ回路。
  21. 複数のメモリセルが行方向及び列方向にアレイ状に配列されたメモリセルアレイと、
    前記列方向に延在し前記複数のメモリセルに接続される複数のビット線と、
    前記複数のビット線に接続される複数のセンスアンプ回路と、を備え、
    前記複数のセンスアンプ回路の各々は、
    第１の電源と前記複数のビット線のいずれかとの間に接続されたセンシングトランジスタと、
    前記センシングトランジスタの制御端子と前記第１の電源との間に接続された抵抗素子と、
    前記センシングトランジスタの制御端子と第２の電源との間に接続された容量素子と、
    を備え、
    前記第２の電源の電位は接地電位である、
    半導体記憶装置。
JP2012038511A 2012-02-24 2012-02-24 センスアンプ回路及び半導体記憶装置 Expired - Fee Related JP5832336B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2012038511A JP5832336B2 (ja) 2012-02-24 2012-02-24 センスアンプ回路及び半導体記憶装置
US13/774,975 US9117494B2 (en) 2012-02-24 2013-02-22 Sense amplifier circuit and semiconductor memory device
US14/813,000 US9659607B2 (en) 2012-02-24 2015-07-29 Sense amplifier circuit and semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2012038511A JP5832336B2 (ja) 2012-02-24 2012-02-24 センスアンプ回路及び半導体記憶装置

Publications (2)

Publication Number Publication Date
JP2013175251A JP2013175251A (ja) 2013-09-05
JP5832336B2 true JP5832336B2 (ja) 2015-12-16

Family

ID=49002720

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012038511A Expired - Fee Related JP5832336B2 (ja) 2012-02-24 2012-02-24 センスアンプ回路及び半導体記憶装置

Country Status (2)

Country Link
US (2) US9117494B2 (ja)
JP (1) JP5832336B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9830979B1 (en) * 2016-05-26 2017-11-28 Taiwan Semiconductor Manufacturing Company Limited Systems and methods for controlling a sense amplifier
KR102660729B1 (ko) * 2016-10-28 2024-04-26 삼성전자주식회사 전원 잡음을 검출하는 불휘발성 메모리 장치 및 그것의 동작 방법
CN107464581B (zh) * 2017-08-09 2020-05-01 上海华虹宏力半导体制造有限公司 灵敏放大器电路
TWI786010B (zh) * 2022-04-06 2022-12-01 円星科技股份有限公司 使一電路模組具備可靠容限設定的方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2885726B1 (fr) * 2005-05-11 2007-07-06 Atmel Corp Circuit amplificateur de detection pour la detection parallele de quatre niveaux de courant
US7636264B2 (en) * 2007-02-09 2009-12-22 Atmel Corporation Single-ended sense amplifier for very low voltage applications
JP2009151886A (ja) * 2007-12-21 2009-07-09 Toshiba Corp 半導体記憶装置
JP5048535B2 (ja) 2008-01-29 2012-10-17 ルネサスエレクトロニクス株式会社 センスアンプ回路、及びそれを用いた半導体記憶装置
JP5607870B2 (ja) * 2008-04-25 2014-10-15 ピーエスフォー ルクスコ エスエイアールエル 電流センス回路及びこれを備えた半導体記憶装置
US8654600B1 (en) * 2011-03-01 2014-02-18 Lattice Semiconductor Corporation Low-voltage current sense amplifier

Also Published As

Publication number Publication date
US20130223164A1 (en) 2013-08-29
US20150332741A1 (en) 2015-11-19
US9659607B2 (en) 2017-05-23
US9117494B2 (en) 2015-08-25
JP2013175251A (ja) 2013-09-05

Similar Documents

Publication Publication Date Title
JP6308831B2 (ja) 半導体記憶装置
JP4824500B2 (ja) 半導体記憶装置
US20080080235A1 (en) Power line compensation for flash memory sense amplifiers
TWI545697B (zh) 用於先進奈米快閃記憶體裝置之高速感測技術
US7965569B2 (en) Semiconductor storage device
TWI691971B (zh) 組態用於存取快閃記憶體單元之陣列行及列的方法與設備
JP3702038B2 (ja) 遅延回路
JP5832336B2 (ja) センスアンプ回路及び半導体記憶装置
US9601209B2 (en) Voltage generator and semiconductor memory device
US8503247B2 (en) Semiconductor storage apparatus, and method and system for boosting word lines
JP2003068070A (ja) 不揮発性強誘電体メモリ装置の参照電圧発生回路
TW200532688A (en) Semiconductor storage device
US9401192B2 (en) Ferroelectric memory device and timing circuit to control the boost level of a word line
JP6219060B2 (ja) 不揮発性半導体記憶装置、及び不揮発性記憶装置データ読出し方法
US7782653B2 (en) Semiconductor memory device and method of operating the semiconductor memory device
JP5337010B2 (ja) 半導体集積回路
JPH0289292A (ja) 半導体メモリ
JP2011146100A (ja) 半導体記憶装置及びその読出し方法
US8400850B2 (en) Semiconductor storage device and its cell activation method
US8963532B2 (en) Reference current distribution
JP6522186B2 (ja) 半導体記憶装置
JP3805987B2 (ja) 半導体記憶装置
JP2016051489A (ja) 半導体装置
US20230178543A1 (en) Semiconductor device
JP6802313B2 (ja) デュアルポートｓｒａｍ

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140814

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150223

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150317

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150515

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20151006

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20151027

R150 Certificate of patent or registration of utility model

Ref document number: 5832336

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees