JP3244928B2 - 半導体回路装置 - Google Patents
半導体回路装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、集積回路（ＩＣ）内部
の制御回路に対し、複数種の制御を、ＩＣの外部および
内部から行う場合に適した半導体回路装置に係わり、特
に複数のファンクション（機能）を備えるＭＯＳメモリ
ＩＣにおいて、ファンクションの選択を外部入力端子か
らの電圧制御によりなされるものに使用されるものであ
る。
の制御回路に対し、複数種の制御を、ＩＣの外部および
内部から行う場合に適した半導体回路装置に係わり、特
に複数のファンクション（機能）を備えるＭＯＳメモリ
ＩＣにおいて、ファンクションの選択を外部入力端子か
らの電圧制御によりなされるものに使用されるものであ
る。
【０００２】
【従来の技術】近年、ＭＯＳメモリは、機能の多様化が
要求されるようになってきている。例えば１つのメモリ
ＩＣにおいて、ビット構成を変更することができる機能
を持つもの（バイト・モード機能）や、ファンクション
・テストを行うにあたり、そのテスト時間の短縮化を図
るための機能を持つもの（テスト・モード機能）等、シ
ステム的に高付加価値のメモリＩＣが要求されている。
要求されるようになってきている。例えば１つのメモリ
ＩＣにおいて、ビット構成を変更することができる機能
を持つもの（バイト・モード機能）や、ファンクション
・テストを行うにあたり、そのテスト時間の短縮化を図
るための機能を持つもの（テスト・モード機能）等、シ
ステム的に高付加価値のメモリＩＣが要求されている。
【０００３】これらバイト・モード、テスト・モード等
において、それぞれのファンクション選択は、半導体チ
ップ内にファンクション選択端子を設け、外部からの電
圧制御により行われている。
において、それぞれのファンクション選択は、半導体チ
ップ内にファンクション選択端子を設け、外部からの電
圧制御により行われている。
【０００４】バイト・モード機能を備えるメモリＩＣの
場合、ファンクション選択端子に、例えば“Ｈ”（高）
レベル電圧が印加されると、×１ビット・ファンクショ
ン、“Ｌ”（低）レベル電圧が印加されると、×４ビッ
ト・ファンクションとなるようなシステムとなってい
る。
場合、ファンクション選択端子に、例えば“Ｈ”（高）
レベル電圧が印加されると、×１ビット・ファンクショ
ン、“Ｌ”（低）レベル電圧が印加されると、×４ビッ
ト・ファンクションとなるようなシステムとなってい
る。
【０００５】このファンクションの切り替えは、図５に
示すように、ファンクション選択コントロール回路１に
よりコントロールされる。ファンクション選択端子２に
例えば“Ｈ”レベルが印加されると、ファンクション選
択コントロール回路１により、×１ビット用回路３は活
性化され、×４ビット用回路４は非活性化される。同様
に、端子２に例えば“Ｌ”レベルが印加されると、×４
ビット用回路４は活性化され、×１ビット用回路３は非
活性化されるようになっている。
示すように、ファンクション選択コントロール回路１に
よりコントロールされる。ファンクション選択端子２に
例えば“Ｈ”レベルが印加されると、ファンクション選
択コントロール回路１により、×１ビット用回路３は活
性化され、×４ビット用回路４は非活性化される。同様
に、端子２に例えば“Ｌ”レベルが印加されると、×４
ビット用回路４は活性化され、×１ビット用回路３は非
活性化されるようになっている。
【０００６】尚、上記×１ビット用回路３とは、例えば
４ＭビットメモリＩＣの場合、４Ｍ×１ビット（１ビッ
トのデータ出力）となるメモリであり、×４ビット用回
路４とは、例えば４ＭビットＩＣの場合、１Ｍ×４ビッ
ト（４ビット並列データ出力）となるメモリであり、こ
れらいずれの場合でも、同じ４Ｍビットのメモリ・セル
・アレイが使用され、これらいずれのメモリとして使用
するかの配線の切り替え信号に、ファンクション選択コ
ントロール回路１の２つの出力が使用されるのである。
４ＭビットメモリＩＣの場合、４Ｍ×１ビット（１ビッ
トのデータ出力）となるメモリであり、×４ビット用回
路４とは、例えば４ＭビットＩＣの場合、１Ｍ×４ビッ
ト（４ビット並列データ出力）となるメモリであり、こ
れらいずれの場合でも、同じ４Ｍビットのメモリ・セル
・アレイが使用され、これらいずれのメモリとして使用
するかの配線の切り替え信号に、ファンクション選択コ
ントロール回路１の２つの出力が使用されるのである。
【０００７】一方、テスト・モード機能を備えるＩＣの
場合、そのファンクションの切り替えは、上述のバイト
・モード機能の場合と同様に、図５に対応するファンク
ション選択コントロール回路によりコントロールされ
る。例えばファンクション選択端子に“Ｈ”レベルが印
加されると、テスト・モード・ファンクションとなり、
“Ｌ”レベルが印加されると、通常のファンクションと
なるようなシステムとなっている。
場合、そのファンクションの切り替えは、上述のバイト
・モード機能の場合と同様に、図５に対応するファンク
ション選択コントロール回路によりコントロールされ
る。例えばファンクション選択端子に“Ｈ”レベルが印
加されると、テスト・モード・ファンクションとなり、
“Ｌ”レベルが印加されると、通常のファンクションと
なるようなシステムとなっている。
【０００８】ところで、バイト・モード機能、テスト・
モード機能等において、それぞれ複数のファンクション
機能を備えるＩＣが、必ずしもいつもは要求されない場
合がある。よって、例えば複数ファンクション機能の製
品（ＩＣ）を、単ファンクション機能に固定させる場合
（例えば端子２により、回路３のみを活性化状態におく
場合）の方法として、マスクマスタースライス（例えば
Ａｌマスク）により、ファンクション選択端子を定電圧
源に接続させることで対応するか、あるいはファンクシ
ョン選択端子のボンディングワイヤを、定電圧源のリー
ドフレームもしくはそのベッド部に接続させることで対
応している。
モード機能等において、それぞれ複数のファンクション
機能を備えるＩＣが、必ずしもいつもは要求されない場
合がある。よって、例えば複数ファンクション機能の製
品（ＩＣ）を、単ファンクション機能に固定させる場合
（例えば端子２により、回路３のみを活性化状態におく
場合）の方法として、マスクマスタースライス（例えば
Ａｌマスク）により、ファンクション選択端子を定電圧
源に接続させることで対応するか、あるいはファンクシ
ョン選択端子のボンディングワイヤを、定電圧源のリー
ドフレームもしくはそのベッド部に接続させることで対
応している。
【０００９】
【発明が解決しようとする課題】しかしながら、ファン
クション機能の選択をマスク・マスタースライスにて行
うことは、複数ファンクション機能用のマスクと単ファ
ンクション機能用のマスクとの両方を用意する必要があ
り、ＩＣ製造コストが高くなってしまう。また、マスク
・マスタースライスを例えばＡｌマスクで行う場合、Ｉ
Ｃ製造過程におけるＡｌ工程後は、ファンクション機能
の変更ができなくなってしまう。
クション機能の選択をマスク・マスタースライスにて行
うことは、複数ファンクション機能用のマスクと単ファ
ンクション機能用のマスクとの両方を用意する必要があ
り、ＩＣ製造コストが高くなってしまう。また、マスク
・マスタースライスを例えばＡｌマスクで行う場合、Ｉ
Ｃ製造過程におけるＡｌ工程後は、ファンクション機能
の変更ができなくなってしまう。
【００１０】一方、定電圧源のリードフレームに、ファ
ンクション選択端子のボンディングワイヤを接続させる
ためには、あらかじめファンクション選択端子を、定電
圧源端子の近くに配置させる必要があり、レイアウト的
な制約が生じてしまう。
ンクション選択端子のボンディングワイヤを接続させる
ためには、あらかじめファンクション選択端子を、定電
圧源端子の近くに配置させる必要があり、レイアウト的
な制約が生じてしまう。
【００１１】また、上記ベッド部にファンクション選択
端子のボンディングワイヤを接続させる場合は、ベッド
部の電位は、“Ｈ”レベルもしくは“Ｌ”レベルのいず
れかであるため、所望のレベルが得られない場合があ
り、この場合は、対処できないことになる。
端子のボンディングワイヤを接続させる場合は、ベッド
部の電位は、“Ｈ”レベルもしくは“Ｌ”レベルのいず
れかであるため、所望のレベルが得られない場合があ
り、この場合は、対処できないことになる。
【００１２】本発明は上記実情に鑑みてなされたもの
で、通常はＩＣの外部入力端子となる制御入力端子から
の電圧制御により、ファンクション機能の選択を行うこ
とができる回路（特にＩＣ）において、ファンクション
機能を単機能に固定する場合に行う上記制御入力端子へ
の定電圧供給を、マスク・マスタースライスあるいはボ
ンディングワイヤによる入力切り替えを行わずに可能と
させる半導体回路装置を提供しようとするものである。
で、通常はＩＣの外部入力端子となる制御入力端子から
の電圧制御により、ファンクション機能の選択を行うこ
とができる回路（特にＩＣ）において、ファンクション
機能を単機能に固定する場合に行う上記制御入力端子へ
の定電圧供給を、マスク・マスタースライスあるいはボ
ンディングワイヤによる入力切り替えを行わずに可能と
させる半導体回路装置を提供しようとするものである。
【００１３】
【課題を解決するための手段と作用】本発明は、入力端
子と、第１の電源と第１のノードとの間に接続された第
１のヒューズと、前記第１のノードをゲート入力とし前
記第１の電源と前記入力端子との間に接続された第１の
ＭＯＳトランジスタと、第２の電源と第２のノードとの
間に接続された第２のヒューズと、前記第２のノードを
ゲート入力とし前記第２の電源と前記入力端子との間に
接続された第２のＭＯＳトランジスタと、前記第２の電
源と前記第１のノードとの間に接続された第１の抵抗素
子と、前記第１の電源と前記第２のノードとの間に接続
された第２の抵抗素子と、前記入力端子に接続された制
御回路とを具備し、前記第１，第２のヒューズが切断さ
れない状態においては、前記第１，第２のＭＯＳトラン
ジスタはノーマリー・オフ状態であり、該制御回路によ
るその後段回路の制御は、前記入力端子から与えられる
信号、または前記第１，第２のヒューズの切断により前
記第１，第２のＭＯＳトランジスタから出力される信号
で行うことを特徴とする半導体回路装置である。
子と、第１の電源と第１のノードとの間に接続された第
１のヒューズと、前記第１のノードをゲート入力とし前
記第１の電源と前記入力端子との間に接続された第１の
ＭＯＳトランジスタと、第２の電源と第２のノードとの
間に接続された第２のヒューズと、前記第２のノードを
ゲート入力とし前記第２の電源と前記入力端子との間に
接続された第２のＭＯＳトランジスタと、前記第２の電
源と前記第１のノードとの間に接続された第１の抵抗素
子と、前記第１の電源と前記第２のノードとの間に接続
された第２の抵抗素子と、前記入力端子に接続された制
御回路とを具備し、前記第１，第２のヒューズが切断さ
れない状態においては、前記第１，第２のＭＯＳトラン
ジスタはノーマリー・オフ状態であり、該制御回路によ
るその後段回路の制御は、前記入力端子から与えられる
信号、または前記第１，第２のヒューズの切断により前
記第１，第２のＭＯＳトランジスタから出力される信号
で行うことを特徴とする半導体回路装置である。
【００１４】即ち本発明は、上記制御回路により複数機
能の選択を行うための、上記制御回路の入力信号レベル
の選択を、上記制御入力端子から行えるようにすると共
に、上記第１または第２のヒューズの切断でも行えるよ
うにすることにより、上記制御入力端子がＩＣの外部入
力端子である場合、この端子から上記制御回路へ所望の
信号レベルを供給でき、この信号レベルのＩＣ外部から
の供給が不要となった場合には、上記各ヒューズのうち
のいずれかを切断するだけで、“Ｈ”、“Ｌ”いずれか
のレベルを、ＩＣ内から固定的に上記制御回路の入力と
することができ、以て、この制御回路の機能選択を、い
ずれか一方に固定できるようにしたものである。
能の選択を行うための、上記制御回路の入力信号レベル
の選択を、上記制御入力端子から行えるようにすると共
に、上記第１または第２のヒューズの切断でも行えるよ
うにすることにより、上記制御入力端子がＩＣの外部入
力端子である場合、この端子から上記制御回路へ所望の
信号レベルを供給でき、この信号レベルのＩＣ外部から
の供給が不要となった場合には、上記各ヒューズのうち
のいずれかを切断するだけで、“Ｈ”、“Ｌ”いずれか
のレベルを、ＩＣ内から固定的に上記制御回路の入力と
することができ、以て、この制御回路の機能選択を、い
ずれか一方に固定できるようにしたものである。
【００１５】
【実施例】以下、図面を参照して本発明の一実施例を説
明する。図１は、同実施例の回路構成図であるが、これ
は図５のものと対応させた場合の例であるから、対応箇
所には同一符号を用いる。
明する。図１は、同実施例の回路構成図であるが、これ
は図５のものと対応させた場合の例であるから、対応箇
所には同一符号を用いる。
【００１６】入力端子であるファンクション選択端子２
に、Ｐチャネル型ＭＯＳトランジスタＰ１の一端を、Ｎ
チャネル型トランジスタＮ１の一端をそれぞれ接続す
る。ＰＭＯＳトランジスタＰ１の他端は電源Ｖｃｃに、
ＮＭＯＳトランジスタＮ１の他端はＧＮＤ（接地）に接
続する。
に、Ｐチャネル型ＭＯＳトランジスタＰ１の一端を、Ｎ
チャネル型トランジスタＮ１の一端をそれぞれ接続す
る。ＰＭＯＳトランジスタＰ１の他端は電源Ｖｃｃに、
ＮＭＯＳトランジスタＮ１の他端はＧＮＤ（接地）に接
続する。
【００１７】ＰＭＯＳトランジスタＰ１のゲートは、ヒ
ューズ１１を介して電源Ｖｃｃに接続すると同時に、抵
抗素子１２を介して接地する。抵抗素子１２の抵抗値
は、ヒューズ１１が切断されていない状態において、Ｐ
ＭＯＳトランジスタＰ１が充分オフするような値に設定
する。
ューズ１１を介して電源Ｖｃｃに接続すると同時に、抵
抗素子１２を介して接地する。抵抗素子１２の抵抗値
は、ヒューズ１１が切断されていない状態において、Ｐ
ＭＯＳトランジスタＰ１が充分オフするような値に設定
する。
【００１８】ＮＭＯＳトランジスタＮ１のゲートは、ヒ
ューズ１３を介して接地すると同時に、抵抗素子１４を
介して電源Ｖｃｃに接続する。抵抗素子１４の抵抗値
は、ヒューズ１３が切断されていない状態において、Ｎ
ＭＯＳトランジスタＮ１が充分オフするような値に設定
する。
ューズ１３を介して接地すると同時に、抵抗素子１４を
介して電源Ｖｃｃに接続する。抵抗素子１４の抵抗値
は、ヒューズ１３が切断されていない状態において、Ｎ
ＭＯＳトランジスタＮ１が充分オフするような値に設定
する。
【００１９】ファンクション選択端子２は、ＩＣの外部
入力端子を構成している。この様な図１の構成とするこ
とにより、ＰＭＯＳトランジスタＰ１側のヒューズ１１
を切断することで、ＰＭＯＳトランジスタＰ１がオン
し、ファンクション選択端子２に“Ｈ”レベルが印加さ
れる。同様に、ＮＭＯＳトランジスタＮ１側のヒューズ
１３を切断することで、ＮＭＯＳトランジスタＮ１がオ
ンし、ファンクション選択端子２に“Ｌ”レベルが印加
される。
入力端子を構成している。この様な図１の構成とするこ
とにより、ＰＭＯＳトランジスタＰ１側のヒューズ１１
を切断することで、ＰＭＯＳトランジスタＰ１がオン
し、ファンクション選択端子２に“Ｈ”レベルが印加さ
れる。同様に、ＮＭＯＳトランジスタＮ１側のヒューズ
１３を切断することで、ＮＭＯＳトランジスタＮ１がオ
ンし、ファンクション選択端子２に“Ｌ”レベルが印加
される。
【００２０】従って、ＩＣの内部でファンクション選択
コントロール回路１を、図５の回路３か４のうちの一方
を選択（活性）状態にできる。またヒューズ１１、１３
を切断しないことで、トランジスタＰ１、Ｎ１はノーマ
リー・オフ状態となっているので、ＩＣの外部から、フ
ァンクション選択端子２により、制御回路であるファン
クション選択コントロール回路１を介して、図５の回路
３、４のいずれかを選択駆動できるものである。
コントロール回路１を、図５の回路３か４のうちの一方
を選択（活性）状態にできる。またヒューズ１１、１３
を切断しないことで、トランジスタＰ１、Ｎ１はノーマ
リー・オフ状態となっているので、ＩＣの外部から、フ
ァンクション選択端子２により、制御回路であるファン
クション選択コントロール回路１を介して、図５の回路
３、４のいずれかを選択駆動できるものである。
【００２１】図２は、本発明の異なる実施例である。こ
の例は、図１の抵抗素子１２をＮＭＯＳトランジスタＮ
３で置換し、このＭＯＳトランジスタのゲートを電源Ｖ
ｃｃにより駆動し、抵抗素子１４をＰＭＯＳトランジス
タＰ３で置換し、このトランジスタのゲートを、接地電
位で駆動する。トランジスタＮ３、Ｐ３のサイズは、ヒ
ューズ１１、１３が切断されていない状態において、ト
ランジスタＰ２、Ｎ２が充分オフするようなサイズに設
定しておく。この図２のものの作用効果は、図１のもの
と同様である。
の例は、図１の抵抗素子１２をＮＭＯＳトランジスタＮ
３で置換し、このＭＯＳトランジスタのゲートを電源Ｖ
ｃｃにより駆動し、抵抗素子１４をＰＭＯＳトランジス
タＰ３で置換し、このトランジスタのゲートを、接地電
位で駆動する。トランジスタＮ３、Ｐ３のサイズは、ヒ
ューズ１１、１３が切断されていない状態において、ト
ランジスタＰ２、Ｎ２が充分オフするようなサイズに設
定しておく。この図２のものの作用効果は、図１のもの
と同様である。
【００２２】図３は、本発明の異なる実施例である。こ
の例は、図１の抵抗素子１２をＰＭＯＳトランジスタＰ
５で置換し、このＭＯＳトランジスタのゲートを接地電
位により駆動し、抵抗素子１４をＮＭＯＳトランジスタ
Ｎ５で置換し、このトランジスタのゲートを、電源Ｖｃ
ｃで駆動する。トランジスタＰ５、Ｎ５のサイズは、ヒ
ューズ１１、１３が切断されていない状態において、ト
ランジスタＰ４、Ｎ４が充分オフするようなサイズに設
定しておく。この図３のものの作用効果は、図１のもの
と同様である。
の例は、図１の抵抗素子１２をＰＭＯＳトランジスタＰ
５で置換し、このＭＯＳトランジスタのゲートを接地電
位により駆動し、抵抗素子１４をＮＭＯＳトランジスタ
Ｎ５で置換し、このトランジスタのゲートを、電源Ｖｃ
ｃで駆動する。トランジスタＰ５、Ｎ５のサイズは、ヒ
ューズ１１、１３が切断されていない状態において、ト
ランジスタＰ４、Ｎ４が充分オフするようなサイズに設
定しておく。この図３のものの作用効果は、図１のもの
と同様である。
【００２３】図４は、本発明の異なる実施例である。こ
の例は、ファンクション選択端子２と、電源Ｖｃｃとノ
ード３１との間に接続されたヒューズ１１と、Ｖｃｃと
ノード３２との間に接続された容量Ｃ１１と、ノード３
１をゲートとしＶｃｃと端子２との間に接続されたＰＭ
ＯＳトランジスタＰ１０と、ノード３２をゲートとし接
地電位とノード３１との間に接続されたＮＭＯＳトラン
ジスタＮ１２と、ノード３１をゲートとしＶｃｃとノー
ド３２との間に接続されたＰＭＯＳトランジスタＰ１１
と、ノード３１をゲートとし接地電位とノード３２との
間に接続されたＮＭＯＳトランジスタＮ１１と、接地電
位とノード３３との間に接続されたヒューズ１３と、Ｖ
ｃｃとノード３３との間に接続された容量Ｃ１２と、ノ
ード３３をゲートとし接地電位と端子２との間に接続さ
れたＮＭＯＳトランジスタＮ１０と、ノード３４をゲー
トとしＶｃｃとノード３３との間に接続されたＰＭＯＳ
トランジスタＰ１２と、ノード３３をゲートとしＶｃｃ
とノード３４との間に接続されたＰＭＯＳトランジスタ
Ｐ１３と、ノード３３をゲートとし接地電位とノード３
４との間に接続されたＮＭＯＳトランジスタＮ１３と、
前記端子２に接続された制御回路１とを具備し、この制
御回路１の制御は、端子２から、またはヒューズ１１，
１３のうちのいずれかの切断によりＭＯＳトランジスタ
Ｐ１０もしくはＮ１０から出力される信号で制御される
ことを特徴としている。
の例は、ファンクション選択端子２と、電源Ｖｃｃとノ
ード３１との間に接続されたヒューズ１１と、Ｖｃｃと
ノード３２との間に接続された容量Ｃ１１と、ノード３
１をゲートとしＶｃｃと端子２との間に接続されたＰＭ
ＯＳトランジスタＰ１０と、ノード３２をゲートとし接
地電位とノード３１との間に接続されたＮＭＯＳトラン
ジスタＮ１２と、ノード３１をゲートとしＶｃｃとノー
ド３２との間に接続されたＰＭＯＳトランジスタＰ１１
と、ノード３１をゲートとし接地電位とノード３２との
間に接続されたＮＭＯＳトランジスタＮ１１と、接地電
位とノード３３との間に接続されたヒューズ１３と、Ｖ
ｃｃとノード３３との間に接続された容量Ｃ１２と、ノ
ード３３をゲートとし接地電位と端子２との間に接続さ
れたＮＭＯＳトランジスタＮ１０と、ノード３４をゲー
トとしＶｃｃとノード３３との間に接続されたＰＭＯＳ
トランジスタＰ１２と、ノード３３をゲートとしＶｃｃ
とノード３４との間に接続されたＰＭＯＳトランジスタ
Ｐ１３と、ノード３３をゲートとし接地電位とノード３
４との間に接続されたＮＭＯＳトランジスタＮ１３と、
前記端子２に接続された制御回路１とを具備し、この制
御回路１の制御は、端子２から、またはヒューズ１１，
１３のうちのいずれかの切断によりＭＯＳトランジスタ
Ｐ１０もしくはＮ１０から出力される信号で制御される
ことを特徴としている。
【００２４】図４においては、ヒューズ１１を切断し、
ヒューズ１３を切断しないことで、ファンクション選択
端子２には、トランジスタＰ１０より“Ｈ”レベル信号
が印加されるようになる。というのは、電源投入時、容
量Ｃ１１により、トランジスタＮ１２のゲート電圧は電
源電圧Ｖｃｃに追従して上昇する。この結果、トランジ
スタＮ１２がオンし、トランジスタＰ１０、Ｐ１１、Ｎ
１１のゲート電圧が“Ｌ”レベルになり、トランジスタ
Ｐ１１がオンし、トランジスタＮ１１がオフし、トラン
ジスタＰ１１によりトランジスタＮ１２のゲート電圧が
“Ｈ”レベルに安定し、トランジスタＰ１０のゲート電
圧は“Ｌ”レベルに安定する。
ヒューズ１３を切断しないことで、ファンクション選択
端子２には、トランジスタＰ１０より“Ｈ”レベル信号
が印加されるようになる。というのは、電源投入時、容
量Ｃ１１により、トランジスタＮ１２のゲート電圧は電
源電圧Ｖｃｃに追従して上昇する。この結果、トランジ
スタＮ１２がオンし、トランジスタＰ１０、Ｐ１１、Ｎ
１１のゲート電圧が“Ｌ”レベルになり、トランジスタ
Ｐ１１がオンし、トランジスタＮ１１がオフし、トラン
ジスタＰ１１によりトランジスタＮ１２のゲート電圧が
“Ｈ”レベルに安定し、トランジスタＰ１０のゲート電
圧は“Ｌ”レベルに安定する。
【００２５】また、上記のようにヒューズ１３は切断さ
れていないので、上記電源投入後、トランジスタＰ１
３、Ｎ１３、Ｎ１０のゲート電圧は、ヒューズ１３を介
して“Ｌ”レベルになる。従ってトランジスタＰ１３は
オンし、トランジスタＮ１３はオフし、トランジスタＰ
１３により、トランジスタＰ１２のゲート電圧は“Ｈ”
レベルになり、トランジスタＰ１２はオフ状態となる。
この結果、トランジスタＮ１０のゲート電圧は、ヒュー
ズ１３を介した接地電位により、“Ｌ”レベルに安定
し、トランジスタＮ１０はオフ状態となる。よって、ト
ランジスタＰ１０はオン状態、トランジスタＮ１０はオ
フ状態となり、ファンクション選択端子２には、“Ｈ”
レベルが供給されるのである。
れていないので、上記電源投入後、トランジスタＰ１
３、Ｎ１３、Ｎ１０のゲート電圧は、ヒューズ１３を介
して“Ｌ”レベルになる。従ってトランジスタＰ１３は
オンし、トランジスタＮ１３はオフし、トランジスタＰ
１３により、トランジスタＰ１２のゲート電圧は“Ｈ”
レベルになり、トランジスタＰ１２はオフ状態となる。
この結果、トランジスタＮ１０のゲート電圧は、ヒュー
ズ１３を介した接地電位により、“Ｌ”レベルに安定
し、トランジスタＮ１０はオフ状態となる。よって、ト
ランジスタＰ１０はオン状態、トランジスタＮ１０はオ
フ状態となり、ファンクション選択端子２には、“Ｈ”
レベルが供給されるのである。
【００２６】逆に、ヒューズ１３を切断し、ヒューズ１
１を切断しないことで、ファンクション選択端子２に
は、トランジスタＮ１０より“Ｌ”レベルが印加される
ようになる。というのは、電源投入時、容量Ｃ１２によ
って、トランジスタＰ１３、Ｎ１３、Ｎ１０のゲート電
圧は、電源電圧Ｖｃｃに追従して上昇する。この結果ト
ランジスタＰ１３はオフし、トランジスタＮ１３はオン
し、トランジスタＰ１２のゲート電圧が“Ｌ”レベルに
なる。このためトランジスタＰ１２がオンし、このトラ
ンジスタＰ１２により、トランジスタＮ１０のゲート電
圧は“Ｈ”レベルに安定する。
１を切断しないことで、ファンクション選択端子２に
は、トランジスタＮ１０より“Ｌ”レベルが印加される
ようになる。というのは、電源投入時、容量Ｃ１２によ
って、トランジスタＰ１３、Ｎ１３、Ｎ１０のゲート電
圧は、電源電圧Ｖｃｃに追従して上昇する。この結果ト
ランジスタＰ１３はオフし、トランジスタＮ１３はオン
し、トランジスタＰ１２のゲート電圧が“Ｌ”レベルに
なる。このためトランジスタＰ１２がオンし、このトラ
ンジスタＰ１２により、トランジスタＮ１０のゲート電
圧は“Ｈ”レベルに安定する。
【００２７】また、ヒューズ１１は切断されていないの
で、トランジスタＰ１０、Ｐ１１、Ｎ１１のゲート電圧
は“Ｈ”レベルになる。このためトランジスタＰ１１は
オフし、トランジスタＮ１１はオンし、このトランジス
タＮ１１により、トランジスタＮ１２のゲート電圧は
“Ｌ”レベルとなり、トランジスタＮ１２はオフ状態と
なる。この結果、トランジスタＰ１０のゲート電圧は、
ヒューズ１１を介した電圧Ｖｃｃにより、“Ｈ”レベル
に安定し、トランジスタＰ１０はオフ状態となる。よっ
て、トランジスタＰ１０はオフ状態、トランジスタＮ１
０はオン状態となり、ファンクション選択端子２には、
“Ｌ”レベルが供給されるのである。
で、トランジスタＰ１０、Ｐ１１、Ｎ１１のゲート電圧
は“Ｈ”レベルになる。このためトランジスタＰ１１は
オフし、トランジスタＮ１１はオンし、このトランジス
タＮ１１により、トランジスタＮ１２のゲート電圧は
“Ｌ”レベルとなり、トランジスタＮ１２はオフ状態と
なる。この結果、トランジスタＰ１０のゲート電圧は、
ヒューズ１１を介した電圧Ｖｃｃにより、“Ｈ”レベル
に安定し、トランジスタＰ１０はオフ状態となる。よっ
て、トランジスタＰ１０はオフ状態、トランジスタＮ１
０はオン状態となり、ファンクション選択端子２には、
“Ｌ”レベルが供給されるのである。
【００２８】一方、ヒューズ１１、１３の両方とも切断
しない場合は、トランジスタＰ１０、Ｎ１０共にオフ
し、ファンクション選択端子２は、外部入力端子による
制御により、電圧レベルが制御ができるものである。
しない場合は、トランジスタＰ１０、Ｎ１０共にオフ
し、ファンクション選択端子２は、外部入力端子による
制御により、電圧レベルが制御ができるものである。
【００２９】
【発明の効果】以上説明したごとく本発明によれば、複
数のファンクション機能を備えるメモリＩＣのような半
導体回路において、この回路を、単ファンクション機能
に変更させる場合の制御入力端子への定電圧印加の行い
方として、ヒューズの選択的切断のみを行うだけでよい
ため、実施が極めて容易なものとなる。このことは、従
来例で述べたファンクション選択端子の電位固定を、２
種類のマスクを用意して行うものと比較し、大幅な改善
である。
数のファンクション機能を備えるメモリＩＣのような半
導体回路において、この回路を、単ファンクション機能
に変更させる場合の制御入力端子への定電圧印加の行い
方として、ヒューズの選択的切断のみを行うだけでよい
ため、実施が極めて容易なものとなる。このことは、従
来例で述べたファンクション選択端子の電位固定を、２
種類のマスクを用意して行うものと比較し、大幅な改善
である。
【００３０】また従来のごとく、ファンクション選択端
子のボンディングワイヤの接続先は、複数ファンクショ
ン機能品の場合のみ外部入力端子に接続させ、単ファン
クション機能品の場合は、ファンクション選択端子への
ボンディングを行うような操作は必要なくなる。つまり
本発明によれば、ボンディングワイヤによるファンクシ
ョン選択端子への定電圧印加の必要がなくなり、しかも
ファンクション選択端子を、定電圧源端子の近くに配置
させる必要もなくなり、レイアウト的な制約がなくな
る。
子のボンディングワイヤの接続先は、複数ファンクショ
ン機能品の場合のみ外部入力端子に接続させ、単ファン
クション機能品の場合は、ファンクション選択端子への
ボンディングを行うような操作は必要なくなる。つまり
本発明によれば、ボンディングワイヤによるファンクシ
ョン選択端子への定電圧印加の必要がなくなり、しかも
ファンクション選択端子を、定電圧源端子の近くに配置
させる必要もなくなり、レイアウト的な制約がなくな
る。
【００３１】以上により、複数のファンクション機能を
備えるメモリＩＣのような半導体回路において、複数フ
ァンクション機能品、単ファンクション機能品間の切り
替えは、ヒューズを切断する／切断しないの選択だけで
可能となる。このことは、制御入力端子（ファンクショ
ン選択端子）がＩＣの外部入力端子である場合、この端
子から上記制御回路へ所望の信号レベルを供給でき、こ
の信号レベルの供給が不要となった場合には、各ヒュー
ズのうちのいずれかを切断するだけで、“Ｈ”、“Ｌ”
いずれかのレベルを、ＩＣ内から固定的に上記制御回路
の入力とすることができ、以て、この制御回路の機能選
択を、いずれか一方に固定できるようにする場合に好適
となるものである。
備えるメモリＩＣのような半導体回路において、複数フ
ァンクション機能品、単ファンクション機能品間の切り
替えは、ヒューズを切断する／切断しないの選択だけで
可能となる。このことは、制御入力端子（ファンクショ
ン選択端子）がＩＣの外部入力端子である場合、この端
子から上記制御回路へ所望の信号レベルを供給でき、こ
の信号レベルの供給が不要となった場合には、各ヒュー
ズのうちのいずれかを切断するだけで、“Ｈ”、“Ｌ”
いずれかのレベルを、ＩＣ内から固定的に上記制御回路
の入力とすることができ、以て、この制御回路の機能選
択を、いずれか一方に固定できるようにする場合に好適
となるものである。
【図１】本発明の一実施例の回路構成図。
【図２】本発明の異なる実施例の回路構成図。
【図３】本発明の異なる実施例の回路構成図。
【図４】本発明の異なる実施例の回路構成図。
【図５】従来の複数ファンクションの選択切り替え方法
を説明するための構成図。
を説明するための構成図。
１…ファンクション選択コントロール回路、２…ファン
クション選択端子、３…×１ビット用回路、４…×４ビ
ット用回路、１１、１３…ヒューズ、１２、１４…抵抗
素子、Ｃ１１、Ｃ１２…容量、Ｐ１〜Ｐ５、Ｐ１０〜Ｐ
１３…Ｐチャネル型ＭＯＳトランジスタ、Ｎ１〜Ｎ５、
Ｎ１０〜Ｎ１３…Ｎチャネル型ＭＯＳトランジスタ。
クション選択端子、３…×１ビット用回路、４…×４ビ
ット用回路、１１、１３…ヒューズ、１２、１４…抵抗
素子、Ｃ１１、Ｃ１２…容量、Ｐ１〜Ｐ５、Ｐ１０〜Ｐ
１３…Ｐチャネル型ＭＯＳトランジスタ、Ｎ１〜Ｎ５、
Ｎ１０〜Ｎ１３…Ｎチャネル型ＭＯＳトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川口 隆之 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (56)参考文献 特開 平５−47176（ＪＰ，Ａ) 特開 平３−116598（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82 G01R 31/28 G11C 29/00 H01L 21/822 H01L 27/04
Claims (6)
- 【請求項１】 入力端子と、 第１の電源と第１のノードとの間に接続された第１のヒ
ューズと、 前記第１のノードをゲート入力とし前記第１の電源と前
記入力端子との間に接続された第１のＭＯＳトランジス
タと、 第２の電源と第２のノードとの間に接続された第２のヒ
ューズと、 前記第２のノードをゲート入力とし前記第２の電源と前
記入力端子との間に接続された第２のＭＯＳトランジス
タと、 前記第２の電源と前記第１のノードとの間に接続された
第１の抵抗素子と、 前記第１の電源と前記第２のノードとの間に接続された
第２の抵抗素子と、 前記入力端子に接続された制御回路とを具備し、 前記第１、第２のヒューズが切断されない状態において
は、前記第１、第２のＭＯＳトランジスタはノーマリー
・オフ状態であり、該制御回路によるその後段回路の制
御は、前記入力端子から与えられる信号、または前記第
１、第２のヒューズの切断により前記第１、第２のＭＯ
Ｓトランジスタから出力される信号、で行うことを特徴
とする半導体回路装置。 - 【請求項２】 前記第１の抵抗素子を第３のＭＯＳトラ
ンジスタで置換し、この第３のＭＯＳトランジスタのゲ
ートを該トランジスタが抵抗として作用する電圧により
制御し、前記第２の抵抗素子を第４のＭＯＳトランジス
タで置換し、この第４のＭＯＳトランジスタのゲートを
該トランジスタが抵抗として作用する電圧により制御す
るようにしてなる請求項１に記載の半導体回路装置。 - 【請求項３】 入力端子と、 第１の電源と第１のノードとの間に接続された第１のヒ
ューズと、 前記第１のノードをゲート入力とし前記第１の電源と前
記入力端子との間に接続された第１のＭＯＳトランジス
タと、 第２の電源と第２のノードとの間に接続された第２のヒ
ューズと、 前記第２のノードをゲート入力とし前記第２の電源と前
記入力端子との間に接続された第２のＭＯＳトランジス
タと、 前記第１の電源と第３のノードとの間に接続された第１
の容量と、 前記第３のノードをゲート入力とし前記第２の電源と前
記第１のノードとの間に接続された第５のＭＯＳトラン
ジスタと、 前記第１の電源と第２のノードとの間に接続された第２
の容量と、 第４のノードをゲート入力とし前記第１の電源と前記第
２のノードとの間に接続された第６のＭＯＳトランジス
タと、 前記第１のノードをゲート入力とし前記第１の電源と前
記第３のノードとの間に接続された第７のＭＯＳトラン
ジスタと、 前記第１のノードをゲート入力とし前記第２の電源と前
記第３のノードとの間に接続された第８のＭＯＳトラン
ジスタと、 前記第２のノードをゲート入力とし前記第１の電源と前
記第４のノードとの間に接続された第９のＭＯＳトラン
ジスタと、 前記第２のノードをゲート入力とし前記第２の電源と前
記第４のノードとの間に接続された第１０のＭＯＳトラ
ンジスタと、 前記入力端子に接続された制御回路とを具備し、 前記第１、第２のヒューズが切断されない状態において
は、前記第１、第２のＭＯＳトランジスタはノーマリー
・オフ状態であり、該制御回路によるその後段回路の制
御は、前記入力端子から与えられる信号、または前記第
１、第２のヒューズの切断により前記第１、第２のＭＯ
Ｓトランジスタから出力される信号、で行うことを特徴
とする半導体回路装置。 - 【請求項４】 入力端子と、 前記入力端子に接続され前記入力端子の信号レベルに応
じて動作する入力回路と、 前記入力端子と第１の電源との間に接続された第１のト
ランジスタおよび前記入力端子と第２の電源との間に接
続された第２のトランジスタの少なくともいずれか一方
を有する入力電位設定手段とを具備し、 前記入力端子に外部から信号が与えられた状態で使用す
るときに前記入力回路は前記信号に応じて動作し、かつ
前記信号から前記入力電位設定手段への定常的な電流の
流入あるいは前記入力電位設定手段から前記信号への定
常的な電流の流出が生じないように前記入力電位設定手
段を制御し、 前記入力端子に外部から信号が与えられない状態で使用
するときは前記第１のトランジスタおよび前記第２のト
ランジスタのいずれか一方がオン状態になるように前記
入力電位設定手段を制御して前記入力回路の入力に前記
第１の電源のレベルまたは前記第２の電源のレベルを与
えることで、前記入力回路は前記第１の電源のレベルま
たは前記第２の電源のレベルに応じて動作することを特
徴とする半導体回路装置。 - 【請求項５】 入力端子と、 前記入力端子に接続され前記入力端子の信号レベルに応
じて動作する入力回路と、 前記入力端子と第１の電源との間に接続された第１のト
ランジスタを有する入力電位設定手段とを具備し、 前記入力端子に外部から信号が与えられた状態で使用す
るときに前記入力回路は前記信号に応じて動作し、かつ
前記信号から前記入力電位設定手段への定常的な電流の
流入あるいは前記入力電位設定手段から前記信号への定
常的な電流の流出が生じないように前記入力電位設定手
段を制御し、 前記入力端子に外部から信号が与えられない状態で使用
するときは前記第１のトランジスタがオン状態になるよ
うに前記入力電位設定手段を制御して前記入力回路の入
力に前記第１の電源のレベルを与えることで、前記入力
回路は前記第１の電源のレベルに応じて動作することを
特徴とする半導体回路装置。 - 【請求項６】 入力端子と、 前記入力端子に接続され前記入力端子のレベルに応じて
動作する入力回路と、 前記入力端子と第１の電源との間に接続された第１のト
ランジスタと、 前記入力端子と第２の電源との間に接続された第２のト
ランジスタとを具備し、 前記入力端子に外部から信号が与えられたときに前記入
力回路は前記信号に応じて動作し、前記入力端子に外部
から信号が与えられないときは前記第１のトランジスタ
および前記第２のトランジスタの一方がオン状態にな
り、前記入力回路の入力に第１の電源のレベルまたは第
２の電源のレベルが与えられて、前記入力回路は前記第
１の電源のレベルまたは第２の電源のレベルに応じて動
作することを特徴とする半導体回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05367994A JP3244928B2 (ja) | 1994-03-24 | 1994-03-24 | 半導体回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05367994A JP3244928B2 (ja) | 1994-03-24 | 1994-03-24 | 半導体回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07263563A JPH07263563A (ja) | 1995-10-13 |
| JP3244928B2 true JP3244928B2 (ja) | 2002-01-07 |
Family
ID=12949513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05367994A Expired - Fee Related JP3244928B2 (ja) | 1994-03-24 | 1994-03-24 | 半導体回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3244928B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6240535B1 (en) | 1995-12-22 | 2001-05-29 | Micron Technology, Inc. | Device and method for testing integrated circuit dice in an integrated circuit module |
| JPH10332786A (ja) * | 1997-05-27 | 1998-12-18 | Nec Kyushu Ltd | 半導体装置 |
-
1994
- 1994-03-24 JP JP05367994A patent/JP3244928B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07263563A (ja) | 1995-10-13 |
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|---|---|---|---|
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