CN101151884A - 用于图像传感器的具有共享模拟-数字转换器和ram存储器的读出电路 - Google Patents

用于图像传感器的具有共享模拟-数字转换器和ram存储器的读出电路 Download PDF

Info

Publication number
CN101151884A
CN101151884A CNA2006800107746A CN200680010774A CN101151884A CN 101151884 A CN101151884 A CN 101151884A CN A2006800107746 A CNA2006800107746 A CN A2006800107746A CN 200680010774 A CN200680010774 A CN 200680010774A CN 101151884 A CN101151884 A CN 101151884A
Authority
CN
China
Prior art keywords
memory
signal
analog
pixel
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2006800107746A
Other languages
English (en)
Inventor
格雷厄姆·基尔希
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN101151884A publication Critical patent/CN101151884A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N3/00—Scanning details of television systems; Combination thereof with generation of supply voltages
    • H04N3/10—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical
    • H04N3/14—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by means of electrically scanned solid-state devices
    • H04N3/15—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by means of electrically scanned solid-state devices for picture signal generation
    • H04N3/1506—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by means of electrically scanned solid-state devices for picture signal generation with addressing of the image-sensor elements
    • H04N3/1512—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by means of electrically scanned solid-state devices for picture signal generation with addressing of the image-sensor elements for MOS image-sensors, e.g. MOS-CCD
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/772—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising A/D, V/T, V/F, I/T or I/F converters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/766—Addressed sensors, e.g. MOS or CMOS sensors comprising control or output lines used for a plurality of functions, e.g. for pixel output, driving, reset or power
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/767—Horizontal readout lines, multiplexers or registers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N3/00—Scanning details of television systems; Combination thereof with generation of supply voltages
    • H04N3/10—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical
    • H04N3/14—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by means of electrically scanned solid-state devices
    • H04N3/15—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by means of electrically scanned solid-state devices for picture signal generation
    • H04N3/1575—Picture signal readout register, e.g. shift registers, interline shift registers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/76—Television signal recording
    • H04N5/907—Television signal recording using static stores, e.g. storage tubes or semiconductor memories

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

本发明提供一种成像器的读出电路，其使得能够在所述成像器的多个列之间共享模拟－数字转换器(ADC)。若干群组ADC共享单个存储器区块以用于存储由所述ADC处理的信号。所述ADC处理从一群组像素列接收的信号，且在不同的时间，所述ADC处理来自另一群组像素列的信号。当来自一列的所述经处理信号中的一者正存储在第一存储器库中时，先前经处理且存储在第二存储器库中的信号正被从存储位置读出到管线读出过程并提供在下游以供进一步处理。

Description

用于图像传感器的具有共享模拟-数字转换器和RAM存储器的读出电路
技术领域
本发明大体上涉及半导体成像装置，且明确地说，涉及一种具有像素单元阵列和用于读取所述单元的列电路的CMOS有源像素传感器(APS)成像器。
背景技术
当前关注于用作低成本成像装置的CMOS有源像素成像器。图1展示信号处理系统100，其包含CMOS有源像素传感器(“APS”)像素阵列230和控制器232，所述控制器232提供计时和控制信号以使得能够以所属领域的技术人员普遍已知的方式读出存储在像素中的信号。示范性阵列具有M×N像素的尺寸，其中阵列230的大小取决于特定应用。使用列并行读出结构一次一行地读出成像器像素。控制器232通过控制行寻址电路234和行驱动器240的操作而选择阵列230中的特定像素行。存储在选定像素行中的电荷信号以上述方式在列线170(见图2)上提供到读出电路242。接着使用列寻址电路244依次读出从所述列的每一者读取的像素信号。
图2更详细地展示图1的系统100的一部分。每一阵列列349包含多行像素350。来自特定列349中的像素350的信号被读出到读出电路242。通常，每一像素列349被读出到相关联的模拟-数字区块，所述模拟-数字区块包含模拟-数字转换器(“ADC”)361和存储器存储位置363。或者，所述列上的像素输出依次供应到一个具有用于存储数字像素信号的相关联存储器的模拟-数字区块。通常，由模拟-数字转换器361提供的数字值是十二位值。信号向数字形式转换的结果临时存储在与模拟-数字转换器361相关联的存储位置363中。随后从存储位置363处读出数字信号并在读出电路242下游进行处理。
通常，读出电路242包含其它电路，但图2未展示。举例来说，取样与保持电路耦合在列349与其相关联ADC 361之间。另外，增益电路或若干增益电路可耦合在列349与其相关联ADC 361之间。
存储位置363(通常是RAM或DRAM存储器(也称为RAM区块或核心))是模拟-数字处理区块的重要部分。因为越来越需要减小电子成像电路的大小，所以需要减小模拟-数字区块的大小。因为还需要增加电子成像电路的速度，所以还需要增加读出电路的处理速度。
发明内容
本发明提供一种改进的模拟-数字处理电路区块和操作方法。用作模拟-数字存储器的RAM区块由一个以上模拟-数字转换器(ADC)共享，并存储来自像素阵列的一列以上像素的数据。所述ADC每一者处理来自相关联第一列中的像素的信号，并将所提取的数字值存储在与所述列相关联的存储器位置中。接着，ADC每一者处理来自相关联第二列中的像素的信号，并将所提取的数字值存储在与所述列相关联的存储器位置中。当ADC正处理并存储从当前读取的列接收的像素信号时，读出电路从先前列读出所存储的数字信号，并将数字信号提供到数据路径以供在下游处理。ADC使用斜坡式并行处理来并行地处理来自像素的信号并将其从模拟转换为数字。在斜坡式并行处理中，斜坡大体上同时向ADC电路提供从低信号电平(例如，数字0值)开始并递增行进到高信号电平(例如，最大数字电平)的变化斜坡参考信号。大体上同时，数字计数器向ADC电路提供待存储的数字代码。当斜坡参考信号变化时，在每一ADC电路处将其与从像素接收的信号进行比较。当斜坡参考信号超过正被转换的信号时，ADC电路中的ADC比较器改变状态且将数字计数器代码值存储在与ADC相关联的存储器位置中。如果一个以上ADC电路大体上同时改变状态，那么大体上同时向一个以上存储器位置进行写入。
在本发明的另一方面，用作模拟-数字存储器的RAM区块由一个以上模拟-数字转换器(ADC)共享，并存储来自像素阵列的一列以上和一行以上像素的数据。所述ADC每一者处理来自处于第一行的相关联第一列中的像素的信号，并将所提取的数字值存储在与所述列和行相关联的存储器位置中。接着，ADC每一者处理来自处于第一行的相关联第二列中的像素的信号，并将所提取的数字值存储在与所述列和行相关联的存储器位置中。接着，ADC每一者处理来自处于第二行的相关联第一列中的像素的信号，并将所提取的数字值存储在与所述列和行相关联的存储器位置中。接着，ADC每一者处理来自处于第二行的相关联第二列中的像素的信号，并将所提取的数字值存储在与所述列和行相关联的存储器位置中。当ADC正处理并存储从当前读取的行接收的像素信号时，读出电路从先前行读出所存储的数字信号并将所述数字信号提供到数据路径以供在下游处理。ADC使用斜坡式并行处理来并行处理来自像素的信号并将其从模拟转换为数字。
附图说明
从结合附图提供的以下具体实施方式中将更容易理解本发明的这些和其它特征及优点，在附图中：
图1是常规APS系统的方框图；
图2是图1的像素阵列和读出电路的一部分的方框图；
图3是根据本发明示范性实施例的具有APS阵列和相关联处理电路的数字系统的图表的方框图；
图4是更详细地展示图3的像素阵列和读出电路的一部分的方框图；
图5是更详细地展示图4的像素阵列和读出电路的一部分的方框图；
图6是更详细地展示图5的像素阵列和读出电路的一部分的方框图；
图7是用于以图3-6的像素阵列和读出电路实施单写入和读取操作的时序图；
图8是用于以图3-6的像素阵列和读出电路实施多写入操作的时序图；
图9是展示并入有至少一个根据本发明实施例构造的成像装置的处理器系统的方框图；
图10是根据本发明另一示范性实施例的具有APS阵列和相关联处理电路的数字系统的图表的方框图；
图11是更详细地展示图10的像素阵列和读出电路的一部分的方框图；以及
图12是更详细地展示图10和11的像素阵列和读出电路的一部分的方框图。
具体实施方式
在以下详细描述中，参看了附图，所述附图形成其一部分且在附图中以说明方式展示本发明的特定示范性实施例。这些实施例经充分详细地描述以使得所属领域的技术人员能够制作和使用本发明，且应了解，在不脱离本发明精神和范围的情况下可对所揭示的特定实施例作出结构、逻辑或其它变化。
图3描绘根据本发明示范性实施例的包含有源像素传感器(“APS”)阵列的信号处理系统400。所述信号处理系统400在若干方面不同于图1的系统100，下文更详细地描述所述若干方面。
APS系统400包含连接到读出电路442的像素阵列230。读出电路442与常规读出电路242(图1)的不同之处在于，此实施例的读出电路442使用一个ADC 461对来自像素阵列230的两个列而不是一个列的模拟信号进行读出和数字转换。此外，存在与每一ADC 461相关联的一对存储器位置，每一存储器位置处于各自存储器库(0、1)中用于存储表示来自像素列中各自一者的转换结果的数字代码。若干对存储器位置在RAM区块中分组在一起。
读出电路442包含：多个模拟-数字转换器461；一对存储位置474a、474b，其在与每一ADC 461相关联的随机存取存储器(RAM)区块463的各自库(0、1)内；以及数据路径444，其接收RAM区块463中所存储的数字值并将其供应到下游处理电路。每一ADC 461耦合到像素阵列230的一对列349并从所述列349接收像素信号。如果像素阵列230被认为是多个奇列和偶列，那么所述对像素列349将由“奇”和“偶”列349组成(如图3中描绘)。ADC 461耦合到两个列349的信号线469经展示为单个线，且仅表示如何组合信号路径。举例来说，两个列信号路径可被多路复用到每一ADC 461。应了解，虽然图3所示的示范性实施例对于每一ADC 461具有两个像素列，但也可能使每一ADC 461处理两个以上像素列且具有两个以上相关联的存储器位置用于分别存储表示列信号的数字值。
RAM区块463的大小取决于所需的结构。在图3实施例中，ADC 461在两个列之间多路复用，且RAM区块463对于每一ADC 461具有处于RAM区块463内的一对相关联存储器位置。如图3中所见，RAM区块463与四个ADC 461相关联。因而，至少四对相关联存储器位置处于RAM区块463中。每一存储器位置的大小取决于需要存储的信息的大小。常规上，由ADC 461产生的数字代码为十二位长。举例来说，为了有效，RAM区块463至少具有用于存储针对共享列数目的斜坡值(下文进一步论述)的数字表示形式的存储器位那样多的存储器位。因此，RAM区块的尺寸表示为：
RAM尺寸＝NumSh*NumADC*数据宽度。                                    (1)
其中NumSh是每一ADC 461的共享列的数目，NumADC是共享RAM区块463的ADC 461的数目(即，2N)，且数据宽度是所存储数据的大小。因此，如果每一ADC 461具有两个共享列349(例如，偶列和奇列)，那么NumSh＝2。如果四个ADC 461共享RAM区块463，那么2N＝4且N＝2。如果设法存储的斜坡值的宽度为十二位宽，那么数据宽度为12。
RAM尺寸＝NumSh*2N*数据宽度。                                        (2)
＝2*22*12。                                                         (3)
因此，所述实例中的RAM区块的尺寸为2×4×12。如上文指示，RAM区块463可与任何数目的ADC相关联且不限于奇数数目或二的幂(例如，2、4、8等)。例如，见以下表1。然而，多少ADC 461将与RAM区块463相关联的决策可能受例如大小、复杂性、电路等其它因素限制。
  N  所服务的ADC的数目(2N)   宽度/μm   RAM区块存储器大小   SRAM单元阵列的近似尺寸(RAM尺寸)
  2  4   43.2   2×4×12   27×36
  3  8   86.4   2×8×12   55×36
  4  16   172.8   2×16×12   109×36
  5  32   345.6   2×32×12   217×36
  6  64   691.2   2×64×12   434×36
表1
在图3实施例中，在从像素阵列230读出信号期间，ADC 461从像素350逐行接收信号，如此项技术中已知的。当两个列349共享ADC 461时，在不同时间处理来自两个列的信号。举例来说，对于选定行，每一ADC 461大体上同时从其各自奇列349中的像素350接收信号并对所述信号进行处理。在不同(在前或随后)时间，每一ADC 461大体上同时从其各自偶列349中的像素350接收信号并对所述信号进行处理。下文更详细地论述ADC 461对信号的处理。
在像素信号由ADC 461处理之后，将所得信号存储在区块463的相关联存储器位置中。相关联存储器区块463可以是静态随机存取存储器(“SRAM”)。使用SRAM存储器提供优于动态随机存取存储器(“DRAM”)的若干优点，如此项技术中已知的。由于SRAM通常不必像DRAM那样要更新，因而并入有SRAM单元的存储器系统不必将执行更新操作的时间编入预算或并入有执行更新操作所必需的电路。因此，使用SRAM单元增加了信号处理速度。
图4更详细地展示图3的读出电路442。如图4中所见，读出电路442包含多个(例如，四个)ADC 461、存储器区块463、数据总线444和斜坡信号产生电路480。斜坡信号产生电路480在线483上将斜坡比较信号提供到每个ADC 461，使得每一ADC 461大体上同时具备相同的值。每一RAM区块463耦合到总线444以用于将信号的输出提供到下游电路。斜坡信号产生电路480还在线485上将对应于线483上的斜坡模拟值的数字化代码提供到每个RAM区块463，使得每一RAM区块463大体上同时具备相同的值。如下文参看图6所论述，三周期延迟并入到ADC区块中以使数字化代码信号的接收与斜坡比较信号的接收同步。因此，在信号线483上提供相应的模拟斜坡比较信号(在时间T0处)之后三个时钟周期时，在信号线485上提供数字化代码(在时间T3处)。
每个RAM区块463接收线484上的库信号、线486上的读取地址信号、线488上的时钟信号和线482上的ce信号。库信号指示选择RAM区块463的哪个库来用于写入或读取。读取地址信号指示选择RAM区块463内的哪个位置来用于读取。时钟信号由相关联电路上的时钟(未图示)提供。ce信号是控制缓冲器的状态的缓冲器状态选择信号(下文进一步论述)。
图4描绘一群组ADC 461和相关联RAM区块463；应了解，图4仅表示可包含在整个APS系统400中的许多电路中的几个电路。因此，所有ADC 461和RAM 463均耦合到斜坡信号产生电路480，且大体上同时具备线483上的模拟斜坡信号和线485上的数字化代码。因而，每一ADC 461和RAM区块463可在大体上并行的过程中处理信息。
图5相对于一个ADC 461信号处理电路和RAM区块463的相关联部分而更详细地展示图3和4的读出电路442。如图5中所见，读出电路442包含ADC 461、RAM区块463、数据路径444和斜坡电路信号产生480。ADC 461包含ADC比较器462。
ADC 461从相关联的列349(图3)接收线469上的模拟像素信号。如上文指示，ADC 461交替地从其两个相关联的列(即，偶列和奇列)中的一者接收信号，将模拟像素信号与逐步增加的斜坡信号进行比较，直到检测到匹配为止。斜坡比较信号值在线483上提供到ADC 461。当从像素接收的模拟信号的值小于斜坡值信号时，比较器462在线467上提供逻辑“假”信号(例如，逻辑“低”)。当模拟信号的值不小于斜坡值信号时，比较器462“翻转”并在线467上提供逻辑“真”(例如，逻辑“高”)信号。
再次参看图5，RAM区块463包含脉冲控制区块472、(分别)两个存储器地址解码器473a、473b、两个存储器位置474a、474b和数据多路复用器(“MUX”)490。每一RAM区块463具有若干对存储器位置474a、474b用于存储来自与ADC 461相关联的一对列的信号。一个存储器位置是第一存储器库(0)的一部分，且另一存储器位置是第二存储器库(1)的一部分。每一存储器库对应于来自奇列的像素信号或来自偶列的像素信号。因此，举例来说，库0(例如，存储器位置474a)包含用于来自与ADC 461相关联的奇列的像素的每一者的存储器存储位置，而库1(例如，存储器位置474b)包含用于来自与ADC 461相关联的偶列的像素的存储器存储位置。
RAM区块463接收信号线467上的来自比较器462的逻辑信号、信号线484上的库选择信号和信号线485上的表示模拟斜坡信号的数字化代码。RAM区块463还接收线486上的读取地址信号、线488上的时钟信号和线482上的读取信号(即，ce信号)。RAM区块463在数据路径444上将数据提供到下游电路。
斜坡电路480在信号线483上提供全局斜坡信号(例如，模拟电平信号)且在信号线485上提供全局数字代码。如已知的，斜坡信号产生电路480提供多个参考模拟值电平和相应的数字代码，其通常以最小值电平开始并增加到最大值电平(或反之亦然)。注意到，斜坡信号产生电路480在线483上提供模拟斜坡信号，且在指定的延迟(例如，三个时钟周期)之后，在线485上提供相应的数字代码。此延迟可依据特定电路实施方案而变化。
脉冲控制区块472与各自存储器解码器473a、473b一起控制对存储器位置474a、474b的写入存取，且在下文更详细地论述。存储器位置474a、474b分别存储表示来自奇和偶列像素的模拟信号的一组数字代码。
当脉冲控制区块472在线467上从比较器462接收真信号时，三个时钟周期之后提供在线485上且进而提供在线491上的数字代码数据依据线484上提供的库信号而存储在所述存储器位置474a、474b的一者中。斜坡代码数据是由比较器462进行比较的像素输出信号的相应数字表示形式。线484上提供的库信号被提供到缓冲器499，所述缓冲器499充当线491上的开关。当库信号被提供到缓冲器499中的一者且所述信号被提供并反转到其它缓冲器499时，于是存储器位置474a、474b根据库信号的逻辑状态而同时相互排斥地耦合到线485上提供的斜坡值信号。
如上文指示，存储器库中的一者被启用以用于读出，而另一者被启用以用于写入。因而，在线484上提供到脉冲控制区块472的库信号还被提供到多路复用器490。多路复用器490依据如线486上的读取地址信号所确定的哪个存储器库(例如，库0、库1)以及哪个存储器位置被启用以用于读出，来切换排斥地通过各自线491将存储器位置474a或474b耦合到缓冲器492。因此，如果存储器库0被启用以用于读出且线486上提供的读取地址信号指示存储器位置474a用于读出，那么多路复用器490通过其相关联的线491将存储器库474a耦合到缓冲器492，且缓冲器499不将存储器库474a耦合到线485。同时，多路复用器490通过其相关联的线491将存储器位置474b从缓冲器492处解除耦合。大体上同时，依据线467上的信号的值而定，启用库1以用于写入信号线485上的数字代码值。存储在缓冲器492中的信号响应于线482上提供的ce信号而选择性地提供到线444。线444上的信号被提供到下游以由其它电路进一步处理。
图6更详细地展示RAM区块463的脉冲控制区块472和存储器解码器473。脉冲控制区块472包含缓冲器571、573、575和两个与电路511。尽管图5中描绘为单独元件，但在某些实施方案中，脉冲控制区块472和存储器解码器473a、473b可构成为单个电路的一部分。此外，在图6中，存储器解码器473是代表性描绘，其展示为一个电路以代替图5中描绘的两个单独电路473a、473b。存储器解码器473包含多路复用器517。
如通常已知的，比较器异步地操作和提供结果，即其可在任何时间改变状态，且状态变化与用于控制ADC斜坡代码或RAM区块存储器的时钟没有关系。因此，在同步系统(例如成像器装置)中，重要的是使信号流再同步。如图6所示，脉冲控制区块472包含三个缓冲器电路571、573、575。每一缓冲器电路571、573、575为信号传播通过脉冲控制区块472添加时钟周期延迟。因此，为信号传播通过脉冲控制区块472添加三时钟周期延迟。尽管描绘为具有三时钟周期延迟，但可设计任何数量的延迟作为系统的一部分。
脉冲控制区块472在线467上接收比较器462的结果。使用线488上提供的时钟信号和缓冲器电路571、573、575，脉冲控制区块472将来自比较器462的异步信号转换为同步信号，所述同步信号被提供到逻辑与电路511。逻辑与电路511还接收信号线484上的库选择信号。存储器解码器电路473基于从比较器接收的信号和库选择信号确定是否启用存储器位置以用于写入存取，并基于所述确定而提供适当信号。
存储器解码器473包含多路复用器517，且除了从脉冲控制区块472接收的信号外还接收读取地址信号和库信号。每一多路复用器517与存储器位置474a、474b相关联，并将信号提供到其相关联的存储器库。来自每一多路复用器517的信号是写入启用信号、读取启用信号或空信号(例如，无信号或指示无启用的信号)。
存储器解码器473还控制对RAM区块463中的各个存储器位置的存取。如上文指示，为了简单起见，图5和6仅描绘一个ADC区块(即，ADC 461和RAM区块463内的相应存储器位置)，但表示多个此类ADC区块。因而，尽管存储器展示为单独的存储器位置474a、474b，但在本发明的一方面中，RAM区块463中的所有存储器位置474a、474b均是一个存储器区块的一部分。因此，提供到存储器解码器473的读取地址信号和写入信号指示存储器区块内的特定位置。如果多路复用器517将写入信号提供到存储器位置474a、474b，那么存储器474a、474b存储线491上提供的数字斜坡代码值信号。
从存储器位置474a、474b的读取如下进行。在读取地址信号线486上提供读取地址，所述读取地址被提供到存储器解码器电路473。读取地址指定RAM区块463内的哪个存储器位置。解码器电路473基于所述读取地址信号和库信号确定是否启用存储器库中的存储器位置以用于读取存取，并基于所述确定而提供适当信号。地址线486的数目取决于需要寻址的存储器位置474a、474b对的数目。举例来说，如图3-6所表明，RAM区块463对于每一ADC 461具有一对存储器位置474a、474b，但仅展示一对。
图7描绘表示图3-6的电路的单写入操作的时序图。当ADC 461的输出为逻辑高或真时(例如，比较器462翻转)，三个时钟周期之后启用存储器以用于写入。当启用存储器时，将斜坡值信号的值存储在存储器位置中。
在图7中，描绘四个信号：时钟信号(“clk”)、比较器输出信号(“comp_op”)、库X写入信号(“bankX_we”)和ADC斜坡代码值信号(“ADC代码”)。比较器输出信号comp_on表示比较器的状态。当来自像素的模拟信号大于来自斜坡电路的模拟信号时(假定斜坡信号方向为最小到最大)，于是比较器提供逻辑假或低信号。当来自像素的信号等于或小于来自斜坡电路的信号时，于是比较器提供逻辑真或高信号。
库X写入信号指示是否启用库X内的位置以用于存储数据。在具有两个库(例如，库0——由存储器位置474a组成或者库1——由存储器位置474b组成)的存储器系统中，出于描绘目的而假定所述库中的一者(例如，库0)先前已被选择作为待写入的库。另一库(例如，库1)先前已被选择作为待读取的库。图7中未展示用于库1的操作的信号。ADC数字代码值信号是提供到比较器的模拟斜坡信号的数字表示形式。尽管将本发明描述为对存储器库交替地进行写入/读取，但本发明并不限于此。
在预期的实施例中，在由脉冲控制区块472再同步之后，比较器输出的上升边缘针对去往RAM 474a、474b的相应信号线而产生稍许大于一个周期长的写入控制脉冲bankx_we。
举例来说，如图7中所见，单写入操作的操作在时间t0处开始，此时比较器输出comp-op翻转，从而指示已识别到模拟像素信号的数字表示形式。三个时钟周期之后，在时间t3处，产生bank X_we并启用库X中的存储器位置以用于写入。X的值取决于此时正向什么存储器库进行写入。举例来说，如果正向存储器库0(例如，存储器位置474a)进行写入，那么X对应于存储器库0(例如，存储器位置474a)的逻辑表示形式。在时间t3处，此时的数字斜坡代码值被写入到存储器位置474a。因此，从像素接收到的信号的数字表示形式存储在存储器位置474a中。
图8描绘表示由图3-6的电路执行的多写入和读取操作的时序图。图8描绘若干ADC处理从其各自相关联像素接收的信号并将那些比较的结果提供到RAM区块中的相关联位置的逻辑信号的时序。
在图8中，描绘十四个信号：时钟信号(“clk”)、四个比较器输出信号(“comp_opX”)、四个库写入信号(“bankl_weX)、ADC斜坡值信号(“ADC代码”)、库信号、ce信号、读取地址和数据输出信号。比较器输出信号表示四个比较器输出的各自状态。当来自像素的信号不对应于来自斜坡电路的信号时，于是比较器提供逻辑假或低信号。当来自像素的信号对应于来自斜坡电路的信号时，于是比较器提供逻辑真或高信号。
库写入信号指示是否启用库1内的位置X以用于存储数据。在具有两个库(例如，库0和库1)的存储器系统中，出于描绘目的而假定所述库中的一者(例如，库1)先前已被选择作为待写入的库。另一库(例如，库0)先前已被选择作为待读取的库。图8中未展示用于库0的操作的信号。因为图4-6描绘具有四组存储器位置474a、474b的RAM区块463，所以库写入信号X指示启用所述四组存储器位置中的哪一者以用于存储数据。
在预期的实施例中，在再同步之后，比较器输出的上升边缘经转换为一个周期长的脉冲，其用作针对去往RAM 474a、474b的相应信号线的写入控制。
多写入操作的操作在时间t0处开始，此时来自第一ADC 461的比较器输出翻转，从而指示已识别到从第一像素接收的信号的数字表示形式。三个时钟周期之后，在时间t3处，启用库1中的第一位置存储器位置474a以用于写入。在时间t3处，此时的数字代码值被写入到第一存储器位置474a。因此，从像素接收的信号的数字表示形式存储在第一存储器位置474a中。
此外，在时间t1处，来自第二、第三和第四ADC 461的比较器输出翻转，从而指示已识别到从第二、第三和第四像素接收的各自信号的数字表示形式。三个时钟周期之后，在时间t4处，启用库1中的第二、第三和第四存储器位置474a以用于写入。在时间t4处，此时的斜坡值被写入到第二、第三和第四存储器位置474a。因此，从第二、第三和第四像素接收的信号的数字表示形式存储在第二、第三和第四存储器位置474a中。
图8还描绘表示图3-6的电路的多读取操作的时序图。举例来说，读取操作的操作在时间t0处开始且库信号为逻辑低(即，0)，此时与启用库1以用于写入大体上同时启用库0以用于读取。在时间t0处，线484上提供的库选择信号启用与存储器位置474b相关联的缓冲器499以使线存储器位置474b与各自线485隔离。库选择信号还将存储器位置474b耦合到各自缓冲器492。在时间t1处，当在ce信号线482上提供ce信号时，从存储器位置(例如，存储器位置474b)读取数据，且通过其相关联的多路复用器490和缓冲器492而将数据提供到线444从而到达下游电路。在提供存储器位置的读取地址之后的一个时钟周期中，从所存储的存储器位置将数据提供到下游。
图10描绘根据本发明另一示范性实施例的包含有源像素传感器阵列的信号处理系统1200。信号处理系统1200在若干方面不同于图3的系统400，下文更详细地描述所述若干方面。
APS系统1200包含连接到读出电路1242的像素阵列230。读出电路1242与读出电路342(图3)的不同之处在于，此实施例的读出电路1242使用一个ADC 461对来自像素阵列230的两个列和两个行而不是像素阵列230的两个列和单个行的模拟信号进行读出和数字转换。此外，存在与每一ADC 461相关联的两对存储器位置，每对存储器位置处于各自存储器库(0、1)中用于存储表示来自像素列中的各自一者的转换结果的数字代码。若干对存储器位置在RAM区块中分组在一起。
读出电路1242包含：多个模拟-数字转换器461；两对存储位置1274a、1274b和1274c、1274d，其在与每一ADC 461相关联的随机存取存储器(RAM)区块1263的各自库(0、1)内；以及数据路径444，其接收RAM区块1263中所存储的数字值并将所述数字值供应到下游处理电路。每一ADC 461耦合到像素阵列230的一对列349和一对行348，并从所述列349和所述行348接收像素信号。如果像素阵列230被认为是多个奇列和偶列，那么所述对像素列349将由“奇”和“偶”列349组成(如图10中描绘)。如果像素阵列230被认为是多个奇行和偶行，那么所述对像素行348将由“奇”和“偶”行348组成(如图10中描绘)。将ADC 461耦合到两个列349的信号线469经展示为单个线，且仅表示如何组合信号路径。举例来说，两个列信号路径可被多路复用到每一ADC 461。应了解，虽然图10所示的示范性实施例对于每一ADC 461具有两个像素列，但也可能使每一ADC 461处理两个以上像素列且具有两个以上相关联存储器位置用于分别存储表示列信号的数字值。
RAM区块1263的大小取决于所需的结构。在图10实施例中，ADC 1261在两个列和两个行之间多路复用，且RAM区块1263对于每一ADC 461具有处于RAM区块1263内的两对相关联存储器位置。如图10中所见，RAM区块1263与四个ADC 461相关联。因而，至少八对相关联存储器位置处于RAM区块1263中。每一存储器位置的大小取决于需要存储的信息的大小。常规上，由ADC 461产生的数字代码为十二位长。举例来说，为了有效，RAM区块1263至少具有用于存储针对共享列的数目的斜坡值(下文进一步论述)的数字表示形式的存储器位那样多的存储器位。
在图10实施例中，在从像素阵列230读出信号期间，ADC 461从像素350逐行接收信号，如此项技术中已知的。当两个列349共享ADC 461时，在不同时间处理来自两个列349和两个行的信号。举例来说，对于选定的行，每一ADC 461大体上同时从奇行348的其各自奇列349中的像素350接收信号并对所述信号进行处理。在不同(在前或随后)时间，每一ADC 461大体上同时从奇行348的其各自偶列349中的像素350接收信号并对所述信号进行处理。在不同(在前或随后)时间，每一ADC 461大体上同时从偶行348的其各自奇列349中的像素350接收信号并对所述信号进行处理。在不同(在前或随后)时间，每一ADC 461大体上同时从偶行348的其各自偶列349中的像素350接收信号并对所述信号进行处理。在像素信号由ADC 461处理之后，将所得信号存储在区块1263的相关联存储器位置中。举例来说，将表示来自奇列349和奇行348中的像素350的信号的数字信号存储在存储器位置1274a中；将表示来自偶列349和奇行348中的像素350的信号的数字信号存储在存储器位置1274b中；将表示来自奇列349和偶行348中的像素350的信号的数字信号存储在存储器位置1274c中；且将表示来自偶列349和偶行348中的像素350的信号的数字信号存储在存储器位置1274d中。
图11相对于一个ADC 461信号处理电路和RAM区块1263的相关联部分更详细地展示图10的读出电路1242。如图11中所见，读出电路1242包含ADC 461、RAM区块1263、数据路径444和斜坡电路信号产生480。ADC 461包含ADC比较器462。
ADC 461在线469上从相关联的列349(图10)接收模拟像素信号。如上文指示，ADC 461交替地从其两个相关联的列(即，偶列和奇列)以及两个相关联的行(即，偶行和奇行)中的一者接收信号，将模拟像素信号与逐步增加的斜坡信号进行比较，直到检测到匹配为止。斜坡比较信号值在线483上提供到ADC 461。当从像素接收的模拟信号的值小于斜坡值信号时，比较器462在线467上提供逻辑“假”信号(例如，逻辑“低”)。当模拟信号的值不小于斜坡值信号时，比较器462“翻转”并在线467上提供逻辑“真”(例如，逻辑“高”)信号。
再次参看图11，RAM区块1263包含脉冲控制区块1272、(分别)四个存储器地址解码器1273a、1273b、1273c、1273d、四个存储器位置1274a、1274b，1274c、1274d以及数据多路复用器(“MUX”)1290。每一RAM区块1263具有两对存储器位置474a、474c和474b、474d用于存储来自与ADC 461相关联的一对列中的两个行的信号。两个存储器位置是第一存储器库(0)的一部分，且其它存储器位置是第二存储器库(1)的一部分。每一存储器库对应于来自奇行中的奇列和偶列的像素信号或来自偶行中的奇列和偶列的像素信号。因此，举例来说，库0(例如，存储器位置1274a和1274b)包含用于来自与ADC 461相关联的奇行中的奇列和偶列的像素的每一者的存储器存储位置，而库1(例如，存储器位置1274c和1274d)包含用于来自与ADC 461相关联的偶行中的奇列和偶列的像素的存储器存储位置。
RAM区块1263接收信号线467上的来自比较器462的逻辑信号、信号线484上的库选择信号和信号线485上的表示模拟斜坡信号的数字化代码。RAM区块463还接收线486上的读取地址信号、线488上的时钟信号和线482上的读取信号(即，ce信号)。RAM区块463在数据路径444上将数据提供到下游电路。
斜坡电路480在信号线483上提供全局斜坡信号(例如，模拟电平信号)且在信号线485上提供全局数字代码。如已知的，斜坡信号产生电路480提供多个参考模拟值电平和相应的数字代码，其通常以最小值电平开始并增加到最大值电平(或反之亦然)。注意到，斜坡信号产生电路480在线483上提供模拟斜坡信号，且在指定的延迟(例如，三个时钟周期)之后，在线485上提供相应的数字代码。此延迟可依据特定电路实施方案而变化。
脉冲控制区块1272与各自存储器解码器1273a、1273b、1273c、1273d一起控制对存储器位置1274a、1274b、1274c、1274d的写入存取。存储器位置1274a、1274b分别存储表示来自奇行中的奇和偶列像素的模拟信号的一组数字代码。存储器位置1274c、1274d分别存储表示来自偶行中的奇和偶列像素的模拟信号的一组数字代码。
当脉冲控制区块1272在线467上从比较器462接收真信号时，三个时钟周期之后提供在线485上且进而提供在线491上的数字代码数据依据线484上提供的库信号和线1297上提供的行信号而存储在存储器位置1274a、1274b、1274c、1274d的一者中。斜坡代码数据是由比较器462进行比较的像素输出信号的相应数字表示形式。线484上提供的库信号被提供到缓冲器499，所述缓冲器499充当线491上的开关。当库信号被提供到缓冲器499中的一者且所述信号被提供并反转到其它缓冲器499时，于是存储器位置1274a、1274b、1274c、1274d根据库信号的逻辑状态而同时相互排斥地耦合到线485上提供的斜坡值信号。
如上文指示，存储器库中的一者被启用以用于读出，而另一者被启用以用于写入。因而，在线484上提供到脉冲控制区块472的库信号还被提供到多路复用器490。在一个示范性实施例中，一次读出库中的一个位置。举例来说，如果选择库1，那么选择1274c以用于读出。在另一示范性实施例中，一次读出一库。举例来说，如果选择库1，那么选择1274c和1274d以用于读出，其中输出被交错或连接。多路复用器1290依据如线486上的读取地址信号所确定的哪个存储器库(例如，库0、库1)以及哪个存储器位置被启用以用于读出，来切换排斥地通过各自线491将存储器位置1274a或1274b或1274c或1274d耦合到缓冲器492。因此，如果存储器库0被启用以用于读出且线486上提供的读取地址信号指示存储器位置1274a用于读出，那么多路复用器1290通过其相关联的线491将存储器库1274a耦合到缓冲器492，且缓冲器499不将存储器库1274b、1274c、1274d耦合到线485。同时，多路复用器1290通过其相关联的线491将存储器位置1274b、1274c、1274d从缓冲器492处解除耦合。大体上同时，依据线467上的信号的值而定，启用库1以用于写入信号线485上的数字代码值。存储在缓冲器492中的信号响应于线482上提供的ce信号而选择性地提供到线444。线444上的信号被提供到下游以由其它电路进一步处理。
图12更详细地展示RAM区块1263的脉冲控制区块1272和存储器解码器1273。脉冲控制区块1272包含缓冲器571、573、575、四个与电路1211和四个与电路1213。尽管在图12中被描绘为单独元件，但在某些实施方案中，脉冲控制区块1272和存储器解码器1273a、1273b可构成为单个电路的一部分。
脉冲控制区块1272在线467上接收比较器462的结果。使用线488上提供的时钟信号和缓冲器电路571、573、575，脉冲控制区块1272将来自比较器462的异步信号转换为同步信号，所述同步信号被提供到逻辑与电路1211。逻辑与电路1211还接收信号线484上的库选择信号。存储器解码器1273基于从比较器接收的信号和库选择信号而确定是否启用存储器位置以用于写入存取，并基于所述确定而提供适当信号。
存储器解码器1273包含多路复用器1217，且除了从脉冲控制区块1272接收的信号外还接收读取地址信号、库信号和行信号。与电路1213接收线486上的读取地址信号和线1297上的行信号，所述信号分别同时进行与运算，且将结果提供到相关联的多路复用器1217。每一多路复用器1217与存储器位置1274a、1274b、1274c、1274d相关联，并将信号提供到其相关联的存储器库。来自每一多路复用器1217的信号是写入启用信号、读取启用信号或空信号(例如，无信号或指示无启用的信号)。以与上文所描述的类似方式进行对存储器位置1274a、1274b、1274c、1274d的读取和写入，唯一显著不同之处是确定正对哪个行进行读取或写入。
存储器解码器1273还控制对RAM区块1263中的各个存储器位置的存取。为了简单起见，图11和12仅描绘一个ADC区块(即，ADC 461和RAM区块1263内的相应存储器位置)，但表示多个此类ADC区块。因而，尽管存储器经展示为单独的存储器位置1274a、1274b、1274c、1274d，但在本发明的一方面中，RAM区块1263中的所有存储器位置1274a、1274b、1274c、1274d均是一个存储器区块的一部分。因此，提供到存储器解码器1273的读取地址信号和写入信号指示存储器区块内的特定位置。如果多路复用器1217将写入信号提供到存储器位置1274a、1274b，那么存储器1274a、1274b存储线491上提供的数字斜坡代码值信号。
图9展示系统1100，其是经修改以包含含有如图3-8和相关联论述所例示的读出系统的成像装置400的典型处理器系统。所述系统示范性表示具有可包含图像传感器装置的数字电路的系统。在不作限制的情况下，此类系统可包含计算机系统、相机系统、扫描仪、机器视觉、车辆导航、视频电话、监视系统、自动聚焦系统、星象跟踪仪系统、运动检测系统、图象稳定化系统和其它图像获取或处理系统。
系统1100(例如，相机系统)通常包括中央处理单元(CPU)1110(例如微处理器)，其经由总线1170而与输入/输出(I/O)装置1150通信。成像装置400也经由总线1170而与CPU 1110通信。系统1100还包含随机存取存储器(RAM)1160，且可包含可移除存储器1130(例如快闪存储器)，其也经由总线1170而与CPU 1110通信。成像装置400可与处理器(例如，CPU、数字信号处理器或微处理器)组合，其中单个集成电路上或与处理器不同的芯片上具有或不具有存储器存储装置。
应了解，本发明的其它实施例包含一种制造电路1100的方法。举例来说，在一个示范性实施例中，一种制造CMOS读出电路的方法包含以下步骤：使用已知的半导体制作技术在衬底的对应于单个集成电路的部分上方提供如上所述的至少一像素阵列和读出电路442(图5)。
ADC和存储器的共享使用减小了读出电路的大小。通过使用SRAM存储器代替DRAM存储器，还通过减小存储器所需的物理空间而减小了读出电路的大小。还通过消除对相关联的更新电路的需要而减小含有存储器的电路的大小。使用SRAM还通过不必花费时间执行更新操作而增加读出电路的操作速度。
虽然已参照特定示范性实施例描述和说明了本发明，但应了解，可在不脱离本发明精神和范围的情况下作出许多修改和替代。举例来说，尽管相对于在两个列之间共享的单个ADC和相关联存储器而展示了本发明，但本发明并不打算限于此。ADC和相关联的存储器可适于由两个或两个以上的任何数目的像素阵列列共享。以上描述内容中展示的每一信号线均是表示性的且可表示多个信号线，例如总线(例如地址或数字代码总线)。因此，不应认为本发明受前述描述内容限制，而是本发明仅由权利要求书的范围限制。

Claims (55)

1.一种用于成像装置的读出电路，其包括：
模拟-数字转换电路，其经耦合以从像素阵列的多个列接收像素信号；以及
存储器，其选择性地耦合到所述模拟-数字电路且具有用于分别存储表示所述存储器阵列的所述多个列上的信号的数字信号的多个存储器位置。
2.根据权利要求1所述的读出电路，其中所述存储器进一步包括第一和第二存储器位置，所述第一和第二存储器位置适于每次相互排斥地启用以用于写入操作。
3.根据权利要求2所述的读出电路，其中所述第一和第二存储器位置适于每次相互排斥地启用以用于读取操作。
4.根据权利要求3所述的读出电路，其中当所述第一和第二存储器位置中的一者适于用于读取操作时，所述第一和第二存储器位置中的另一者适于用于写入操作。
5.根据权利要求4所述的读出电路，其中所述第一和第二存储器位置处于不同的存储器库中。
6.一种用于成像装置的读出电路，其包括：
模拟-数字转换电路，其耦合到像素阵列的第一列中的像素并耦合到所述像素阵列的第二列中的第二像素；以及
存储器，其选择性地耦合到所述模拟-数字电路且具有用于分别存储表示来自所述第一和第二像素的信号的数字信号的第一和第二存储器位置。
7.根据权利要求6所述的读出电路，其中所述第一和第二存储器位置处于不同的存储器库中。
8.根据权利要求7所述的读出电路，其中所述第一和第二存储器位置适于相互排斥地启用以用于写入操作。
9.根据权利要求7所述的读出电路，其进一步包括：
第二模拟-数字转换电路，其耦合到所述像素阵列的第三列中的第三像素并耦合到所述像素阵列的第四列中的第四像素，
其中所述存储器包括用于分别存储表示来自所述第三和第四像素的信号的数字信号的第三和第四存储器位置。
10.根据权利要求9所述的读出电路，其中所述第三和第四存储器位置处于不同的存储器库中。
11.根据权利要求9所述的读出电路，其中所述第三存储器位置适于在所述第一存储器位置被启用以用于写入操作的大体上同时被启用以用于写入操作，所述第三存储器位置适于在所述第一存储器位置被启用以用于读取操作的大体上同时被启用以用于读取操作。
12.一种用于CMOS成像装置的读出电路，其包括：
多个模拟-数字转换电路，其每一者耦合到像素阵列的多个列线以及多个存储器位置，所述存储器位置用于分别存储表示所述列线上的模拟信号值的数字数据。
13.根据权利要求12所述的读出电路，其中所述多个存储器位置处于第一和第二存储器库中。
14.根据权利要求13所述的读出电路，其中所述第一和第二存储器库中的一者被启用以用于读取操作，大体上同时所述第一和第二存储器库中的另一者被启用以用于写入操作。
15.一种用于成像装置的读出电路，其包括：
多个模拟-数字转换电路，每一电路分别耦合到像素阵列中的相关联第一像素列和相关联第二像素列；以及
斜坡信号产生器，其耦合到所述多个模拟-数字转换电路，所述产生器将共同斜坡比较信号提供到每一模拟-数字转换电路。
16.根据权利要求15所述的读出电路，其中所述斜坡信号产生器能够将对应于所述斜坡比较信号的电平的数字代码信号提供到所述多个模拟-数字转换电路。
17.根据权利要求16所述的读出电路，其中所述斜坡信号产生器能够在第一时间周期期间提供所述斜坡比较信号且在第二时间周期期间提供所述数字代码信号。
18.根据权利要求17所述的读出电路，其中每一模拟-数字转换电路进一步包括：
模拟-数字比较器，其用于将所述斜坡比较信号与从列上的像素接收的信号进行比较，并用于提供指示所述比较的结果的逻辑信号。
19.根据权利要求18所述的读出电路，其中每一模拟-数字转换电路进一步包括：
延迟逻辑区块，其用于使所述逻辑信号与所述数字代码信号同步。
20.一种用于成像装置的读出电路，其包括：
第一存储器位置，其连接到所述模拟-数字电路并存储从像素阵列中的第一像素接收的第一模拟信号的数字表示形式；
第二存储器位置，其连接到模拟-数字电路并存储从像素阵列中的第二像素接收的第二模拟信号的数字表示形式；以及
控制器，其用于将控制信号提供到所述第一和第二存储器位置，使得所述存储器位置中的一者被启用以用于写入，且大体上同时所述存储器位置中的另一者被启用以用于读取。
21.根据权利要求20所述的用于成像装置的读出电路，其中所述第一像素处于所述像素阵列的第一列中，且所述第二像素处于所述像素阵列的第二列中。
22.根据权利要求21所述的用于成像装置的读出电路，其进一步包括：
多路复用器，其耦合到所述第一和第二存储器位置以便每次选择性地启用所述第一和第二存储器位置中的一者以用于将所存储的值输出到下游电路。
23.一种用于成像装置的读出电路，其包括：
比较器，其用于选择性地将来自至少第一和第二列中的像素的模拟信号与比较信号进行比较；
延迟电路，其用于使所述模拟信号与所述模拟信号的相应数字表示形式同步；
第一存储器位置，其用于存储来自第一列中的像素的模拟信号的数字表示形式；
第二存储器位置，其用于存储来自第二列中的像素的模拟信号的数字表示形式；
以及
控制器，其用于将控制信号提供到所述第一和第二存储器位置，使得所述存储器位置中的一者被启用以用于写入，且大体上同时所述存储器位置中的另一者被启用以用于读取。
24.根据权利要求23所述的读出电路，所述第一存储器位置是第一存储器库的一部分，且所述第二存储器位置是第二存储器库的一部分。
25.一种用于成像装置的读出电路，其包括：
模拟-数字转换电路，其经耦合以从像素阵列的多个列和多个行接收像素信号；以及
存储器，其选择性地耦合到所述模拟-数字电路且具有用于分别存储表示所述存储器阵列的所述多个列和行上的信号的数字信号的多个存储器位置。
26.根据权利要求25所述的读出电路，其中所述存储器进一步包括第一和第二存储器位置，所述第一和第二存储器位置适于每次相互排斥地启用以用于写入操作。
27.根据权利要求26所述的读出电路，其中所述第一和第二存储器位置适于每次相互排斥地启用以用于读取操作。
28.根据权利要求27所述的读出电路，其中当所述第一和第二存储器位置中的一者适于用于读取操作时，所述第一和第二存储器位置中的另一者适于用于写入操作。
29.根据权利要求26所述的读出电路，其中所述第一和第二存储器位置处于不同的存储器库中。
30.一种从像素阵列读出信号的方法，其包括：
选择性地将模拟-数字转换电路耦合到像素阵列中的多个像素列，且从所述多个像素列接收模拟像素信号；以及
选择性地将所述模拟-数字转换电路耦合到存储器中的多个存储器位置，且将所述模拟像素信号的数字表示形式提供到所述多个存储器位置。
31.根据权利要求30所述的从像素阵列读出信号的方法，其进一步包括：
启用第一群组存储器位置以用于读取操作，且大体上同时启用第二群组存储器位置以用于写入操作。
32.根据权利要求31所述的从像素阵列读出信号的方法，其中所述第一群组存储器位置处于第一库中，且所述第二群组存储器位置处于第二库中。
33.一种从像素阵列读出信号的方法，其包括：
在第一存储器位置中存储来自模拟-数字电路的对从像素阵列中的第一像素接收的第一模拟信号的数字表示形式；
在第二存储器位置中存储来自所述模拟-数字电路的对从所述像素阵列中的第二像素接收的第二模拟信号的数字表示形式；以及
将控制信号提供到所述第一和第二存储器位置，使得所述存储器位置中的一者被启用以用于写入，且大体上同时所述存储器位置中的另一者被启用以用于读取。
34.根据权利要求33所述的从像素阵列读出信号的方法，其中所述第一像素处于所述像素阵列的第一列中，且所述第二像素处于所述像素阵列的第二列中。
35.根据权利要求34所述的从像素阵列读出信号的方法，其进一步包括以下步骤：
选择性地将所述第一和第二存储器位置耦合到下游电路且输出所存储的值。
36.一种从像素阵列读出信号的方法，其包括：
处理来自第一像素列中的第一像素的第一像素信号；
将所述第一经处理像素信号存储在与模拟-数字电路相关联的第一存储器位置中；
处理来自第二像素列中的第二像素的第二像素信号；
将所述第二经处理像素信号存储在与所述模拟-数字电路相关联的第二存储器位置中；以及
启用所述第二存储器位置以用于读取，大体上同时启用所述第一存储器位置以用于写入。
37.根据权利要求36所述的读取方法，启用所述第二存储器位置以用于写入，大体上同时启用所述第一存储器位置以用于读取。
38.根据权利要求36所述的读取方法，其中所述第一处理包括以下步骤：
在所述模拟-数字电路中将所述第一模拟像素信号转换为第一经处理像素信号。
39.根据权利要求38所述的读取方法，其中所述转换包括以下步骤：
将模拟比较信号与所述第一模拟像素信号进行比较，并提供指示所述比较的结果的逻辑信号；以及
当所述逻辑信号为真时使所述比较信号的数字值的存储同步。
40.一种从像素阵列读出信号的方法，其包括：
从第一多个像素列读取第一多个模拟像素信号；
提供共同比较信号；以及
在各自多个比较器电路中将所述第一多个模拟信号与所述共同比较信号进行比较，并提供指示所述比较的结果的各自逻辑信号。
41.根据权利要求40所述的从像素阵列读出信号的方法，其进一步包括以下步骤：
从第一多个像素列读取第二多个模拟像素信号；
提供第二共同比较信号；以及
在所述各自比较器电路中将所述第二多个模拟信号与所述第二共同比较信号进行比较，并提供指示所述比较的结果的各自逻辑信号，其中每一所述比较器电路与所述第一多个列中的一者和所述第二多个列中的一者相关联。
42.根据权利要求41所述的从像素阵列读出信号的方法，其进一步包括以下步骤：
提供表示所述共同比较信号的共同数字值信号；
使所述共同数字值信号与所述共同比较信号同步；
启用与每一比较器电路相关联的各自第一存储器位置以用于写入；以及将所述数字值信号存储在所述各自第一存储器位置中。
43.根据权利要求42所述的从像素阵列读出信号的方法，其进一步包括以下步骤：
启用每一各自第一存储器位置以用于写入，大体上同时启用与每一比较器电路相关联的各自第二存储器位置以用于读取。
44.一种形成像素阵列的方法，其包括以下步骤：
在衬底上方形成像素阵列；
在所述衬底上方形成多个比较器电路，每一比较器电路选择性地耦合到所述像素阵列中的第一和第二像素列；以及
在所述衬底上方形成两个存储器库，每一存储器库具有选择性地耦合到所述比较器电路中的一者的存储器位置。
45.根据权利要求44所述的形成像素阵列的方法，其进一步包括以下步骤：
在所述衬底上方形成斜坡电路；以及
形成电路径以用于将所述斜坡电路选择性地耦合到所述多个比较器，用于将共同斜坡比较信号提供到所述比较器。
46.根据权利要求45所述的形成像素阵列的方法，其进一步包括以下步骤：
在所述衬底上方形成多个存储器解码器，每一存储器解码器与每一存储器库中的所述多个存储器位置中的一者相关联；以及
形成电路径以用于将所述存储器解码器选择性地耦合到其相关联的比较器，用于将所述存储器解码器选择性地耦合到其相关联的存储器位置。
47.根据权利要求46所述的形成像素阵列的方法，其进一步包括以下步骤：
在所述衬底上方形成多个脉冲控制逻辑电路，每一脉冲控制逻辑电路与所述比较器中的一者和相关联的存储器解码器对相关联；以及
形成电路径以用于将所述脉冲逻辑控制电路选择性地耦合到所述存储器解码器，用于将所述脉冲逻辑控制电路选择性地耦合到所述相关联的比较器。
48.根据权利要求47所述的形成像素阵列的方法，其进一步包括以下步骤：
在所述衬底上方形成多个多路复用器，每一多路复用器与所述比较器中的一者和相关联的存储器位置对相关联；以及
形成电路径以用于将所述多路复用器选择性地耦合到所述对存储器位置，用于将所述多路复用器选择性地耦合到下游电路。
49.一种集成电路，其包括：
像素阵列；
耦合到所述像素阵列的读出电路，其包括：
模拟-数字转换电路，其经耦合以从像素阵列的多个列接收像素信号；以及
存储器，其选择性地耦合到所述模拟-数字电路且具有用于存储表示所述存储器阵列的所述多个各自列上的信号的数字信号的多个存储器位置。
50.根据权利要求49所述的电路，其中所述存储器进一步包括第一和第二存储器位置，所述第一和第二存储器位置适于每次相互排斥地启用以用于写入操作。
51.根据权利要求50所述的电路，其中所述第一和第二存储器位置适于每次相互排斥地启用以用于读取操作。
52.根据权利要求51所述的电路，其中当所述第一和第二存储器位置中的一者适于用于读取操作时，所述第一和第二存储器位置中的另一者适于用于写入操作。
53.根据权利要求52所述的电路，其中所述第一和第二存储器位置处于不同的存储器库中。
54.一种集成电路，其包括：
像素阵列；
耦合到所述像素阵列的读出电路，其包括：
比较器，其用于选择性地将来自至少第一和第二列中的像素的模拟信号与比较信号进行比较；
延迟电路，其用于使所述模拟信号与所述模拟信号的相应数字表示形式同步；
第一存储器位置，其用于存储来自第一列中的像素的模拟信号的数字表示形式；
第二存储器位置，其用于存储来自第二列中的像素的模拟信号的数字表示形式；以及
控制器，其用于将控制信号提供到所述第一和第二存储器位置，使得所述存储器位置中的一者被启用以用于写入，且大体上同时所述存储器位置中的另一者被启用以用于读取。
55.根据权利要求54所述的电路，其中所述第一存储器位置是第一存储器库的一部分，且所述第二存储器位置是第二存储器库的一部分。
CNA2006800107746A 2005-03-30 2006-03-30 用于图像传感器的具有共享模拟-数字转换器和ram存储器的读出电路 Pending CN101151884A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB0506417.5 2005-03-30
GB0506417A GB2424781B (en) 2005-03-30 2005-03-30 High density row ram for column parallel CMOS image sensors

Publications (1)

Publication Number Publication Date
CN101151884A true CN101151884A (zh) 2008-03-26

Family

ID=34566675

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2006800107746A Pending CN101151884A (zh) 2005-03-30 2006-03-30 用于图像传感器的具有共享模拟-数字转换器和ram存储器的读出电路

Country Status (7)

Country Link
US (3) US7283080B2 (zh)
EP (1) EP1878214A1 (zh)
JP (1) JP2008535397A (zh)
KR (1) KR100945126B1 (zh)
CN (1) CN101151884A (zh)
GB (2) GB2424781B (zh)
WO (1) WO2006137951A1 (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101753864B (zh) * 2008-12-17 2012-10-10 佳能株式会社 固态成像装置和使用该固态成像装置的成像系统
CN102932610A (zh) * 2012-10-15 2013-02-13 清华大学 一种基于快闪存储器的图像传感器阵列结构
CN103281494A (zh) * 2013-05-03 2013-09-04 上海集成电路研发中心有限公司 Cmos图像传感器及其图像数据的传输方法
CN104796637A (zh) * 2015-04-17 2015-07-22 昆山锐芯微电子有限公司 图像传感器的读出系统和读出方法
CN105659586A (zh) * 2013-10-16 2016-06-08 E2V半导体公司 具有控制信号序列生成的图像传感器
CN106462499A (zh) * 2014-05-21 2017-02-22 索尼公司 传感器模块、其控制方法和电子设备
CN108335674A (zh) * 2013-02-04 2018-07-27 索尼半导体解决方案公司 显示装置
CN110431839A (zh) * 2017-01-18 2019-11-08 弗劳恩霍夫应用研究促进协会 用于图像传感器的读取结构、图像传感器系统和用于读取图像传感器的方法

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6646583B1 (en) 2000-10-25 2003-11-11 Micron Technology, Inc. High speed digital to analog converter using multiple staggered successive approximation cells
GB2424781B (en) * 2005-03-30 2007-11-28 Micron Technology Inc High density row ram for column parallel CMOS image sensors
JP5187550B2 (ja) * 2007-08-21 2013-04-24 ソニー株式会社 撮像装置
JP4386118B2 (ja) 2007-08-31 2009-12-16 ソニー株式会社 撮像回路
JP4420101B2 (ja) 2007-10-30 2010-02-24 ソニー株式会社 固体撮像装置およびその駆動方法、並びにカメラシステム
GB0806427D0 (en) * 2008-04-09 2008-05-14 Cmosis Nv Parallel analog-to-digital conversion in pixel arrays
JP5165520B2 (ja) * 2008-10-01 2013-03-21 ソニー株式会社 固体撮像装置、撮像装置、および固体撮像装置のａｄ変換方法
KR101543645B1 (ko) * 2009-02-13 2015-08-11 삼성전자주식회사 투 패스 시그마-델타 아날로그-디지털 변환기 및 이를 포함하는 이미지 센서
US8446309B2 (en) * 2009-02-19 2013-05-21 Cmosis Nv Analog-to-digital conversion in pixel arrays
JP5429547B2 (ja) * 2009-10-02 2014-02-26 ソニー株式会社 固体撮像装置、撮像装置、ａｄ変換方法
JP5862126B2 (ja) 2011-09-06 2016-02-16 ソニー株式会社 撮像素子および方法、並びに、撮像装置
JP5895032B2 (ja) * 2011-11-25 2016-03-30 富士フイルム株式会社 放射線画像検出装置およびその作動方法
FR2983583B1 (fr) * 2011-12-02 2013-11-15 Saint Gobain Dispositif d'analyse des defauts d'aspect d'un substrat transparent
TWI463432B (zh) * 2012-10-05 2014-12-01 Genesys Logic Inc 圖像資料處理方法
US9294703B2 (en) 2012-12-03 2016-03-22 Samsung Electronics Co., Ltd. Image sensor including data transmission circuit having split bus segments
JP2015185860A (ja) * 2014-03-20 2015-10-22 株式会社東芝 固体撮像装置
US10440304B2 (en) * 2014-08-26 2019-10-08 Sony Semiconductor Solutions Corporation Image sensor and electronic device
US9955096B2 (en) * 2016-03-22 2018-04-24 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for high-speed down-sampled CMOS image sensor readout
US10090030B1 (en) 2017-04-28 2018-10-02 Hewlett Packard Enterprise Development Lp Signal conversion using an analog-to-digital converter and reference voltage comparison
US11004881B2 (en) * 2018-04-03 2021-05-11 Facebook Technologies, Llc Global shutter image sensor
US11463636B2 (en) 2018-06-27 2022-10-04 Facebook Technologies, Llc Pixel sensor having multiple photodiodes
US10931884B2 (en) 2018-08-20 2021-02-23 Facebook Technologies, Llc Pixel sensor having adaptive exposure time
US10672101B1 (en) * 2019-03-04 2020-06-02 Omnivision Technologies, Inc. DRAM with simultaneous read and write for multiwafer image sensors
US11218660B1 (en) 2019-03-26 2022-01-04 Facebook Technologies, Llc Pixel sensor having shared readout structure
KR20210001733A (ko) 2019-06-28 2021-01-06 삼성전자주식회사 디지털 픽셀 및 이를 포함하는 이미지 센서
CN113906733B (zh) * 2019-08-01 2024-06-21 松下知识产权经营株式会社 摄像装置和摄像装置的驱动方法
US10841525B1 (en) * 2019-08-23 2020-11-17 Omnivision Technologies, Inc. Image data readout circuit with shared data bus
US20210306576A1 (en) * 2020-03-26 2021-09-30 Semiconductor Components Industries, Llc Systems and methods for selectively accessing circuitry blocks
US11206368B2 (en) * 2020-05-22 2021-12-21 Omnivision Technologies, Inc. Data readout power saving techniques for shift register structure
US11902682B2 (en) 2020-05-29 2024-02-13 Uti Limited Partnership Amplitude modulated pixel setup for high-speed readout of CMOS image sensors
KR20220085156A (ko) * 2020-12-15 2022-06-22 삼성전자주식회사 디지털 픽셀 센서 및 아날로그 디지털 변환기
KR102408730B1 (ko) * 2020-12-29 2022-06-14 한국전자기술연구원 Cis 시스템의 adc 개수 저감을 위한 픽셀 파티셔닝 방법
CN114025114B (zh) * 2021-11-03 2023-05-12 成都微光集电科技有限公司 读出电路、图像传感器及控制方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5428389A (en) * 1990-06-14 1995-06-27 Fuji Photo Film Co., Ltd. Image data storage/processing apparatus
JPH0713581B2 (ja) * 1992-04-29 1995-02-15 日本アビオニクス株式会社 赤外線熱画像装置
US5748326A (en) * 1993-12-07 1998-05-05 Fisher-Price Inc. Instant special effects electronic camera
JP2776292B2 (ja) * 1995-03-10 1998-07-16 日本電気株式会社 固体撮像装置
AU6899896A (en) * 1995-08-21 1997-03-27 Starcam Systems, Inc. High-speed high-resolution multi-frame real-time digital camera
US5920274A (en) * 1997-08-05 1999-07-06 International Business Machines Corporation Image sensor employing non-uniform A/D conversion
US6721008B2 (en) * 1998-01-22 2004-04-13 Eastman Kodak Company Integrated CMOS active pixel digital camera
WO1999046851A1 (en) 1998-03-09 1999-09-16 Photobit Corporation Readout circuit with gain and analog-to-digital conversion for image sensor
US6885396B1 (en) * 1998-03-09 2005-04-26 Micron Technology, Inc. Readout circuit with gain and analog-to-digital a conversion for image sensor
US6870565B1 (en) * 1998-11-24 2005-03-22 Micron Technology, Inc. Semiconductor imaging sensor array devices with dual-port digital readout
JP4158280B2 (ja) * 1999-06-04 2008-10-01 ソニー株式会社 画像処理装置およびその方法
JP4777496B2 (ja) * 2000-02-10 2011-09-21 富士フイルム株式会社 固体撮像素子
JP3990857B2 (ja) * 2000-07-03 2007-10-17 キヤノン株式会社 撮像装置及び撮像システム
GB0020280D0 (en) * 2000-08-18 2000-10-04 Vlsi Vision Ltd Modification of column fixed pattern column noise in solid image sensors
JP4560205B2 (ja) * 2000-12-18 2010-10-13 キヤノン株式会社 Ａ／ｄ変換器及びそれを用いた固体撮像装置
JP2003324644A (ja) * 2002-05-07 2003-11-14 Canon Inc 映像信号処理装置、画像表示制御方法、記憶媒体、及びプログラム
US20040085463A1 (en) * 2002-11-06 2004-05-06 Manish Sharma Imaging system with non-volatile memory
JP4107269B2 (ja) * 2004-02-23 2008-06-25 ソニー株式会社 固体撮像装置
GB2424781B (en) * 2005-03-30 2007-11-28 Micron Technology Inc High density row ram for column parallel CMOS image sensors
JP4654857B2 (ja) * 2005-09-26 2011-03-23 ソニー株式会社 Ｄａ変換装置、ａｄ変換装置、半導体装置
JP4341678B2 (ja) * 2007-01-16 2009-10-07 ソニー株式会社 Ａｄ変換装置および固体撮像装置並びに撮像装置

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101753864B (zh) * 2008-12-17 2012-10-10 佳能株式会社 固态成像装置和使用该固态成像装置的成像系统
CN102932610A (zh) * 2012-10-15 2013-02-13 清华大学 一种基于快闪存储器的图像传感器阵列结构
CN102932610B (zh) * 2012-10-15 2016-03-23 清华大学 一种基于快闪存储器的图像传感器阵列结构
CN108335674A (zh) * 2013-02-04 2018-07-27 索尼半导体解决方案公司 显示装置
CN103281494B (zh) * 2013-05-03 2018-06-22 上海集成电路研发中心有限公司 Cmos图像传感器及其图像数据的传输方法
CN103281494A (zh) * 2013-05-03 2013-09-04 上海集成电路研发中心有限公司 Cmos图像传感器及其图像数据的传输方法
CN105659586B (zh) * 2013-10-16 2019-05-07 特利丹E2V半导体简化股份公司 具有控制信号序列生成的图像传感器
CN105659586A (zh) * 2013-10-16 2016-06-08 E2V半导体公司 具有控制信号序列生成的图像传感器
CN106462499A (zh) * 2014-05-21 2017-02-22 索尼公司 传感器模块、其控制方法和电子设备
CN106462499B (zh) * 2014-05-21 2019-06-28 索尼半导体解决方案公司 传感器模块、其控制方法和电子设备
CN104796637B (zh) * 2015-04-17 2018-04-13 昆山锐芯微电子有限公司 图像传感器的读出系统和读出方法
CN104796637A (zh) * 2015-04-17 2015-07-22 昆山锐芯微电子有限公司 图像传感器的读出系统和读出方法
CN110431839A (zh) * 2017-01-18 2019-11-08 弗劳恩霍夫应用研究促进协会 用于图像传感器的读取结构、图像传感器系统和用于读取图像传感器的方法

Also Published As

Publication number Publication date
GB0506417D0 (en) 2005-05-04
GB2438693A (en) 2007-12-05
US7283080B2 (en) 2007-10-16
GB2438693B (en) 2009-07-08
GB2424781A (en) 2006-10-04
GB2424781B (en) 2007-11-28
US20060220939A1 (en) 2006-10-05
US7492299B2 (en) 2009-02-17
US20090122160A1 (en) 2009-05-14
US20080019208A1 (en) 2008-01-24
WO2006137951A1 (en) 2006-12-28
US7830292B2 (en) 2010-11-09
KR100945126B1 (ko) 2010-03-02
EP1878214A1 (en) 2008-01-16
GB0704171D0 (en) 2007-04-11
JP2008535397A (ja) 2008-08-28
KR20070116938A (ko) 2007-12-11

Similar Documents

Publication Publication Date Title
CN101151884A (zh) 用于图像传感器的具有共享模拟-数字转换器和ram存储器的读出电路
JP4589131B2 (ja) 画像センサおよびその画像読み出し方法
KR100803188B1 (ko) 반도체 기억 장치와 이것을 이용한 반도체 집적 회로시스템 및 반도체 기억 장치의 제어 방법
JP4224876B2 (ja) 記憶装置、並びに書き込み方法および読み出し方法
CN111246130B (zh) 存储单元阵列、量化电路阵列及其读取控制方法
US8305383B2 (en) Data access apparatus and method
CN101796845B (zh) 运动图像编码中的运动搜索装置
US10444787B2 (en) Data communication device
US20180068700A1 (en) Memory architecture with multi-bank memory cell array accessed by local drive circuit within memory bank
CN112449134B (zh) 图像传感器、地址解码器以及图像处理系统
GB2453883A (en) Imaging device readout with simultaneous memory reading and writing
US6901027B2 (en) Apparatus for processing data, memory bank used therefor, semiconductor device, and method for reading out pixel data
US6195463B1 (en) Multiresolution image processing and storage on a single chip
CN111193884B (zh) 图像传感器和将数字图像转移到图像处理器的方法
KR102690973B1 (ko) 메모리 회로, 반도체 장치 및 모바일 디바이스
US11102437B2 (en) Memory circuit and semiconductor device
KR960036534A (ko) 영상처리용 고속데이타 전송장치
JPH0589664A (ja) ダイナミツク型ランダムアクセスメモリ装置
US6493277B2 (en) Data generation circuit and method for data generating
JP4003529B2 (ja) 動きベクトル検出回路と動きベクトル検出方法
JP2008059717A (ja) 半導体装置
Lau et al. A Hybrid CMOS DPS with Conditional Data Readout Scheme
TW201807997A (zh) 共用行讀取電路的影像感測器
JPH0490660A (ja) 画像記憶装置
JPH1127490A (ja) ラインメモリ装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: APTINA IMAGING CORP.

Free format text: FORMER OWNER: MICRON TECHNOLOGY INC.

Effective date: 20100406

C41 Transfer of patent application or patent right or utility model
COR Change of bibliographic data

Free format text: CORRECT: ADDRESS; FROM: IDAHO,U.S.A. TO: CAYMAN ISLANDS

TA01 Transfer of patent application right

Effective date of registration: 20100406

Address after: Cayman Islands

Applicant after: Micron Technology Inc.

Address before: Idaho

Applicant before: Micron Technology, Inc.

C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20080326