KR100945126B1 - 공유 아날로그 디지털 컨버터와 램 메모리를 갖는 이미지센서용 판독 회로 - Google Patents

공유 아날로그 디지털 컨버터와 램 메모리를 갖는 이미지센서용 판독 회로 Download PDF

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Abstract

이미저의 복수의 칼럼들 사이에서 아날로그 디지털 컨버터(ADC)가 공유되도록 할 수 있는 이미저의 판독회로가 제공된다. ADC 그룹은 ADC에 의해 처리되는 신호를 저장하기 위해 단일 부의 메모리를 공유한다. ADC는 하나의 그룹의 픽셀의 칼럼으로부터 수신된 신호를 처리하고, 다른 시간에, 다른 그룹의 픽셀의 칼럼으로부터 수신된 신호를 처리한다. 칼럼으로부터 처리된 신호중 하나가 제1 메모리 뱅크에 저장되는 한편, 제2 메모리 뱅크에 미리 처리되어 저장되어 있는 신호들은 파이프라인 판독 처리를 위해 저장 위치에서 판독되어, 더 처리되도록 다운스트림으로 제공된다.

Description

공유 아날로그 디지털 컨버터와 램 메모리를 갖는 이미지 센서용 판독 회로{READOUT CIRCUIT WITH SHARED ANALOG-TO-DIGITAL CONVERTERS AND RAM MEMORIES, FOR IMAGE SENSOR}
본 발명은 일반적으로 반도체 촬상 장치에 관한 것으로, 특히 픽셀 셀의 어레이와 셀을 판독하기 위한 칼럼 회로를 갖는 CMOS 액티브 픽셀 센서(APS) 이미저에 관한 것이다.
현재, 저가의 촬상 장치로 사용하기 위한 CMOS 액티브 픽셀 이미저에 관심이 모아지고 있다. 도 1은 CMOS 액티브 픽셀 센서("APS") 픽셀 어레이(230)와, 픽셀에 저장된 신호의 판독이, 본 기술에서 숙련된 자에게 주지의 방법으로, 가능하도록 X타이밍 및 제어 신호를 제공하는 컨트롤러(232)를 포함하는 신호처리 시스템(100)을 나타낸다. 일반적인 어레이들은 M x N 픽셀의 치수를 가지고, 어레이(230)의 크기는 개별적인 이용에 따라 다르다. 이미저 픽셀은 칼럼 병렬 판독 아키텍쳐를 사용하여 한번에 하나의 로우를 판독한다. 컨트롤러(232)는 로우 어드레싱 회로(234)와 로우 드라이버(240)의 동작을 제어함으로써 어레이(230)에서 특정 로우의 픽셀을 선택한다. 픽셀의 선택된 로우에 저장된 전하 신호는 상기 서술된 방법으로 판독 회로(242)의 칼럼 라인(170)(도 2)에 제공된다. 각각의 칼럼에서 판독된 픽셀 신호는 칼럼 어드레싱 회로(244)를 사용하여 순차적으로 판독된다.
도 2는 도 1의 시스템(100)의 일부를 더 상세하게 나타낸다. 각 어레이 칼럼(349)은 복수의 로우의 픽셀(350)을 포함한다. 특정 칼럼(349)에서의 픽셀(350)로부터의 신호는 판독회로(242)에 판독된다. 일반적으로, 픽셀의 각 칼럼(349)은 판독되어, 아날로그 디지털 컨버터("ADC")(361) 및 메모리 기억 장소(363)를 포함하는, 대응하는 아날로그 디지털 블럭에 판독된다. 또는, 칼럼에서 픽셀 출력은 디지털 픽셀 신호를 저장하는 대응하는 메모리를 갖는 아날로그 디지털부에 순차적으로 공급된다. 일반적으로, 아날로그 디지털 컨버터(361)에 의해 제공된 디지털 값은 12비트 값이다. 디지털 형태로의 신호 변환의 결과가 아날로그 디지털 컨버터(361)를 갖는 대응되는 기억 장소(363)에 임시로 저장된다. 그 후에 디지털 신호는 기억 장소(363)에서 판독되어, 판독 회로(242)의 다운스트림으로 처리된다.
일반적으로, 판독 회로(242)는, 도 2에 도시되지는 않지만, 다른 회로를 포함한다. 예를 들면, 샘플 및 홀드 회로가 칼럼(349) 및 그 대응되는 ADC(361) 사이에 연결된다. 또한, 하나의 이득 회로 또는 몇 개의 이득 회로가 칼럼(349) 및 그 대응되는 ADC(361) 사이에 연결될 수 있다.
기억 장소(363), 일반적으로, RAM 또는 DRAM 메모리(또한 RAM 블록 또는 코어라고 칭해진다), 는 아날로그 디지털 처리부의 중요한 부분이다. 전자 촬상 회로의 크기를 줄이고자 하는 바람이 증가하고 있으면, 아날로그 디지털부의 크기를 줄이는 것이 바람직하다. 또한, 전자 촬상 장치의 속도를 증가시키고자 하는 바람이 있으면, 판독 회로의 처리 속도를 증가시키는 것이 또한 바람직하다.
본 발명은 개선된 아날로그 디지털 처리 회로부 및 동작 방법을 제공한다. 아날로그 디지털 메모리로서 사용되는, RAM 블록는 하나 이상의 아날로그 디지털 컨버터(ADC)에 의해 공유되고, 픽셀 어레이로부터 픽셀의 하나 이상의 칼럼으로부터 데이터를 저장한다. ADC는 대응되는 제1 칼럼의 픽셀로부터의 신호를 각각 처리하여 그 칼럼에 대응되는 메모리 장소에 추출된 디지털 값을 저장한다. ADC는 대응되는 제2 칼럼의 픽셀로부터의 신호를 각각 처리하여 그 칼럼에 대응되는 메모리 장소에 추출된 디지털 값을 저장한다. ADC가 현재의 판독 칼럼으로부터 수신된 픽셀 신호를 처리하여 저장하는 동안, 판독 회로는 저장된 디지털 신호를 이전의 칼럼으로부터 판독하여 그 디지털 신호를 다운스트림 처리하기 위해 데이터 경로에 보낸다. ADC는 램프 병렬 처리를 사용하여 신호를 아날로그로부터 디지털로 병렬로 처리하여 변환한다. 램프 병렬 처리에서, 램프는 ADC 회로와 실질적으로 동일한 시간에, 저(low) 신호 레벨(예를 들면, 디지털 0값)로부터 시작하여 고(high) 신호 레벨(예를 들면, 최대 디지털 레벨)까지 점진적으로 진행하는 변동 램프 참조 신호를 제공한다. 실질적으로 동일한 시간에, 디지털 카운터는 저장되는 디지털 코드를 ADC 회로에 제공한다. 램프 참조 신호는 변화하면서, 각 ADC 회로의 픽셀로부터 수신된 신호와 비교된다. 램프 참조 신호가 변환된 신호를 초과할 때, ADC 회로의 ADC 비교기는 상태를 변화시키고, 디지털 카운터 코드값이 ADC와 대응되는 메모리 장소에 저장된다. 하나 이상의 ADC 회로가 실질적으로 동일한 시간에 상태를 변화시키면, 하나 이상의 메모리 장소에 실질적으로 동일하게 기록된다.
본 발명의 다른 구성에서, 아날로그 디지털 메모리로서 사용되는, RAM 블록가 하나 이상의 아날로그 디지털 컨버터(ADC)에 의해 공유되어, 픽셀 어레이의 하나 이상의 칼럼 및 하나 이상의 로우의 픽셀로부터의 데이터를 저장한다. ADC는 대응되는 제1 칼럼의 제1 로우의 픽셀로부터의 신호를 각각 처리하여, 그 칼럼 및 로우와 대응되는 메모리 장소에 추출된 디지털 값을 저장한다. 그 후, ADC는 대응되는 제2 칼럼의 제1 로우의 픽셀로부터의 신호를 각각 처리하여, 그 칼럼 및 로우와 대응되는 메모리 장소에 추출된 디지털 값을 저장한다. 그 후, ADC는 대응되는 제1 칼럼의 제2 로우의 픽셀로부터의 신호를 각각 처리하여, 그 칼럼 및 로우와 대응되는 메모리 장소에 추출된 디지털 값을 저장한다. 그 후, ADC는 대응되는 제2 칼럼의 제2 로우의 픽셀로부터의 신호를 각각 처리하여, 그 칼럼 및 로우와 대응되는 메모리 장소에 추출된 디지털 값을 저장한다. ADC가 현재 판독된 로우로부터 수신된 픽셀 신호를 처리하여 저장하는 동안, 판독 회로는 저장된 디지털 신호를 이전의 로우로부터 판독하여, 그 디지털 신호를 다운스트림 처리를 위한 데이터 경로에 제공한다. ADC는 램프 병렬 처리를 사용하여, 신호를 아날로그로부터 디지털로 병렬로 처리하여 변환한다.
본 발명의 이들 및 다른 특징 및 장점은 첨부 도면과 연결되어 제공되는 본 발명의 다음의 상세한 설명으로부터 보다 즉시 이해될 수 있다.
도 1은 종래의 APS 시스템의 블록도이다.
도 2는 도 1의 픽셀 어레이 및 판독 회로의 일부의 블록도이다.
도 3은 본 발명의 일 실시예에 따라서 APS와 대응하는 처리 회로를 갖는 디지털 시스템의 블록도이다.
도 4는 도 3의 픽셀 어레이 및 판독 회로의 일부의 더 상세한 블록도이다.
도 5는 도 4의 픽셀 어레이 및 판독 회로의 일부의 더 상세한 블록도이다.
도 6은 도 5의 픽셀 어레이 및 판독 회로의 일부의 더 상세한 블록도이다.
도 7은 도 3-6의 픽셀 어레이와 판독 회로의 단일 기입 및 판독 동작을 실행하는 타이밍도이다.
도 8은 도 3-6의 픽셀 어레이와 판독 회로의 복수 기입 동작을 실행하는 타이밍도이다.
도 9는 본 발명의 실시예에 따라서 구성된 적어도 하나의 촬상 장치에 조합되는 처리 시스템을 나타내는 블록도이다.
도 10은 본 발명의 다른 실시예에 따라서 APS와 대응하는 처리 회로를 갖는 디지털 시스템의 블록도이다.
도 11은 도 10의 픽셀 어레이 및 판독 회로의 일부를 더 상세히 나타내는 블록도이다.
도 12는 도 10 및 11의 픽셀 어레이 및 판독 회로의 일부를 더 상세히 나타내는 블록도이다.
다음의 상세한 설명에서, 참조 부호는 첨부 도면의 일부가 되면서, 첨부 도면에 붙여져 있고, 도면에 본 발명의 특정 실시예가 도시되어 있다. 이들 실시예는 본 기술에서 숙련된 자가 본 발명을 실시하고 활용할 수 있도록 충분히 상세하게 서술되어 있고, 본 발명의 진의와 범위를 벗어나지 않으면 구조적, 논리적 및 다른 변화가, 개시된 특정 실시예에 만들어질 수 있는 것으로 이해될 수 있다.
도 3은 본 발명의 일 실시예에 따라서 APS(active pixel sensor)를 포함하는 신호 처리 시스템(400)을 나타낸다. 신호 처리 시스템(400)은 도 1의 시스템(100)과 몇 가지 면에서 다르고, 그것을 이하에 상세하게 설명한다.
APS 시스템(400)은 판독 회로(442)에 연결된 픽셀 어레이(230)를 포함한다. 판독 회로(442)는, 도 1의 종래의 판독회로(242)와 비교할 때, 픽셀 어레이(230)의 1개 대신에 2개의 칼럼으로부터의 아날로그 신호를 판독하여 디지털로 변환하기 위해, 이 실시예의 판독 회로(442)가 하나의 ADC(461)를 사용하고 있는 것이 다르다. 또한, 픽셀 칼럼의 각각의 것으로부터의 변환 결과를 나타내는 디지털 코드를 저장하는 각 메모리 뱅크(0,1)에, ADC(461)와 대응되는 한 쌍의 메모리 장소가 있다. 메모리 장소 쌍은 RAM 블록으로 그룹지어 있다.
판독 회로(442)는, 복수의 아날로그 디지털 컨버터(461), 각 ADC(461)에 대응된 RAM(random access memory) 블록(463)의 각 뱅크(0,1) 내에 한 쌍의 기억 장소(474a, 474b), 및 RAM 블록(463)내의 저장된 디지털 값을 받아서 다운스트림 처리 회로에 공급하는 데이터 경로(444)를 포함한다. 각 ADC(461)는 픽셀 어레이(230)의 칼럼 쌍(349)에 연결되어 픽셀 신호를 수신한다. 픽셀 어레이(230)가 복수의 홀수 및 짝수 칼럼을 가지면, 픽셀 칼럼(349) 쌍은 도 3에 도시된 것 같이, "odd" 및 "even" 칼럼(349)으로 구성된다. ADC(461)를 2개의 칼럼(349)에 연결하는 신호 라인(469)이 단일 라인으로 도시되어, 신호 경로가 어떻게 결합되는지를 각각 대표적으로 나타낸다. 예를 들면, 2개의 칼럼 신호 경로가 각 ADC(361)에 멀티플렉싱될 수 있다. 도 3에 나타낸 실시예가 각 ADC(461)의 2개의 픽셀 칼럼을 가지고, 각 ADC(461)가 2 이상의 픽셀 칼럼을 처리할 수 있고, 칼럼 신호를 나타내는 디지털값을 각각 저장하기 위한 2 이상의 대응된 메모리 장소를 처리할 수 있는 것으로 이해되어야 한다.
RAM 블록(463)의 크기는 소망의 아키텍쳐에 의존한다. 도 3의 실시예에 나타낸 것같이, ADC(461)는 2개의 칼럼 사이에서 멀티플렉싱되고, RAM 블록(463)은 각각의 ADC(461)에 대해서 RAM 블록(463)내의 메모리 장소의 대응된 쌍을 갖는다. 도 3에 나타낸 것같이, RAM 블록(463)은 4개의 ADC(461)와 대응된다. 이와 같이 적어도 4쌍의 대응된 메모리 장소가 RAM 블록(463)에 있다. 각 메모리 장소의 크기는 저장하고자 하는 정보의 크기에 의존한다. 일반적으로, ADC(461)에 의해 생성된 디지털 코드는 12비트 크기이다. 예를 들면, 효과적으로, RAM 블록(463)은, 공유된 칼럼의 수에 대해 램프(ramp) 값(아래에 더 설명한다)의 디지털 표시를 저장하기 위해 사용되는 메모리 비트수 이상을 갖는다. 그래서, RAM 블록의 치수는 다음과 같이 표현된다.
RAMdimension = NumSh * NumADC * Datawidth (1)
여기서, NumSh는 각 ADC(461)에 대한 공유된 칼럼의 수이고, NumADC는, RAM 블록(463)(즉, 2N)을 공유하는 ADC(461)의 수이고, Datawidth는 저장된 데이터의 크 기이다. 각 ADC(461)가 예를 들면, 짝수 칼럼 및 홀수 칼럼의 2개의 공유된 칼럼(349)을 가지면, NumSh=2이다. 4개의 ADC(461)가 RAM 블록(463)을 공유하면, 2N =4이고, N=2이다. 저장하고자 하는 램프 값의 폭이 12비트 넓이이면, Datawidth는 12이다.
RAMdimension = NumSh * 2N * Datawidth (2)
= 2 * 22 * 12
그래서, 예에서 RAM 블록의 치수는 2 x 4 x 12이다.
상기 표시된 것같이, RAM 블록(463)은 임의의 수의 ADC와 관련될 수 있고, 홀수 및 2의 멱수(예를 들면, 2, 4, 8 등)에 제한되지 않는다. 예를 들면, 하기의 표 1을 참조한다. 그러나, 얼마나 많은 ADC(461)가 RAM 블록(463)과 대응되는지의 결정은 크기, 복합성, 회로 등의 다른 인자에 의해 제한될 수 있다.
[표 1]
N ADC 사용없음(2N) 폭/㎛ RAM 블록 메모리 크기 SRAM 셀 어레이의 대략 치수(RAM치수)
2 4 43.2 2x4x12 27x36
3 8 86.4 2x8x12 55x36
4 16 172.8 2x16x12 109x36
5 32 345.6 2x32x12 217x36
6 64 691.2 2x64x12 434x36
도 3 실시예에서, 픽셀 어레이(230)로부터의 신호의 판독 동안, ADC(461)는 주지의 기술과 같이 픽셀(350)로부터 신호를 한 로우씩 수신한다. ADC(461)가 2개의 칼럼(349)에 의해 공유되면, 2개의 칼럼으로부터의 신호는 다른 시간에 처리된다. 예를 들면, 선택된 로우에 대해서, 각 ADC(461)는 그 각각의 홀수 칼럼(349)에 서 픽셀(350)로부터 거의 동일한 시간에 신호를 수신하여 처리한다. 다른(전 또는 후) 시간에서, 각 ADC(461)는 그 각각의 짝수 칼럼(349)에서 픽셀(350)로부터 거의 동일한 시간에 신호를 수신하여 처리한다. ADC(461)에 의한 신호의 처리는 아래에 상세하게 설명한다.
픽셀 신호가 ADC(461)에 의해 처리된 후, 결과의 신호는 블록(463)의 대응된 메모리 장소에 저장된다. 대응된 메모리 블록(463)은 SRAM(static random access memory)일 수 있다. SRAM 메모리를 사용하면, 주지의 기술과 같이 DRAM(dynamic ramdom access memory) 이상의 몇가지 장점을 갖는다. SRAM은 일반적으로 DRAM과 같이 리프레시되어야 할 필요가 없기 때문에, SRAM 셀을 조합하는 메모리 시스템은, 리프레시 동작을 실행하기 위한 시간을 비축할 필요가 없고, 리프레시 동작을 실행하는데 필요한 회로를 조합할 필요가 없다. 그러므로, SRAM 셀의 사용은 신호처리 속도를 증가시킨다.
도 4는 도 3의 판독 회로(442)를 보다 상세하게 나타낸다. 도 4에 나타낸 것같이, 판독 회로(442)는 복수(예를 들면, 4)의 ADC(461), 메모리 블록(463), 데이터 버스(444), 및 램프 신호 발생회로(480)를 포함한다. 램프 신호 발생 회로(480)는 라인(483)으로 램프 비교 신호를 모든 ADC(461)에 제공하여, 각 ADC(461)가 실질적으로 동일한 시간에 동일한 값이 제공되도록 한다. 각 RAM 블록(463)은 버스(444)에 연결되어 다운스트림 회로에 신호의 출력을 제공한다. 램프 신호 발생 회로(480)는 또한 라인(483)상의 램프 아날로그값에 대응하여 디지털화된 코드를 라인(485)으로 모든 RAM 블록(463)에 제공하여, 각 RAM 블록(463)이 실질적으로 동 일한 시간에 동일한 값이 제공된다. 도 6을 참조하여 아래에 설명한 것같이, 3싸이클 딜레이가 ADC 부에 통합되어 디지털화된 코드 신호의 수신을 램프 비교 신호의 수신과 동기화시킨다. 그 결과, 대응하는 아날로그 램프 비교신호가 신호 라인(483)으로 제공된 후에(시간 T0에서), 디지털화된 코드는 신호 라인(485)으로 제공된다(시간 T3에서).
모든 RAM 블록(463)은 라인(484)으로 뱅크 신호를 수신하고, 라인(486)으로 판독 어드레스 신호를 수신하고, 라인(488)으로 클락 신호를 수신하고, 라인(482)으로 ce 신호를 수신한다. 뱅크 신호는 RAM 블록(463)의 어느 뱅크가 기입 또는 판독을 위해 선택되는지를 나타낸다. 판독 어드레스 신호는 RAM 블록(463) 내의 어느 장소가 판독을 위해 선택되는지를 나타낸다. 클락 신호는 대응된 회로(비도시)상의 클락에 의해 제공된다. ce 신호는 버퍼(이하에 설명한다)의 상태를 제어하는 버퍼 상태 선택 신호이다.
도 4는 ADC(461)의 그룹과 대응하는 RAM 블록(463)을 나타낸다. 도 4는 전체 APS 시스템(400)에 포함될 수 있는 많은 회로들 중 단지 몇 개를 나타내는 것으로 이해되어야 한다. 그래서, 모든 ADC(461)와 RAM(463)은 램프 신호 발생 회로(480)에 연결되고, 라인(483)으로 아날로그 램프 신호가 제공되고, 실질적으로 동일한 시간에 라인(485)으로 디지털화된 코드가 제공된다. 이와 같이, 각 ADC(461) 및 RAM 블록(463)은 실질적으로 병렬 처리로 정보를 처리할 수 있다.
도 5는 하나의 ADC(461) 신호 처리 회로와 RAM 블록(463)의 대응하는 부분에 대해 도 3 및 4의 판독 회로(442)를 보다 상세하게 나타낸다. 도 5에 나타낸 것같 이, 판독 회로(442)는 ADC(461), RAM 블록(463), 데이터 경로(444), 램프 신호 발생 회로(480)를 포함한다. ADC(461)는 ADC 비교기(462)를 포함한다.
ADC(461)는 대응하는 칼럼(349)으로부터 라인(469)으로 아날로그 픽셀 신호를 수신한다(도 3). 상기 나타낸 것같이, ADC(461)는 2개의 대응하는 칼럼(즉, 짝수 칼럼 및 홀수 칼럼) 중 하나로부터 교대로 신호를 수신하고, 아날로그 픽셀 신호는 매칭 신호가 검출될 때까지 계단식으로 증가하는 램프 신호와 비교된다. 램프 비교 신호값이 라인(483)으로 ADC(461)에 제공된다. 픽셀로부터 수신된 아날로그 신호의 값이 램프값 신호보다 작을 때, 비교기(462)는 논리 "FALSE"신호(예를 들면, 논리 "LOW")를 라인(467)으로 제공한다. 아날로그 신호의 값이 램프 값 신호이상일 때, 비교기(462)는 "플립"하여 논리 "TRUE"(예를 들면, 신호 "HIGH") 신호를 라인(467)으로 제공한다.
도 5를 참조하면, RAM블록(463)은 펄스 제어부(472), 2개의 메모리 어드레스 디코더(473a,473b), 각각의 2개의 메모리 장소(474a,474b), 및 데이터 멀티플렉서("MUX")(490)를 포함한다. 각 RAM블록(463)은 ADC(461)에 대응하는 한 쌍의 칼럼으로부터 신호를 저장하는 메모리 장소(474a,474b)의 쌍을 갖는다. 하나의 메모리 장소는 제1 메모리 뱅크(0)의 부분이고, 다른 메모리 장소는 제2 메모리 뱅크(1)의 부분이다. 각 메모리 뱅크는 홀수 칼럼으로부터의 픽셀 신호 및 짝수 칼럼으로부터의 픽셀 신호에 대응한다. 그러므로, 예를 들면, 뱅크(0)(예를 들면 메모리 장소(474a))는 ADC(461)에 대응하는 홀수 칼럼으로부터의 각각의 픽셀에 대한 메모리 장소를 포함하는 한편, 뱅크(1)(예를 들면 메모리 장소(474b))는 ADC(461)에 대응 하는 짝수 칼럼으로부터의 픽셀에 대한 메모리 장소를 포함한다.
RAM블록(463)은 신호 라인(467)으로 비교기(462)로부터의 논리 신호를, 신호 라인(484)으로 뱅크 선택 신호를, 신호 라인(485)으로 아날로그 램프 신호를 나타내는 디지털화된 코드를 수신한다. 또한, RAM블록(463)은 라인(486)으로 판독 어드레스 신호를, 라인(488)으로 클락 신호를, 라인(482)으로 판독 신호(즉, ce 신호)를 수신한다. RAM블록(463)은 데이터 경로(444) 상에서 데이터를 다운스트림 회로에 제공한다.
램프 회로(480)는 신호 라인(483)으로 글로벌 램프 신호(예를 들면, 아날로그 레벨 신호)를 제공하고, 신호 라인(485)으로 글로벌 디지털 신호를 제공한다. 주지와 같이, 램프 신호 발생 회로(480)는 복수의 참조 아날로그 값 레벨과 대응하는 디지털 코드를, 일반적으로 최소값으로부터 시작하여 최대값 레벨까지(또는 그 반대도 가능) 제공한다. 서술된 것같이, 램프 신호 발생 회로(480)는 라인(483)으로 아날로그 램프 신호를 제공하고, 지정된 딜레이, 예를 들면 3 클락 싸이클 후, 대응하는 디지털 코드를 라인(485)으로 제공한다. 딜레이는 특정 회로 실행에 의거하여 가변이다.
펄스 제어부(472)는 각각의 메모리 디코더(473a,473b)와 함께 메모리 장소(474a,474b)로의 기입 억세스를 제어하고, 이후에 더 상세하게 설명한다. 메모리 장소(474a,474b)는 각각 홀수 및 짝수 칼럼 픽셀로부터의 아날로그 신호를 나타내는 디지털 코드 세트를 저장한다.
펄스 제어부(472)가 비교기(462)로부터 라인(467)으로 TRUE 신호를 수신할 때, 3 클락 싸이클 뒤에 라인(485)과 교대로 라인(491)으로 제공되는 디지털 코드 데이터는, 라인(484)으로 제공된 뱅크 신호에 의거하여 메모리 장소(474a,474b)중 하나에 저장된다. 램프 코드 데이터는 비교기(462)에 의한 비교 하에서 픽셀 출력 신호의 대응하는 디지털 표시이다. 라인(484)으로 제공된 뱅크 신호는 라인(491)으로 스위치로서 작용하는 버퍼(499)에 제공된다. 뱅크 신호가 버퍼(499) 중 하나에 제공되고, 신호가 다른 버퍼(499)에 제공되어 반전되면, 메모리 장소(474a,474b)는 뱅크 신호의 논리 상태에 따른 시간에서 라인(485)으로 제공된 램프 값 신호에 상호 배타적으로 결합된다.
상기 표시된 것같이, 메모리 뱅크 중 하나는 판독을 위해 인에이블되고, 다른 것은 기입을 위해 인에이블된다. 이와 같이, 제어부(472)를 펄스하기 위해 라인(484)으로 제공된 뱅크 신호는 또한 멀티플렉서(490)에도 제공된다. 라인(486) 상의 판독 어드레스 신호에 의해 결정된 것같이, 어느 메모리 뱅크, 예를 들면 뱅크 0, 뱅크 1, 및 어느 메모리 장소가 판독을 위해 인에이블되는지에 의거하여, 멀티플렉서(490)는 각각의 라인(491)을 통해 메모리 장소(474a,474b)를 스위칭하여 배타적으로 버퍼(492)에 연결한다. 그래서, 메모리 뱅크 (0)가 판독을 위해 인에이블되고, 라인(486) 상에 제공된 판독 어드레스 신호가 판독을 위한 메모리 장소(474a)를 나타내면, 멀티플렉서(490)는 메모리 뱅크(474a)를 그 대응하는 라인(491)을 통해 버퍼(492)에 연결하고, 버퍼(499)는 메모리 뱅크(474a)를 라인(485)에 연결하지 않는다. 동시에, 멀티플렉서(490)는 버퍼(492)로부터 그 대응하는 라인(491)을 통해 메모리 장소(474b)를 연결 해제한다. 실질적으로 동일한 시 간에, 라인(467) 상의 신호 값에 의거하여, 뱅크(1)는 신호 라인(485) 상의 디지털 코드 값을 기입하기 위해 인에이블된다. 라인(482)으로 제공되는 ce 신호에 따라서, 버퍼(492)에 저장된 신호는 라인(444)에 선택적으로 제공된다. 라인(444) 상의 신호는 다른 회로에 의한 처리를 위해 다운스트림 제공된다.
도 6은 RAM블록(463)의 펄스 제어부(472)와 메모리 디코더(473)를 보다 상세하게 나타낸다. 펄스 제어부(472)은 버퍼(571,573,575) 및 2개의 AND 회로(511)를 포함한다. 도 5에 별개의 요소로 나타내기는 했지만, 특정 실행에서, 펄스 제어부(472) 및 메모리 디코더(473a,473b)는 단일 회로의 일부로서 프레임될 수 있다. 또한, 도 6에서, 메모리 디코더(473)는 도 5에 도시된 2개의 별개 회로(473a,473b) 대신에 하나의 회로로 도시되어 있다. 메모리 디코더(473)는 멀티플렉서(517)를 포함한다.
일반적으로 알려진 것같이, 비교기는 비동기로 동작하여 결과를 제공하고, 즉, 임의로 상태를 바꿀 수 있고, 이 상태 변화는 ADC 램프 코드 또는 RAM 블록 메모리를 제어하기 위해 사용된 클락 신호와 관계가 없다. 그러므로, 이미저 장치와 같은 동기 시스템에서, 신호 흐름을 재동기화시키는 것이 중요하다. 도 6에 나타낸 것같이, 펄스 제어부(472)은 3개의 버퍼 회로(571,573,575)를 포함한다. 각 버퍼 회로(571,573,575)는 펄스 제어부(472)를 통해 신호의 프로퍼게이션의 클락 싸이클 딜레이를 추가한다. 그래서, 3개의 클락 싸이클 딜레이는 펄스 제어부(472)를 통하여 신호의 전파에 추가된다. 3개의 클락 싸이클 딜레이를 갖는 것으로 표시되었지만, 임의의 딜레이량이 시스템의 일부로서 디자인될 수 있다.
펄스 제어부(472)은 라인(467)으로 비교기(462)의 결과를 수신한다. 라인(488)과 버퍼 회로(571,573,575)에 제공된 클락 신호를 사용하여, 펄스 제어부(472)는 비교기(462)로부터의 비동기 신호를 동기 신호로 변환하여, 논리 AND 회로(511)에 제공된다. 논리 AND 회로(511)는 또한 신호 라인(484)으로 뱅크 선택 신호를 수신한다. 메모리 디코더 회로(473)는 비교기로부터 수신된 신호 및 뱅크 선택 신호에 기초하여, 기입 억세스를 위해 메모리 장소를 인에이블시킬지를 결정하여, 그 결정에 기초하여 적절한 신호를 제공한다.
메모리 디코더(473)는 멀티플렉서(517)를 포함하고, 펄스 제어부(472)로부터 수신된 신호에 더하여 판독 어드레스 신호와 뱅크 신호를 수신한다. 각 멀티플렉서(517)는 메모리 장소(474a,474b)와 대응하고, 신호를 그 대응하는 메모리 뱅크에 제공한다. 각 멀티플렉서(517)로부터의 신호는 기입 인에이블 신호, 판독 인에이블 신호 또는 NULL 신호(예를 들면, 신호가 없거나 또는 인에이블먼트가 없음을 나타내는 신호)이다.
또한, 메모리 디코더(473)는 RAM 블록(463)에서 개별 메모리 장소로의 억세스를 제어한다. 상기 도시된 것같이, 단순함을 위해, 도 5 및 6은 오직 하나의 ADC 부(즉, ADC(461))과 RAM블록(463) 내의 대응하는 메모리 장소만을 도시하지만, 복수의 ADC부를 대표한다. 이와 같이, 메모리는 별개의 메모리 장소(474a,474b)로 도시되어 있지만, 본 발명의 구성에서, RAM블록(463)에서 모든 메모리 장소(474a,474b)는 하나의 메모리부의 부분이다. 그러므로, 메모리 디코더(473)에 제공된 판독 어드레스 신호와 기입 신호는 메모리부내의 특정 장소를 나타낸다. 멀티 플렉서(517)가 기입 신호를 메모리 장소(474a,474b)에 제공하면, 메모리 장소(474a,474b)는 라인(491) 상에 제공된 디지털 램프 코드값 신호를 저장한다.
메모리 장소(474a,474b)로부터의 판독은 다음과 같이 행해진다. 판독 어드레스는 판독 어드레스 신호 라인(486) 상에 제공되고, 메모리 디코더 회로(473)에 제공된다. 판독 어드레스는 RAM블록(463)내의 메모리 장소를 지정한다. 디코더 회로(473)는 판독 어드레스 신호와 뱅크 신호에 기초하여, 판독 억세스를 위해 메모리 뱅크의 메모리 장소를 인에이블할 것인지를 결정하여, 그 결정에 기초하여 적절한 신호를 제공한다. 어드레스 라인(486)의 수는, 어드레싱을 요구하는 메모리 장소(474a, 474b)의 쌍의 수에 기초한다. 예를 들면, 도 3~6에 제시되는 것같이, RAM블록(463)은 각 ADC(461)에 대해, 메모리 장소(474a, 474b)의 쌍을 갖지만, 한 쌍만을 도시하였다.
도 7은 도 3~6의 회로의 단일 기입 동작을 나타내는 타이밍도를 나타낸다. ADC(461)의 출력이 논리 HIGH이거나 TRUE일 때, 예를 들면, 비교기(462)가 플립할 때, 3개의 클락 싸이클 뒤에 메모리는 기입을 위해 인에이블된다. 메모리가 인에이블될 때, 램프값 신호의 값은 메모리 장소에 저장된다.
도 7에서, 4개의 신호가 표시된다: 클락 신호("clk"), 비교기 출력 신호("comp_op"), 뱅크 X 기입 신호("bankX_we"), 및 ADC 램프 코드값 신호("ADC code"). 비교기 출력 신호(comp_op)는 비교기의 상태를 나타낸다. 픽셀로부터의 아날로그 신호가 램프 회로에서의 아날로그 신호보다 클 때(램프 신호 방향은 최소에서 최대라고 가정한다), 비교기는 논리 FALSE 또는 LOW 신호를 제공한다. 픽셀로부 터의 신호가 램프 회로로부터의 신호 이하일 때, 비교기는 논리 TRUE 또는 HIGH 신호를 제공한다.
뱅크 X 기입 신호는 뱅크 X내의 위치가 데이터를 저장하기 위해 인에이블되는지를 나타낸다. 2개의 뱅크, 예를 들면, 메모리 장소(474a)가 포함된 뱅크 0 또는 메모리 장소(474b)가 포함된 뱅크 1을 갖는 메모리 시스템에서, 설명의 목적으로, 뱅크 중 하나, 예를 들면 0이 기입되는 뱅크로 미리 선택되었다고 가정한다. 다른 뱅크, 예를 들면 뱅크 1은 판독 뱅크로 미리 선택되었다고 가정한다. 뱅크 1의 동작을 위한 신호는 도 7에 도시되어 있지 않다. ADC 디지털 코드값 신호는 비교기에 제공되는 아날로그 램프 신호의 디지털 표시이다. 본 발명은 교대로 기입/판독되는 메모리 뱅크로 서술되었지만, 본 발명은 여기에 한정되지 않는다.
바람직한 실시예에서, 펄스 제어부(472)에 의한 재동기화 후, 비교기 출력의 에지의 상승은 RAM(474a,474b)에 대응하는 신호 라인에 대해 기입 제어 펄스, bankX_we보다 한 싸이클 약간 크게 생성한다.
예를 들면, 단일 기입 동작은 도 7에 나타낸 것같이, 아날로그 픽셀 신호의 디지털 표시가 식별되었음을 나타내며, 비교기 출력(comp-op)이 플립할 때 시간 t0에서 시작한다. 3 클락 싸이클 뒤에, 시간 t3에서, bankX_we가 생성되고, 뱅크(X)의 메모리 장소가 기입을 위해 인에이블된다. X의 값은 그 때 어느 메모리 뱅크에 기입되는지에 의거한다. 예를 들면, 메모리 뱅크 0, 예를 들면, 메모리 장소(474a)가 기입되면, X는 메모리 뱅크 0, 예를 들면, 메모리 장소(474a)의 논리 표현에 대응한다. 시간 t3에서, 그 때에 디지털 램프 코드값이 메모리 장소(474a)에 기입된 다. 그래서, 픽셀로부터 수신된 신호의 디지털 표시가 메모리 장소(474a)에 저장된다.
도 8은 도 3 ~ 6의 회로에 의해 실행된 복수의 기입 및 판독 동작을 나타내는 타이밍도를 나타낸다. 도 8은 그 각각의 대응된 픽셀로부터 수신된 몇 개의 ADC 처리 신호의 논리 신호의 타이밍을 나타내고, 그 비교 결과를 RAM 블록의 대응된 위치에 제공한다.
도 8에서, 14개 신호가 표시되어 있다: 클락 신호("clk"), 4개의 비교기 출력 신호("comp_opX"), 4개의 뱅크 기입 신호("bank1_weX"), ADC 램프 값 신호("ADC code"), 뱅크 신호, ce 신호, 판독 신호 및 데이터출력 신호. 비교기 출력 신호는 4개의 비교기 출력의 각각의 상태를 나타낸다. 픽셀로부터의 신호가 램프 회로에서의 아날로그 신호에 대응하지 않을 때, 비교기는 논리 FALSE, 또는 LOW 신호를 제공한다. 픽셀로부터의 신호가 램프 회로로부터의 신호에 대응할 때, 비교기는 논리 TRUE, HIGH 신호를 제공한다.
뱅크 기입 신호는 뱅크 1내의 위치 X가 데이터를 저장하기 위해 인에이블되는 것을 나타낸다. 2개의 뱅크, 예를 들면, 뱅크 0 및 뱅크 1을 갖는 메모리 시스템에서, 설명의 목적으로, 뱅크 중 하나, 예를 들면 뱅크 1이 기입되는 뱅크로 미리 선택되었다고 가정한다. 다른 뱅크, 예를 들면 뱅크 0은 판독 뱅크로 미리 선택되었다고 가정한다. 뱅크 0의 동작을 위한 신호는 도 8에 도시되어 있지 않다. 도 4~6은 4세트의 메모리 장소(474a,474b)를 갖는 RAM 뱅크(463)를 나타내고, 뱅크 기입 신호 X는 4세트의 메모리 장소 중 어느 것이 데이터를 저장하기 위해 인에이블 되는지를 나타낸다.
바람직한 실시예에서, 재동기화 후, 비교기 출력의 에지의 상승은 RAM(474a,474b)에 대응하는 신호 라인에 대해 기입 제어로서 사용되는 한 싸이클 길이의 펄스로 변환된다.
복수의 기입 동작의 동작은, 제1 ADC(461)로부터의 비교기 출력이 플립하는 시간 t0에서 시작하여, 제1 픽셀로부터 수신된 신호의 디지털 표시가 식별된 것을 나타낸다. 3클락 싸이클 후, 시간 t3에서, 뱅크 1의 제1 메모리 장소(474a)는 기입을 위해 인에이블된다. 시간 t3에서, 그 때의 디지털 코드값이 제1 메모리 장소(474a)에 기입된다. 그래서, 픽셀로부터 수신된 신호의 디지털 표시는 제1 메모리 장소(474a)에 저장된다.
또한, 시간 t1에서, 제2, 제3, 제4 ADC(461)로부터의 비교기 출력은 플립하여, 제2, 제3, 제4 픽셀로부터 수신된 각각의 신호의 디지털 표시가 식별된 것을 나타낸다. 3 클락 싸이클 뒤에, 시간 t4에서, 뱅크 1의 제2, 제3 및 제4 메모리 장소(474a)가 기입을 위해 인에이블된다. 시간 t4에서, 그 시간의 램프 값은 제2, 제3 및 제4 메모리 장소(474a)에 기입된다. 그래서 제2, 제3 및 제4 픽셀로부터 수신된 신호의 디지털 표시가 제2, 제3 및 제4 메모리 장소(474a)에 저장된다.
도 8은 도 3~6의 회로의 복수 판독 동작을 나타내는 타이밍도이다. 뱅크 1이 기입을 위해 인에이블되는 것과 실질적으로 동일한 시간에, 뱅크 0이 판독을 위해 인에이블될 때, 예를 들면, 판독 동작의 동작은 시간 t0에서 시작하고, 뱅크 신호는 논리 로우, 즉 0이다. 시간 t0에서, 라인(484)에 제공된 뱅크 선택 신호는 메모 리 장소(474a)에 대응된 버퍼(499)를 인에이블시켜서 각각의 라인(485)으로부터 라인 메모리 장소(474b)를 분리한다. 뱅크 선택 신호는 메모리 장소(474b)를 각각의 버퍼(492)에 또한 연결시킨다. 시간 t1에서, ce 신호가 ce 신호 라인(482)에 제공될 때, 데이터는 메모리 장소, 예를 들면, 메모리 장소(474b)로부터 판독되어, 멀티플렉서(490) 및 버퍼(492)를 통해 라인(444)으로 다운스트림 회로에 제공된다. 메모리 장소에 대한 판독 어드레스가 제공된 후에 1클락 싸이클 뒤에 데이터는 저장된 메모리 장소로부터 다운스트림으로 제공된다.
도 10은 본 발명의 다른 실시예에 따르는, 액티브 픽셀 어레이를 포함하는 신호 처리 시스템(1200)을 나타낸다. 신호 처리 시스템(1200)은 몇 가지 측면에서 도 3의 시스템(400)과 다르고, 그 점을 아래에 상세하게 서술한다.
APS 시스템(1200)은 판독 회로(1242)에 연결된 픽셀 어레이(230)를 포함한다. 판독 회로(1242)가 판독 회로(342)(도 3)와 다른 점은, 2 칼럼 및 단일 로우의 픽셀 어레이(230) 대신에 2 칼럼 및 2 로우의 픽셀 어레이(230)로부터 아날로그 신호를 판독하여 디지털로 변환하기 위해, 하나의 ADC(461)를 사용하는 점이다. 또한, 각각의 ADC(461)와 대응된 2 쌍의 메모리 장소, 픽셀 칼럼의 각각의 변환 결과를 나타내는 디지털 코드를 저장하기 위해 각각의 메모리 뱅크(0,1)의 각 쌍이 있다. 메모리 장소의 쌍들은 RAM 블록에 함께 그룹화된다.
판독 회로(1242)는 복수의 아날로그 디지털 컨버터(461), 각 ADC(461)에 대응하는 RAM(random access memory) 블록(1263)의 각 뱅크(0,1) 내의 2쌍의 저장 위치(1274a, 1274b, 1274c, 1274d), 및 RAM 블록(1263)에 저장된 디지털 값을 받아서 다운스트림 처리 회로에 공급하는 데이터 경로(444)를 포함한다. 각 ADC(461)는 픽셀 어레이(230)의 한 쌍의 칼럼(349) 및 한 쌍의 로우(348)에 연결되어 픽셀 신호를 받는다. 픽셀 어레이(230)가 복수의 홀수 및 짝수 칼럼으로 구성되면, 픽셀 칼럼(349)의 쌍은 도 10에 도시된 것같이 "odd" 및 "even" 칼럼(349)으로 구성된다. 픽셀 어레이(230)가 복수의 홀수 및 짝수 로우로 구성되면, 픽셀 로우(348)의 쌍은 도 10에 도시된 것같이 "odd" 및 "even" 로우(348)로 구성된다. ADC(461)를 2개의 칼럼(349)에 연결하는 신호 라인(469)은 단일 라인으로 표시되고 신호 통로가 어떻게 연결되는지만을 나타낸다. 예를 들면, 2 칼럼 신호 통로는 각 ADC(461)에 멀티플렉싱될 수 있다. 도 10에 나타낸 일 예의 실시예가 각 ADC(461)에 대해 2 픽셀 칼럼을 가지면, 각 ADC(461)가 2보다 많은 픽셀 칼럼을 취급하고 칼럼 신호를 나타내는 디지털 값을 각각 저장하는 2보다 많은 대응 메모리 장소를 가질 수 있다.
RAM 블록(461)의 크기는 소망의 아키텍쳐에 의거한다. 도 10의 실시예에서, ADC(1261)는 2 칼럼과 2 로우 사이에서 멀티플렉싱되고, RAM 블록(1263)은 각 ADC(461)에 대해 RAM 블록(1263) 내에서 2쌍의 대응 메모리 장소를 갖는다. 도 10에 나타낸 것같이, RAM 블록(1263)은 4개의 ADC(461)와 대응된다. 이와 같이, 적어도 8쌍의 대응 메모리 장소가 RAM 블록(1263)에 있는다. 각 메모리 장소의 크기는 저장하고자 하는 정보의 크기에 의거한다. 일반적으로, ADC(461)에 의해 생성된 디지털 코드는 12비트 길이이다. 예를 들면, 효과적으로, RAM 블록(1263)은 공유된 칼럼의 수에 대해 램프 값(이후 더 상세히 설명)의 저장된 디지털 표시를 위해 사용된 동일한 메모리 비트를 적어도 갖는다.
도 10의 실시예에서, 픽셀 어레이(230)로부터의 신호의 판독 동안, ADC(461)는 주지의 기술과 같이 픽셀(350)로부터 신호를 수신한다. ADC(461)는 2개의 칼럼(349)에 의해 공유되고, 2 칼럼(349)과 2개의 로우로부터의 신호는 다른 시간에 처리된다. 예를 들면, 선택된 로우에 대해, 각 ADC(461)는 각 홀수 칼럼(349) 및 홀수 로우(348)의 픽셀(350)로부터 실질적으로 동일한 시간에 신호를 수신하여 처리한다. 다른(전 또는 후) 시간에, 각 ADC(461)는 각 짝수 칼럼(349) 및 홀수 로우(348)의 픽셀(350)로부터 실질적으로 동일한 시간에 신호를 수신하여 처리한다. 다른(전 또는 후) 시간에, 각 ADC(461)는 각 홀수 칼럼(349) 및 짝수 로우(348)의 픽셀(350)로부터 실질적으로 동일한 시간에 신호를 수신하여 처리한다. 다른(전 또는 후) 시간에, 각 ADC(461)는 짝수 칼럼(349) 및 짝수 로우(348)의 픽셀(350)로부터 실질적으로 동일한 시간에 신호를 수신하여 처리한다. ADC(461)에 의해 픽셀 신호가 처리된 후에, 결과의 신호가 부(1263)의 대응 메모리 장소에 저장된다. 예를 들면, 홀수 칼럼(349) 및 홀수 로우(348)의 픽셀(350)로부터의 신호를 나타내는 디지털 신호가 메모리 장소(1274a)에 저장되고, 짝수 칼럼(349) 및 홀수 로우(348)의 픽셀(350)로부터의 신호를 나타내는 디지털 신호가 메모리 장소(1274b)에 저장되고, 홀수 칼럼(349) 및 짝수 로우(348)의 픽셀(350)로부터의 신호를 나타내는 디지털 신호가 메모리 장소(1274c)에 저장되고, 짝수 칼럼(349) 및 짝수 로우(348)의 픽셀(350)로부터의 신호를 나타내는 디지털 신호가 메모리 장소(1274d)에 저장된다.
도 11은 도 10의 판독 회로(1242)를 ADC(461)의 신호처리회로 및 RAM 블 록(1263)의 대응 부분에 대해 보다 상세히 나타낸다. 도 11에 나타낸 것같이, 판독 회로(1242)는 ADC(461), RAM 블록(1263), 데이터 경로(444), 램프 회로 신호 발생(480)을 포함한다. ADC(461)는 ADC 비교기(462)를 포함한다.
ADC(461)는 대응하는 칼럼(349)(도 10)으로부터 라인(469)으로 아날로그 픽셀 신호를 수신한다. 상기 나타낸 것같이, ADC(461)는 2개의 대응 칼럼(즉, 짝수 칼럼 및 홀수 칼럼) 및 2개의 대응 로우(즉, 짝수 로우 및 홀수 로우)의 하나로부터 신호를 교대로 수신하고, 아날로그 픽셀 신호는 매치가 검출될 때까지 단계적으로 증가하는 램프 신호와 비교된다. 램프 비교 신호값이 라인(483)으로 ADC(461)에 제공된다. 픽셀로부터 수신된 아날로그 신호의 값이 램프값 신호보다 작을 때, 비교기(462)는 논리 "FALSE"신호(예를 들면, 논리 "LOW")를 라인(467)으로 제공한다. 아날로그 신호의 값이 램프 값 신호이상일 때, 비교기(462)는 "플립"하여 논리 "TRUE"(예를 들면, 신호 "HIGH") 신호를 라인(467)상에 제공한다.
도 11을 참조하면, RAM블록(1263)은 펄스 제어부(1272), 4개의 메모리 어드레스 디코더(1273a,1273b,1273c,1273d), 4개의 메모리 장소(1274a,1274b,1274c,1274d), 및 데이터 멀티플렉서("MUX")(1290)를 포함한다. 각 RAM 블록(1263)은 ADC(461)에 대응하는 한 쌍의 칼럼의 2 로우로부터의 신호를 저장하는 메모리 장소(1274a,1274b,1274c,1274d)의 쌍을 갖는다. 2개의 메모리 장소는 제1 메모리 뱅크(0)의 일부이고, 다른 메모리 장소는 제2 메모리 뱅크(1)의 일부이다. 각 메모리 뱅크는, 홀수 로우의 홀수 칼럼 및 짝수 칼럼으로부터의 픽셀 신호 및 짝수 로우의 홀수 칼럼 및 짝수 칼럼으로부터의 픽셀 신호에 대응한다. 그 러므로, 예를 들면, 뱅크(0)(예를 들면 메모리 장소(1274a,1274b))는 ADC(461)에 대응하는 홀수 로우의 홀수 칼럼 및 짝수 칼럼으로부터의 각각의 픽셀에 대한 메모리 장소를 포함하는 한편, 뱅크(1)(예를 들면 메모리 장소(1274c,1274d))는 ADC(461)에 대응하는 짝수 로우의 홀수 칼럼 및 짝수 칼럼으로부터의 픽셀에 대한 메모리 장소를 포함한다.
RAM 블록(1263)은 신호 라인(467)으로 비교기(462)로부터의 논리 신호를, 신호 라인(484)으로 뱅크 선택 신호를, 신호 라인(485)으로 아날로그 램프 신호를 나타내는 디지털 코드를 수신한다. 또한, RAM블록(463)은 라인(486)으로 판독 어드레스 신호를, 라인(488)으로 클락 신호를, 라인(482)으로 판독 신호(즉, ce 신호)를 수신한다. RAM블록(463)은 데이터 경로(444)으로 데이터를 다운스트림 회로에 제공한다.
램프 회로(480)는 신호 라인(483)으로 글로벌 램프 신호(예를 들면, 아날로그 레벨 신호)를 제공하고, 신호 라인(485)으로 글로벌 디지털 신호를 제공한다. 주지와 같이, 램프 신호 발생 회로(480)는 복수의 참조 아날로그 값 레벨과 대응하는 디지털 코드를, 일반적으로 최소값 레벨로부터 시작하여 최대값 레벨까지(또는 그 반대도 가능) 제공한다. 서술된 것같이, 램프 신호 발생 회로(480)는 라인(483)으로 아날로그 램프 신호를 제공하고, 지정된 딜레이, 예를 들면 3 클락 싸이클 후, 대응하는 디지털 코드를 라인(485)으로 제공한다. 딜레이는 특정 회로 실행에 의거하여 변화한다.
펄스 제어부(1272)는 각각의 메모리 디코더(1273a,1273b,1273c,1273d)와 함 께 메모리 장소(1274a,1274b,1274c,1274d)로의 기입 억세스를 제어한다. 메모리 장소(1274a,1274b)는 홀수 로우의 홀수 칼럼 및 짝수 칼럼으로부터의 아날로그 신호를 나타내는 디지털 코드 세트를 저장한다. 메모리 장소(1274c,1274d)는 짝수 로우의 홀수 칼럼 및 짝수 칼럼으로부터의 아날로그 신호를 나타내는 디지털 코드 세트를 저장한다.
펄스 제어부(1272)가 비교기(462)로부터 라인(467)으로 TRUE 신호를 수신할 때, 3 클락 싸이클 뒤에 라인(485) 및 교대로 라인(491) 상에 제공되는 디지털 코드 데이터는, 라인(484)으로 제공되는 뱅크 신호 및 라인(1279)으로 제공되는 로우 신호에 의거하여 메모리 장소(1274a,1274b,1274c,1274d)중 하나에 저장된다. 램프 코드 데이터는 비교기(462)에 의한 비교 하에서 픽셀 출력 신호의 대응하는 디지털 표시이다. 라인(484)으로 제공되는 뱅크 신호는 라인(491)으로 스위치로서 작용하는 버퍼(499)에 제공된다. 뱅크 신호가 버퍼(499) 중 하나에 제공되고, 신호가 다른 버퍼(499)에 제공되어 반전되면, 메모리 장소(1274a,1274b,1274c,1274d)는 뱅크 신호의 논리 상태에 따른 시간에서 라인(485) 상에 제공되는 램프 값 신호에 상호 배타적으로 결합된다.
상기 표시된 것같이, 메모리 뱅크 중 하나가 판독을 위해 인에이블되는 동안, 다른 것은 기입을 위해 인에이블된다. 이와 같이, 펄스 제어부(472)에 라인(484)으로 제공된 뱅크 신호는 또한 멀티플렉서(490)에 제공된다. 일 예의 실시예에서, 뱅크의 위치는 한번에 판독된다. 예를 들면, 뱅크 1이 선택되면, 메모리 장소(1274c)가 판독을 위해 선택된다. 다른 실시예에서, 뱅크의 위치는 한번에 판 독된다. 예를 들면, 뱅크 1이 선택되면, 메모리 장소(1274c,1274d)가 판독을 위해 선택되고, 출력은 엇갈려지거나 또는 이어진다. 멀티플렉서(1290)는, 라인(486)의 판독 어드레스 신호에 의해 결정된 것같이, 어느 메모리 장소, 어느 메모리 뱅크, 예를 들면 뱅크 0, 뱅크 1, 가 판독을 위해 인에이블되었는지에 의거하여, 각각의 라인(491)을 통해 메모리 장소(1274a,1274b,1274c,1274d) 중에 스위칭되게 배타적으로 연결한다. 그래서, 메모리 뱅크 (0)가 판독을 위해 인에이블되고, 라인(486) 상에 제공된 판독 어드레스 신호가 판독을 위한 메모리 장소(1274a)를 나타내면, 멀티플렉서(1290)는 메모리 장소(1274a)를 그 대응하는 라인(491)을 통해 버퍼(492)에 결합하고, 버퍼(499)는 메모리 장소(1274b,1274c,1274d)를 라인(485)에 연결하지 않는다. 동시에, 멀티플렉서(1290)는 버퍼(492)로부터 그 대응하는 라인(491)을 통해 메모리 장소(1274b,1274c,1274d)를 연결해제한다. 실질적으로 동일한 시간에, 라인(467)으로의 신호 값에 의거하여, 뱅크(1)는 신호 라인(485) 상의 디지털 코드 값을 기입하기 위해 인에이블된다. 라인(482)상에 제공된 ce 신호에 따라서, 버퍼(492)에 저장된 신호는 라인(444)에 선택적으로 제공된다. 라인(444) 상의 신호는 다른 회로에 의해 더 처리되도록 다운스트림 제공된다.
도 12는 RAM 블록(1263)의 펄스 제어부(1272)와 메모리 디코더(1273)를 보다 상세하게 나타낸다. 펄스 제어부(1272)는 버퍼(571,573,575), 4개의 AND 회로(1211) 및 4개의 AND 회로(1213)를 포함한다. 도 12에 별개의 요소로 나타내기는 했지만, 특정 실행에서, 펄스 제어부(1272) 및 메모리 디코더(1273a,1273b)는 단일 회로의 일부로서 프레임될 수 있다.
펄스 제어부(1272)는 라인(467)으로 비교기(462)의 결과를 수신한다. 라인(488)과 버퍼 회로(571,573,575)에 제공된 클락 신호를 사용하여, 펄스 제어부(1272)는 비교기(462)로부터의 비동기 신호를 동기 신호로 변환하여, 논리 AND 회로(1211)에 제공된다. 논리 AND 회로(1211)는 또한 신호 라인(484)으로 뱅크 선택 신호를 수신한다. 메모리 디코더(1273)는 비교기로부터 수신된 신호 및 뱅크 선택 신호에 기초하여, 기입 억세스를 위해 메모리 장소를 인에이블시킬지를 결정하고, 그 결정에 기초하여 적절한 신호를 제공한다.
메모리 디코더(1273)는 멀티플렉서(1217)를 포함하고, 펄스 제어부(1272)로부터 수신된 신호에 더하여, 판독 어드레스 신호, 뱅크 신호 및 로우 신호를 수신한다. AND 회로(1213)는 라인(486)으로 판독 어드레스 신호를, 라인(1297)으로 로우 신호를 수신하여, 각각 함께 앤드되어 그 결과를 대응하는 멀티플렉서(1217)에 제공한다. 각 멀티플렉서(1217)는 메모리 장소(1274b,1274c,1274d)와 대응하고, 신호를 그 대응하는 메모리 뱅크에 제공한다. 각 멀티플렉서(1217)로부터의 신호는 기입 인에이블 신호, 판독 인에이블 신호 또는 NULL 신호(예를 들면, 신호가 없거나 또는 인에이블먼트가 없음을 나타내는 신호)이다. 메모리 장소(1274b,1274c,1274d)로의 판독 및 기입은 상기 서술된 것같이 아날로그 방식으로 행해지고, 현저한 차이는 어느 로우가 판독 또는 기입되는지 결정하는 것이다.
또한, 메모리 디코더(1273)는 RAM 블록(1263)의 개별 메모리 장소로의 억세스를 제어한다. 단순함을 위해, 도 11 및 12는 오직 하나의 ADC 부(즉, ADC(461))과 RAM 블록(1263) 내의 대응하는 메모리 장소) 만을 도시하지만, 이것은 복수의 ADC 부을 대표한다. 이와 같이, 메모리는 별개의 메모리 장소(1274b,1274c,1274d)로서 도시되어 있지만, 본 발명의 구성에서, RAM 블록(1263)에서 모든 메모리 장소(1274b,1274c,1274d)는 하나의 메모리부의 일부이다. 그러므로, 메모리 디코더(1273)에 제공된 판독 어드레스 신호와 기입 신호는 메모리부내의 특별한 장소를 나타낸다. 멀티플렉서(1217)가 기입 신호를 메모리 장소(1274a,1274b)에 제공하면, 메모리 장소(1274a,1274b)는 라인(491)으로 제공된 디지털 램프 코드값 신호를 저장한다.
도 9는, 도 3~8의 예에서와 같이, 판독 시스템을 포함하는 이미저 장치(400)를 포함하도록 변형된 일반적인 프로세서 시스템 및 그 설명을 나타낸다. 시스템은 이미지 센서 장치를 포함하는 디지털 회로를 갖는 시스템의 일 예이다. 이에 제한되지 않고, 이러한 시스템은 컴퓨터 시스템, 카메라 시스템, 스캐너, 머신 비젼, 차량 네비게이션, 비디오폰, 감시 시스템, 자동 포커스 시스템, 스타 트래커 시스템, 움직임 검출 시스템, 화상 보정 시스템 및 다른 화상 획득 및 처리 시스템을 포함할 수 있다.
시스템(1100), 예를 들면, 카메라 시스템은 버스(1170)를 통해 입출력(I/O)장치와 통신하는 마이크로 프로세서와 같은 중앙 처리 장치(CPU)(1110)를 일반적으로 포함한다. 촬상 장치(400)는 또한 버스(1170)를 통해 CPU(1110)와 통신한다. 시스템(1100)은 또한 RAM(random access memory)(1160), 버스(1170)를 통해 CPU(1110)와 또한 통신하는, 플래시 메모리와 같은 소거 가능 메모리(1130)를 포함할 수 있다. 촬상 장치(400)는 단일 집적 회로 또는 프로세서와 다른 칩 상에 메모 리 저장장치를 가지거나 또는 가지지 않고, CPU와 같은 프로세서, 디지털 신호 프로세서 또는 마이크로 프로세서와 결합될 수 있다.
본 발명의 다른 실시예는 회로(1100)를 제조하는 방법을 포함하는 것으로 이해되어야 한다. 예를 들면, 일 실시예에서, CMOS 판독 회로의 제조 방법은 주지의 반도체 제조 기술을 사용하여 상기 서술된 것같이, 단일 집적 회로에 대응하는 기판의 일부에, 적어도 픽셀 어레이 및 판독 회로(442)(도 5)를 제공하는 단계를 포함한다.
ADC 및 메모리의 공유 사용은 판독 회로의 크기를 감소시킨다. DRAM 메모리 대신에 SRAM을 사용하여, 메모리에 대해 필요한 물리적인 공간을 감소시킴으로써, 판독 회로의 크기는 또한 감소된다. 메모리를 포함하는 회로의 크기는 대응하는 리프레시 회로에 대한 필요를 제거함으로써 감소된다. SRAM을 사용하여 리프레시 동작을 실행하는데 걸리는 시간을 가지지 않음으로써, 판독 회로의 동작 속도를 증가시킨다.
본 발명을 특정 실시예을 참조하여 도시하고 설명하였지만, 본 발명의 진의와 범위를 벗어나지 않으면, 많은 변경과 대체가 만들어질 수 있는 것으로 이해되어야 한다. 예를 들면, 본 발명은 단일 ADC와 2칼럼 사이에서 공유되는 대응하는 메모리에 대해 나타내었지만, 본 발명이 여기에 제한되는 것은 아니다. ADC와 대응하는 메모리는 2개 이상의 임의의 수의 픽셀 어레이 칼럼에 의해 공유되는 것으로 적용될 수 있다. 상기 설명에서 도시된 각 단일 라인은 대표적인 것이고, 예를 들면, 어드레스 또는 디지털 코드 버스 등의 복수의 신호 라인을 나타낼 수 있다. 따 라서, 본 발명은 상기의 설명에 의해 제한되는 것은 아니고 청구 범위에 의해서만 제한된다.

Claims (55)

  1. 픽셀 어레이의 복수의 칼럼으로부터 픽셀 신호를 수신하기 위해 연결된 아날로그 디지털 변환 회로; 및
    상기 아날로그 디지털 변환 회로에 선택적으로 연결된 메모리로서, 상기 픽셀 어레이의 상기 복수의 칼럼 상의 신호를 나타내는 디지털 신호를 각각 저장하는 복수의 메모리 장소를 갖는 메모리를 포함하고,
    상기 복수의 메모리 장소는 상기 아날로그 디지털 변환 회로로부터 수신한 디지털 신호를 저장하기 위해 병렬로 연결된 적어도 제1 및 제2 메모리 장소를 더 포함하는, 촬상 장치용 판독 회로.
  2. 청구항 1에 있어서,
    상기 제1 및 제2 메모리 장소는, 기입 동작을 위해 한번에 상호 배타적으로 인에이블되는, 촬상 장치용 판독 회로.
  3. 청구항 2에 있어서,
    상기 제1 및 제2 메모리 장소는, 판독 동작을 위해 한번에 상호 배타적으로 인에이블되는, 촬상 장치용 판독 회로.
  4. 청구항 3에 있어서,
    상기 제1 및 제2 메모리 장소중 하나가 기입 동작을 할 때, 상기 제1 및 제2 메모리 장소중 다른 하나는 판독 동작을 하는, 촬상 장치용 판독 회로.
  5. 청구항 4에 있어서,
    상기 제1 및 제2 메모리 장소는 다른 메모리 뱅크에 있는, 촬상 장치용 판독 회로.
  6. 픽셀 어레이의 제1 칼럼의 제1 픽셀에 연결되고, 상기 픽셀 어레이의 제2 칼럼의 제2 픽셀에 연결되는, 아날로그 디지털 변환 회로; 및
    상기 아날로그 디지털 변환 회로에 선택적으로 연결되며, 상기 제1 및 제2 픽셀로부터의 신호를 나타내는 디지털 신호를 각각 저장하는 제1 및 제2 메모리 장소를 갖는 메모리를 포함하고,
    상기 제1 및 제2 메모리 장소는 상기 아날로그 디지털 변환 회로로부터 수신한 디지털 신호를 저장하기 위해 병렬로 연결되는, 촬상 장치용 판독 회로.
  7. 청구항 6에 있어서,
    상기 제1 및 제2 메모리 장소는, 다른 메모리 뱅크에 있는, 촬상 장치용 판독 회로.
  8. 청구항 7에 있어서,
    상기 제1 및 제2 메모리 장소는, 기입 동작을 위해 상호 배타적으로 인에이블되는, 촬상 장치용 판독 회로.
  9. 청구항 7에 있어서,
    상기 픽셀 어레이의 제3 칼럼의 제3 픽셀에 연결되고, 상기 픽셀 어레이의 제4 칼럼의 제4 픽셀에 연결되는, 아날로그 디지털 변환 회로를 더 포함하고,
    상기 메모리는, 상기 제3 및 제4 픽셀로부터의 신호를 나타내는 디지털 신호를 각각 저장하는 제3 및 제4 메모리 장소를 포함하는, 촬상 장치용 판독 회로.
  10. 청구항 9에 있어서,
    상기 제3 및 제4 메모리 장소는, 다른 메모리 뱅크에 있는, 촬상 장치용 판독 회로.
  11. 청구항 9에 있어서,
    상기 제1 메모리 장소가 기입 동작을 위해 인에이블되는 실질적으로 동일한 시간에, 상기 제3 메모리 장소가 기입 동작을 위해 인에이블되고, 상기 제1 메모리 장소가 판독 동작을 위해 인에이블되는 실질적으로 동일한 시간에, 상기 제3 메모리 장소가 판독 동작을 위해 인에이블되는, 촬상 장치용 판독 회로.
  12. 픽셀 어레이의 복수의 칼럼 라인에 각각 연결된 복수의 아날로그 디지털 변환 회로, 및 상기 칼럼 라인 상의 아날로그 신호 값을 나타내는 디지털 데이터를 각각 저장하는 복수의 메모리 장소를 포함하고
    상기 복수의 메모리 장소는 각각의 아날로그 디지털 변환 회로로부터 수신한 디지털 데이터를 저장하기 위해 병렬로 연결되는 제1 및 제2 메모리 뱅크에 있는, CMOS 촬상 장치용 판독 회로.
  13. 삭제
  14. 청구항 12에 있어서,
    상기 제1 및 제2 메모리 뱅크 중 하나가 기입 동작을 위해 인에이블되는 실질적으로 동일한 시간에, 상기 제1 및 제2 메모리 뱅크 중 다른 하나가 판독 동작을 위해 인에이블되는, CMOS 촬상 장치용 판독 회로.
  15. 각각의 회로가 픽셀 어레이의 대응되는 제1 칼럼의 픽셀 및 제2 칼럼의 픽셀에 각각 연결되는 복수의 아날로그 디지털 변환 회로;
    상기 복수의 아날로그 디지털 변환 회로에 연결되고, 각각의 아날로그 디지털 변환 회로에 공통 램프 비교 신호를 제공하는 램프 신호 발생기;및
    상기 복수의 아날로그 디지털 변환 회로 각각에 선택적으로 연결된 메모리로서, 상기 제1 및 제2 칼럼의 픽셀로부터의 신호를 나타내는 디지털 신호를 각각 저장하기 위한 제1 및 제2 메모리 장소를 갖는 메모리를 포함하며,
    상기 제1 및 제2 메모리 장소는 상기 연결된 아날로그 디지털 변환 회로로부터 수신한 디지털 신호를 저장하기 위해 병렬로 연결되는, 촬상 장치용 판독 회로.
  16. 청구항 15에 있어서,
    상기 램프 신호 발생기는 상기 램프 비교 신호의 레벨에 대응하는 디지털 코드 신호를 상기 복수의 아날로그 디지털 변환 회로에 제공할 수 있는, 촬상 장치용 판독 회로.
  17. 청구항 16에 있어서,
    상기 램프 신호 발생기는 제1 기간 동안 상기 램프 비교 신호를 제공할 수 있고, 제2 기간 동안 디지털 코드 신호를 제공할 수 있는, 촬상 장치용 판독 회로.
  18. 청구항 17에 있어서, 각각의 아날로그 디지털 변환 회로는,
    상기 램프 비교 신호를 칼럼 상의 픽셀로부터 수신된 신호와 비교하여, 상기 비교 결과를 나타내는 논리 신호를 제공하는 아날로그 디지털 비교기를 더 포함하는, 촬상 장치용 판독 회로.
  19. 청구항 18에 있어서, 각각의 아날로그 디지털 변환 회로는,
    상기 논리 신호를 상기 디지털 코드 신호와 동기화하는 지연 논리부를 더 포함하는, 촬상 장치용 판독 회로.
  20. 아날로그 디지털 변환 회로에 연결되고, 픽셀 어레이의 제1 픽셀로부터 수신된 제1 아날로그 신호의 디지털 표시를 저장하는, 제1 메모리 장소;
    상기 아날로그 디지털 변환 회로에 연결되고 픽셀 어레이의 제2 픽셀로부터 수신된 제2 아날로그 신호의 디지털 표시를 저장하며, 상기 제1 메모리 장소와 병렬인 제2 메모리 장소;및
    상기 메모리 장소중 하나가 기입을 위해 인에이블되고, 실질적으로 동일한 시간에 상기 메모리 장소중 다른 하나가 판독을 위해 인에이블되도록 상기 제1 및 제2 메모리 장소에 제어 신호를 제공하는 컨트롤러를 포함하는, 촬상 장치용 판독 회로.
  21. 청구항 20에 있어서,
    상기 제1 픽셀은 상기 픽셀 어레이의 제1 칼럼에 있고, 상기 제2 픽셀은 상기 픽셀 어레이의 제2 칼럼에 있는, 촬상 장치용 판독 회로.
  22. 청구항 21에 있어서,
    상기 제1 및 제2 메모리 장소에 연결되고, 저장된 값을 다운스트림으로 출력하기 위해 한번에 상기 제1 및 제2 메모리 장소 중 하나를 선택적으로 인에이블시키는 멀티플렉서를 더 포함하는, 촬상 장치용 판독 회로.
  23. 적어도 제1 및 제2 칼럼의 픽셀로부터의 아날로그 신호를 비교 신호와 선택적으로 비교하는 비교기;
    상기 아날로그 신호를 상기 아날로그 신호의 대응하는 디지털 표시에 동기화하는 지연 회로;
    제1 칼럼의 픽셀로부터, 아날로그 신호의 디지털 표시를 저장하는 제1 메모리 장소;
    제2 칼럼의 픽셀로부터, 아날로그 신호의 디지털 표시를 저장하는 상기 제1 메모리 장소와 병렬인 제2 메모리 장소; 및
    상기 메모리 장소중 하나가 기입을 위해 인에이블되고, 실질적으로 동일한 시간에 상기 메모리 장소중 다른 하나가 판독을 위해 인에이블되도록 상기 제1 및 제2 메모리 장소에 제어 신호를 제공하는 컨트롤러를 포함하는, 촬상 장치용 판독 회로.
  24. 청구항 23에 있어서,
    상기 제1 메모리 장소는 제1 메모리 뱅크의 일부이고, 상기 제2 메모리 장소는 제2 메모리 뱅크의 일부인, 촬상 장치용 판독 회로.
  25. 픽셀 어레이의 복수의 칼럼 및 복수의 로우로부터 픽셀 신호를 수신하기 위해 연결된 아날로그 디지털 변환 회로; 및
    상기 아날로그 디지털 변환 회로에 선택적으로 연결되며, 상기 픽셀 어레이의 상기 복수의 칼럼 및 로우상의 신호를 나타내는 디지털 신호를 각각 저장하는 복수의 메모리 장소를 갖는 메모리를 포함하고,
    상기 복수의 메모리 장소는 상기 아날로그 디지털 변환 회로로부터 수신한 디지털 신호를 저장하기 위해 병렬로 연결된 적어도 제1 및 제2 메모리 장소를 더 포함하는, 촬상 장치용 판독 회로.
  26. 청구항 25에 있어서,
    상기 제1 및 제2 메모리 장소는, 기입 동작을 위해 한번에 상호 배타적으로 인에이블되는, 촬상 장치용 판독 회로.
  27. 청구항 26에 있어서,
    상기 제1 및 제2 메모리 장소는, 판독 동작을 위해 한번에 상호 배타적으로 인에이블되는, 촬상 장치용 판독 회로.
  28. 청구항 27에 있어서,
    상기 제1 및 제2 메모리 장소중 하나가 기입 동작을 할 때, 상기 제1 및 제2 메모리 장소중 다른 하나는 판독 동작을 하는, 촬상 장치용 판독 회로.
  29. 청구항 26에 있어서,
    상기 제1 및 제2 메모리 장소는 다른 메모리 뱅크에 있는, 촬상 장치용 판독 회로.
  30. 아날로그 디지털 변환 회로를 픽셀 어레이의 복수의 칼럼의 픽셀에 선택적으로 연결하여, 픽셀 어레이의 복수의 칼럼의 픽셀로부터 아날로그 픽셀 신호를 수신하는 단계; 및
    상기 아날로그 디지털 변환 회로를 메모리의 복수의 메모리 장소에 선택적으로 연결하여, 상기 아날로그 픽셀 신호의 디지털 표시를 메모리의 복수의 메모리 장소에 제공하는 단계로서, 상기 복수의 메모리 장소는 메모리 장소의 제2 그룹과 병렬인 메모리 장소의 제1 그룹을 포함하는, 단계를 포함하는 픽셀 어레이로부터 신호를 판독하는 방법.
  31. 청구항 30에 있어서,
    판독 동작을 위해 상기 메모리 장소의 제1 그룹을 인에이블시키고, 실질적으로 동일한 시간에, 기입 동작을 위해 상기 메모리 장소의 제2 그룹을 인에이블하는, 픽셀 어레이로부터 신호를 판독하는 방법.
  32. 청구항 31에 있어서,
    상기 메모리 장소의 제1 그룹은 제1 뱅크에 있고, 상기 메모리 장소의 제2 그룹은 제2 뱅크에 있는, 픽셀 어레이로부터 신호를 판독하는 방법.
  33. 픽셀 어레이의 제1 픽셀로부터 수신된 제1 아날로그 신호의 아날로그 디지털 변환 회로로부터의 디지털 표시를 제1 메모리 장소에 저장하는 단계;
    상기 픽셀 어레이의 제2 픽셀로부터 수신된 제2 아날로그 신호의 아날로그 디지털 변환 회로로부터의 디지털 표시를 제1 메모리 장소와 병렬인 제2 메모리 장소에 저장하는 단계; 및
    상기 메모리 장소중 하나가 기입을 위해 인에이블되고, 실질적으로 동일한 시간에 상기 메모리 장소중 다른 하나가 판독을 위해 인에이블되도록 상기 제1 및 제2 메모리 장소에 제어 신호를 제공하는 단계를 포함하는, 픽셀 어레이로부터 신호를 판독하는 방법.
  34. 청구항 33에 있어서,
    상기 제1 픽셀은 상기 픽셀 어레이의 제1 칼럼에 있고, 상기 제2 픽셀은 상기 픽셀 어레이의 제2 칼럼에 있는, 픽셀 어레이로부터 신호를 판독하는 방법.
  35. 청구항 34에 있어서,
    상기 제1 및 제2 메모리 장소를 다운스트림 회로에 선택적으로 연결하여, 저장된 값을 출력하는 단계를 더 포함하는, 픽셀 어레이로부터 신호를 판독하는 방 법.
  36. 픽셀의 제1 칼럼의 제1 픽셀로부터의 제1 픽셀 신호를 처리하는 단계;
    아날로그 디지털 변환 회로와 대응하는 제1 메모리 장소에 처리된 상기 제1 픽셀 신호를 저장하는 단계;
    픽셀의 제2 칼럼의 제2 픽셀로부터의 제2 픽셀 신호를 처리하는 단계;
    상기 아날로그 디지털 변환 회로와 대응하고 상기 제1 메모리 장소와 병렬인 제2 메모리 장소에 처리된 상기 제2 픽셀 신호를 저장하는 단계;및
    상기 제1 메모리 장소를 기입을 위해 인에이블시키는 실질적으로 동일한 시간에 상기 제2 메모리 장소를 판독을 위해 인에이블시키는 단계를 포함하는, 픽셀 어레이로부터 신호를 판독하는 방법.
  37. 청구항 36에 있어서,
    상기 제1 메모리 장소를 판독을 위해 인에이블시키는 실질적으로 동일한 시간에 상기 제2 메모리 장소를 기입을 위해 인에이블시키는 단계를 포함하는, 픽셀 어레이로부터 신호를 판독하는 방법.
  38. 청구항 36에 있어서,
    상기 제1 처리 단계는, 상기 아날로그 디지털 변환 회로에서 상기 제1 아날로그 픽셀 신호를 제1 처리된 픽셀 신호로 변환하는, 픽셀 어레이로부터 신호를 판 독하는 방법.
  39. 청구항 38에 있어서, 상기 변환 단계는,
    아날로그 비교 신호를 상기 제1 아날로그 픽셀 신호와 비교하여, 상기 비교 결과를 나타내는 논리 신호를 제공하는 단계; 및
    상기 논리 신호가 참이면, 상기 비교 신호의 디지털 값의 저장을 동기화하는 단계를 포함하는, 픽셀 어레이로부터 신호를 판독하는 방법.
  40. 픽셀의 제1 복수의 칼럼으로부터 제1 복수의 아날로그 픽셀 신호를 판독하는 단계;
    공통 비교 신호를 제공하는 단계; 및
    각각의 복수의 비교 회로에서 상기 제1 복수의 아날로그 신호를 상기 공통 비교 신호와 비교하여, 상기 비교 결과를 나타내는 각각의 논리 신호를 제공하는 단계를 포함하는, 픽셀 어레이로부터 신호를 판독하는 방법.
  41. 청구항 40에 있어서,
    픽셀의 제1 복수의 칼럼으로부터 제2 복수의 아날로그 픽셀 신호를 판독하는 단계;
    제2 공통 비교 신호를 제공하는 단계; 및
    상기 각각의 비교 회로에서 상기 제2 복수의 아날로그 신호를 상기 제2 공통 비교 신호와 비교하고 상기 비교 결과를 나타내는 각각의 논리 신호를 제공하는 단계로서, 상기 각 비교 회로가 상기 제1 복수의 칼럼 중 하나 및 상기 제2 복수의 칼럼 중 하나와 대응되는, 단계를 더 포함하는 픽셀 어레이로부터 신호를 판독하는 방법.
  42. 청구항 41에 있어서,
    상기 공통 비교 신호를 나타내는 공통 디지털 값 신호를 제공하는 단계;
    상기 공통 디지털 값 신호와 상기 공통 비교 신호를 동기화시키는 단계;
    기입을 위해 각각의 비교 회로에 대응된 각각의 제1 메모리 장소를 인에이블링시키는 단계;및
    상기 각각의 제1 메모리 장소에 상기 디지털 값 신호를 저장하는 단계를 더 포함하는, 픽셀 어레이로부터 신호를 판독하는 방법.
  43. 청구항 42에 있어서,
    기입을 위해 각각의 제1 메모리 장소를 인에이블링됨과 실질적으로 동일한 시간에, 판독을 위해 각각의 비교 회로에 대응된 각각의 제2 메모리 장소를 인에이블링하는 단계를 더 포함하는, 픽셀 어레이로부터 신호를 판독하는 방법.
  44. 기판 위에 픽셀 어레이를 형성하는 단계;
    각 비교 회로가 상기 픽셀 어레이에서 픽셀의 제1 및 제2 칼럼에 선택적으로 연결되는 복수의 비교 회로를 상기 기판 위에 형성하는 단계;및
    상기 기판 위에 두 개의 병렬 메모리 뱅크를 형성하는 단계로서, 각 메모리 뱅크가 상기 비교 회로 중 동일한 회로에 선택적으로 연결되는 메모리 장소를 갖는, 단계를 포함하는 픽셀 어레이 형성 방법.
  45. 청구항 44에 있어서,
    상기 기판 위에 램프 회로를 형성하는 단계; 및
    상기 램프 회로를 상기 복수의 비교기에 선택적으로 연결하여, 공통 램프 비교 신호를 상기 비교기에 제공하는 전기 통로를 형성하는 단계를 더 포함하는, 픽셀 어레이 형성 방법.
  46. 청구항 45에 있어서,
    각각이 각 메모리 뱅크의 상기 복수의 메모리 장소 중 하나에 대응하는 복수의 메모리 디코더를 상기 기판 위에 형성하는 단계;
    상기 메모리 디코더를 그 대응하는 비교기에 선택적으로 연결하고, 상기 메모리 디코더를 그 대응하는 메모리 장소에 선택적으로 연결하는 전기 통로를 형성하는 단계를 더 포함하는, 픽셀 어레이 형성 방법.
  47. 청구항 46에 있어서,
    각각이 상기 비교기 중 하나와 메모리 디코더의 대응 쌍에 대응하는 복수의 펄스 제어 논리 회로를 상기 기판 위에 형성하는 단계;및
    상기 펄스 논리 제어회로를 상기 메모리 디코더에 선택적으로 연결하고, 상기 펄스 논리 제어회로를 상기 대응하는 비교기에 선택적으로 연결하는 전기 통로를 형성하는 단계를 더 포함하는, 픽셀 어레이 형성 방법.
  48. 청구항 47에 있어서,
    각각이 상기 메모리 장소의 대응 쌍 및 상기 비교기 중 하나에 대응하는, 복수의 멀티플렉서를 상기 기판 위에 형성하는 단계;및
    상기 멀티플렉서를 상기 메모리 장소 쌍에 선택적으로 연결하고, 상기 멀티플렉서를 다운스트림 회로에 선택적으로 연결하는 전기 통로를 형성하는 단계를 더 포함하는, 픽셀 어레이 형성 방법.
  49. 픽셀 어레이;
    상기 픽셀어레이에 연결된 판독 회로를 포함하고,
    상기 판독 회로는,
    픽셀 어레이의 복수의 칼럼으로부터 픽셀 신호를 수신하기 위해 연결된 아날로그 디지털 변환 회로; 및
    메모리로서, 상기 아날로그 디지털 변환 회로에 선택적으로 연결되며, 상기 픽셀 어레이의 상기 복수의 각 칼럼 상의 신호를 나타내는 디지털 신호를 저장하는 복수의 메모리 장소를 갖는 메모리를 포함하며,
    상기 복수의 메모리 장소는 상기 아날로그 디지털 변환 회로로부터 수신한 디지털 신호를 저장하기 위해 병렬로 연결된 적어도 제1 및 제2 메모리 장소를 더 포함하는, 집적 회로.
  50. 청구항 49에 있어서,
    상기 제1 및 제2 메모리 장소는, 기입 동작을 위해 한번에 상호 배타적으로 인에이블되는, 집적 회로.
  51. 청구항 50에 있어서,
    상기 제1 및 제2 메모리 장소는, 판독 동작을 위해 한번에 상호 배타적으로 인에이블되는, 집적 회로.
  52. 청구항 51에 있어서,
    상기 제1 및 제2 메모리 장소중 하나가 기입 동작을 할 때, 상기 제1 및 제2 메모리 장소 중 다른 하나는 판독 동작을 하는, 집적 회로.
  53. 청구항 52에 있어서,
    상기 제1 및 제2 메모리 장소는 다른 메모리 뱅크에 있는, 집적 회로.
  54. 픽셀 어레이;
    상기 픽셀어레이에 연결된 판독 회로를 포함하고,
    상기 판독 회로는,
    적어도 제1 및 제2 칼럼의 픽셀로부터의 아날로그 신호를 비교 신호와 선택적으로 비교하는 비교기;
    상기 아날로그 신호를 상기 아날로그 신호의 대응하는 디지털 표시에 동기화하는 지연 회로;
    제1 칼럼의 픽셀로부터, 아날로그 신호의 디지털 표시를 저장하는 제1 메모리 장소;
    제2 칼럼의 픽셀로부터, 아날로그 신호의 디지털 표시를 저장하는, 상기 제1 메모리 장소와 병렬인 제2 메모리 장소;및
    상기 메모리 장소중 하나가 기입을 위해 인에이블되고, 실질적으로 동일한 시간에 상기 메모리 장소중 다른 하나가 판독을 위해 인에이블되도록 상기 제1 및 제2 메모리 장소에 제어 신호를 제공하는 컨트롤러를 포함하는, 집적 회로.
  55. 청구항 54에 있어서,
    상기 제1 메모리 장소는 제1 메모리 뱅크의 일부이고, 상기 제2 메모리 장소는 제2 메모리 뱅크의 일부인, 집적 회로.
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Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6646583B1 (en) 2000-10-25 2003-11-11 Micron Technology, Inc. High speed digital to analog converter using multiple staggered successive approximation cells
GB2424781B (en) * 2005-03-30 2007-11-28 Micron Technology Inc High density row ram for column parallel CMOS image sensors
JP5187550B2 (ja) * 2007-08-21 2013-04-24 ソニー株式会社 撮像装置
JP4386118B2 (ja) * 2007-08-31 2009-12-16 ソニー株式会社 撮像回路
JP4420101B2 (ja) 2007-10-30 2010-02-24 ソニー株式会社 固体撮像装置およびその駆動方法、並びにカメラシステム
GB0806427D0 (en) * 2008-04-09 2008-05-14 Cmosis Nv Parallel analog-to-digital conversion in pixel arrays
JP5165520B2 (ja) * 2008-10-01 2013-03-21 ソニー株式会社 固体撮像装置、撮像装置、および固体撮像装置のａｄ変換方法
JP4891308B2 (ja) * 2008-12-17 2012-03-07 キヤノン株式会社 固体撮像装置及び固体撮像装置を用いた撮像システム
KR101543645B1 (ko) * 2009-02-13 2015-08-11 삼성전자주식회사 투 패스 시그마-델타 아날로그-디지털 변환기 및 이를 포함하는 이미지 센서
US8446309B2 (en) * 2009-02-19 2013-05-21 Cmosis Nv Analog-to-digital conversion in pixel arrays
JP5429547B2 (ja) * 2009-10-02 2014-02-26 ソニー株式会社 固体撮像装置、撮像装置、ａｄ変換方法
JP5862126B2 (ja) 2011-09-06 2016-02-16 ソニー株式会社 撮像素子および方法、並びに、撮像装置
JP5895032B2 (ja) * 2011-11-25 2016-03-30 富士フイルム株式会社 放射線画像検出装置およびその作動方法
FR2983583B1 (fr) * 2011-12-02 2013-11-15 Saint Gobain Dispositif d'analyse des defauts d'aspect d'un substrat transparent
TWI463432B (zh) * 2012-10-05 2014-12-01 Genesys Logic Inc 圖像資料處理方法
CN102932610B (zh) * 2012-10-15 2016-03-23 清华大学 一种基于快闪存储器的图像传感器阵列结构
US9294703B2 (en) 2012-12-03 2016-03-22 Samsung Electronics Co., Ltd. Image sensor including data transmission circuit having split bus segments
JP2015004945A (ja) * 2013-02-04 2015-01-08 ソニー株式会社 表示装置及びその駆動方法、並びに、制御パルス生成装置
CN103281494B (zh) * 2013-05-03 2018-06-22 上海集成电路研发中心有限公司 Cmos图像传感器及其图像数据的传输方法
FR3012002B1 (fr) * 2013-10-16 2016-12-23 E2V Semiconductors Capteur d'image avec generation de sequences de signaux de commande
JP2015185860A (ja) * 2014-03-20 2015-10-22 株式会社東芝 固体撮像装置
WO2015178242A1 (ja) * 2014-05-21 2015-11-26 ソニー株式会社 センサモジュール、その制御方法、および電子機器
WO2016031595A1 (ja) * 2014-08-26 2016-03-03 ソニー株式会社 イメージセンサ、電子装置、および充填タイルの作成方法
CN104796637B (zh) * 2015-04-17 2018-04-13 昆山锐芯微电子有限公司 图像传感器的读出系统和读出方法
US9955096B2 (en) * 2016-03-22 2018-04-24 Taiwan Semiconductor Manufacturing Co., Ltd. System and method for high-speed down-sampled CMOS image sensor readout
EP4283983A3 (de) * 2017-01-18 2024-02-21 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Ausleseanordnung für einen bildsensor, bildsensor-system und verfahren zum auslesen eines bildsensors
US10090030B1 (en) 2017-04-28 2018-10-02 Hewlett Packard Enterprise Development Lp Signal conversion using an analog-to-digital converter and reference voltage comparison
US11004881B2 (en) * 2018-04-03 2021-05-11 Facebook Technologies, Llc Global shutter image sensor
US11463636B2 (en) 2018-06-27 2022-10-04 Facebook Technologies, Llc Pixel sensor having multiple photodiodes
US10931884B2 (en) 2018-08-20 2021-02-23 Facebook Technologies, Llc Pixel sensor having adaptive exposure time
US10672101B1 (en) * 2019-03-04 2020-06-02 Omnivision Technologies, Inc. DRAM with simultaneous read and write for multiwafer image sensors
US11218660B1 (en) 2019-03-26 2022-01-04 Facebook Technologies, Llc Pixel sensor having shared readout structure
KR20210001733A (ko) 2019-06-28 2021-01-06 삼성전자주식회사 디지털 픽셀 및 이를 포함하는 이미지 센서
JPWO2021019972A1 (ko) * 2019-08-01 2021-02-04
US10841525B1 (en) * 2019-08-23 2020-11-17 Omnivision Technologies, Inc. Image data readout circuit with shared data bus
US20210306576A1 (en) * 2020-03-26 2021-09-30 Semiconductor Components Industries, Llc Systems and methods for selectively accessing circuitry blocks
US11206368B2 (en) * 2020-05-22 2021-12-21 Omnivision Technologies, Inc. Data readout power saving techniques for shift register structure
US11902682B2 (en) 2020-05-29 2024-02-13 Uti Limited Partnership Amplitude modulated pixel setup for high-speed readout of CMOS image sensors
KR20220085156A (ko) * 2020-12-15 2022-06-22 삼성전자주식회사 디지털 픽셀 센서 및 아날로그 디지털 변환기
WO2022145509A1 (ko) * 2020-12-29 2022-07-07 한국전자기술연구원 씨모스 이미지 센서 시스템의 아날로그디지털 변환기 개수 저감을 위한 픽셀 파티셔닝 방법
CN114025114B (zh) * 2021-11-03 2023-05-12 成都微光集电科技有限公司 读出电路、图像传感器及控制方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020109620A1 (en) * 2000-12-18 2002-08-15 Takamasa Sakuragi A/D converter
US6870565B1 (en) * 1998-11-24 2005-03-22 Micron Technology, Inc. Semiconductor imaging sensor array devices with dual-port digital readout

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5428389A (en) * 1990-06-14 1995-06-27 Fuji Photo Film Co., Ltd. Image data storage/processing apparatus
JPH0713581B2 (ja) * 1992-04-29 1995-02-15 日本アビオニクス株式会社 赤外線熱画像装置
US5748326A (en) * 1993-12-07 1998-05-05 Fisher-Price Inc. Instant special effects electronic camera
JP2776292B2 (ja) * 1995-03-10 1998-07-16 日本電気株式会社 固体撮像装置
AU6899896A (en) * 1995-08-21 1997-03-27 Starcam Systems, Inc. High-speed high-resolution multi-frame real-time digital camera
US5920274A (en) 1997-08-05 1999-07-06 International Business Machines Corporation Image sensor employing non-uniform A/D conversion
US6721008B2 (en) * 1998-01-22 2004-04-13 Eastman Kodak Company Integrated CMOS active pixel digital camera
US6885396B1 (en) * 1998-03-09 2005-04-26 Micron Technology, Inc. Readout circuit with gain and analog-to-digital a conversion for image sensor
AU3074899A (en) 1998-03-09 1999-09-27 Photobit Corporation Readout circuit with gain and analog-to-digital conversion for image sensor
JP4158280B2 (ja) * 1999-06-04 2008-10-01 ソニー株式会社 画像処理装置およびその方法
JP4777496B2 (ja) * 2000-02-10 2011-09-21 富士フイルム株式会社 固体撮像素子
JP3990857B2 (ja) * 2000-07-03 2007-10-17 キヤノン株式会社 撮像装置及び撮像システム
GB0020280D0 (en) * 2000-08-18 2000-10-04 Vlsi Vision Ltd Modification of column fixed pattern column noise in solid image sensors
JP2003324644A (ja) * 2002-05-07 2003-11-14 Canon Inc 映像信号処理装置、画像表示制御方法、記憶媒体、及びプログラム
US20040085463A1 (en) * 2002-11-06 2004-05-06 Manish Sharma Imaging system with non-volatile memory
JP4107269B2 (ja) * 2004-02-23 2008-06-25 ソニー株式会社 固体撮像装置
GB2424781B (en) * 2005-03-30 2007-11-28 Micron Technology Inc High density row ram for column parallel CMOS image sensors
JP4654857B2 (ja) * 2005-09-26 2011-03-23 ソニー株式会社 Ｄａ変換装置、ａｄ変換装置、半導体装置
JP4341678B2 (ja) * 2007-01-16 2009-10-07 ソニー株式会社 Ａｄ変換装置および固体撮像装置並びに撮像装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6870565B1 (en) * 1998-11-24 2005-03-22 Micron Technology, Inc. Semiconductor imaging sensor array devices with dual-port digital readout
US20020109620A1 (en) * 2000-12-18 2002-08-15 Takamasa Sakuragi A/D converter

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