TW201807997A - 共用行讀取電路的影像感測器 - Google Patents

Abstract

一種影像感測器，包含：一像素陣列、一訊號產生器、複數條位元線以及複數個行讀取電路。該像素陣列中每一列像素包含有N個像素，每一個像素包含一傳輸閘。該訊號產生器產生M組控制訊號，每組包含一第一傳輸閘控制訊號與一第二傳輸閘控制訊號，分別控制每一列像素的傳輸閘，其中，該第一、第二傳輸閘控制訊號分別讓每一列像素中不同的N/2個像素的傳輸閘導通。該複數條位元線中每一者選擇性地耦接至每一列像素中的兩個像素之一的傳輸閘。該複數個行讀取電路中每一者選擇性地耦接於該複數條位元線中的兩條之一，並且讀取其訊號。

Description

共用行讀取電路的影像感測器

本發明係關於影像感測器，係指一種具有共用行讀取電路架構的影像感測器。

互補式金屬氧化物半導體（Complementary Metal-Oxide-Semiconductor，CMOS）影像感測器在讀取像素資料的時候，是以逐列讀取的方式進行。當讀取一個列的像素時，每個像素會被連接至一個對應的行讀取電路(column readout circuit)，其中，行讀取電路主要包含有類比至數位轉換模組（Analog-to-digital converter，ADC），用以將像素上的訊號由類比形式轉換成數位形式，以便後端的影像訊號處理器(Image signal processor)進行處理。以一個具有M x N個像素的像素陣列為例，該像素陣列需要N個行讀取電路來處理N個像素上的訊號。由於行讀取電路在CMOS影像感測器上佔據相當可觀的面積，因此，在部份設計中採用共用行讀取電路的架構。也就是，每一列像素中有數個像素共用同一個行讀取電路。請參考第1圖所示的範例。在第1圖的(a)部分中，每列像素中相鄰的兩個像素共用一個行讀取電路，則具有M x N個像素P的像素陣列需要N/2個行讀取電路。另外，在第1圖的(b)部分中，每列像素中每四個像素共用一個行讀取電路，則具有M x N個像素的像素陣列僅需要N/4個行讀取電路。透過這種架構，可有效降低行讀取電路的數量。然而，由於共用行讀取電路的緣故，因此需要透過具有不同時序的傳輸閘控制訊號，控制每個像素中的傳輸閘，錯開連接至行讀取電路的時機。以(a)部分的範例來說，每列像素需要兩種不同時序的傳輸閘控制訊號(TG_i_1與TG_i_2)；以(b)部分的範例來說，每列像素需要四種不同時序的傳輸閘控制訊號(TG_i_1~TG_i_4)。然而，現今的CMOS影像感測器的像素密度越來越高，使得像素與像素之間的間距相當小，想在像素列之間置入更多的訊號線變得相當困難。另一方面來說，當需要越多不同時序的訊號，也意味著相關的訊號產生電路更為複雜且面積更大，這點對整體的設計也是相當不利的。

為了解決上述問題，本發明提供一種創新的共用行讀取電路架構，可有效降低每列像素所需之傳輸閘控制訊號的需求。此外，結合本發明架構與特別的控制訊號時序，亦可降低行讀取電路中所需的緩衝記憶體的容量。

本發明之一實施例提供一種影像感測器，該影像感測器包含：一像素陣列，具有M列像素，每一列像素又包含有N個像素，每一個像素包含有一傳輸閘；一訊號產生器，用以產生M組傳輸閘控制訊號，每組具有不同時序的一第一傳輸閘控制訊號與一第二傳輸閘控制訊號，分別用以控制每一列像素中的傳輸閘，其中，該第一傳輸閘控制訊號與該第二傳輸閘控制訊號分別讓每一列像素中不同的N/2個像素的傳輸閘導通；複數條位元線，每一條位元線選擇性地耦接至每一列像素中兩個像素中一者的傳輸閘；以及複數個行讀取電路，每一者選擇性地耦接於該複數條位元線中兩條位元線之一，並且讀取所耦接之位元線上的訊號，得到一像素的一積分資料，其中，每一個行讀取電路在該第一傳輸閘控制訊號導通該N/2個像素的傳輸閘之後，連續讀取出該N/2個像素中的兩個像素的積分資料。

在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，硬體製造商可能會用不同的名詞來稱呼同一個元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。此外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置耦接於一第二裝置，則代表該第一裝置可直接電氣連接於該第二裝置，或透過其他裝置或連接手段間接地電氣連接至該第二裝置。

第2圖為本發明之影像感測器的一實施例的示意圖，該圖繪示本發明如何只使用兩種不同時序的傳輸閘控制訊號，從而在像素陣列中，讓每列像素中四個像素共用一個行讀取電路的架構。請一併參考第3圖所示的時序圖。當讀取第i列的像素120_i_0~120_i_3時，首先拉起選擇訊號SEL_0，使得像素120_i_0與120_i_1的共同端點A透過源極隨耦器130_0連接上位元線BL0，以及使得像素120_i_2與120_i_3的共同端點B透過源極隨耦器130_1連接上位元線BL1。在時間點T1時，重置訊號RST_0被升起，導通重置開關140_0，此時將端點A與端點B分別充電至參考電壓VDD。一段時間過後，完成充電，降下重置訊號RST_0。切換訊號SW0接著導通位元線開關160_0，讓行讀取電路150_0從位元線BL0讀取到相關於像素120_i_0之重置資料。再接著，切換訊號SW1導通位元線開關160_1，讓行讀取電路150_0從位元線BL1讀取到像素120_i_2的重置資料。當像素120_i_0與120_i_2的重置資料讀取完之後，傳輸閘控制訊號TG_i_0被拉起，讓傳輸閘170_i_0與170_i_2導通。積分電荷由像素120_i_0與120_i_2之中，轉移至端點A與端點B。當傳輸閘控制訊號 TG_i_0降下後，傳輸閘170_i_0與170_i_2關閉，像素120_i_0與120_i_2的電荷轉移結束。端點A與端點B上的訊號透過源極隨耦器130_0與130_1分別傳送至位元線BL0與BL1。接著，依序讓切換訊號SW0導通位元線開關160_0以及讓切換訊號SW1導通位元線開關160_1，那麼就可以先後讓像素120_i_0與120_i_2的積分資料被行讀取電路150_0讀出，完成像素120_i_0與120_i_2的讀取。

在時間點T7時，重置訊號RST_0再次被升起，又一次導通重置開關140_0與重置開關140_1，將端點A與B充電至參考電壓VDD。然後，重置訊號RST_0降下。切換訊號SW0接著導通位元線開關160_0，讓行讀取電路150_0讀取到像素120_i_1的重置資料。再接著，切換訊號SW1導通位元線開關160_1，讓行讀取電路150_0讀取到像素120_i_3的重置資料。當像素120_i_1與120_i_3的重置資料讀取完之後，傳輸閘控制訊號TG_i_1被升起，讓傳輸閘170_i_1與170_i_3導通，使像素120_i_1與120_i_3開始進行電荷轉移。當傳輸閘控制訊號TG_i_1降下後，電荷轉移結束。端點A與端點B上的積分結果分別透過源極隨耦器130_0與130_1轉移至位元線BL0與BL1。接著，依序讓切換訊號SW0導通位元線開關160_0以及讓切換訊號SW1導通位元線開關160_1，那麼就可以讓像素120_i_1與120_i_3的積分資料分別被行讀取電路150_0讀出，從而完成像素120_i_1與120_i_3的讀取。

透過以上的方式，每個列的像素只需透過兩種不同時序的傳輸閘控制訊號，如，訊號TG_i_0與TG_i_1控制第i列的像素，或者訊號TG_i+1_0與TG_ i+1_1控制第i+1列的像素，便可讓每列像素中的四個像素共用一個行讀取電路。如此一來，可減少傳輸閘控制訊號之訊號線的布局面積。應當注意的是，由於像素120_i_0與120_i_1以及像素120_i+1_0與120_ i+1_1透過同一個源極隨耦器130_0連接至位元線BL0。因此，儘管像素120_i_0與120_i_1以及像素120_i+1_0與120_ i+1_1分別屬於不同列，但傳輸閘控制訊號TG_i_0與TG_i_1的時序仍需不同於傳輸閘控制訊號TG_i+1_0與TG_i+1_1的時序，避免訊號讀取上的衝突。另外，由於每列像素所需的傳輸閘控制訊號數量的減少，產生傳輸閘控制訊號的訊號產生電路190的電路面積以及功耗也只有習知的訊號產生電路的一半。透過以上說明應可得知，若像素陣列中一列像素的像素個數為N，則整個像素陣列所需的行讀取電路的數目為N/4，而所需的位元線的數量為N/2。

另外，雖然以上僅以像素陣列中第i列的四個像素進行說明，但是第i列中的其他像素的積分操作與結果讀取，可透過相同的傳輸閘控制訊號TG_i_0與TG_i_1進行控制。另外，重置訊號RST_0亦可控制第i列的其餘像素進行重置，而選擇訊號SEL_0同時可讓第i列以及第i+1列的像素透過各自對應的源極隨耦器連接至對應的位元線。本領域之技術人士應可透過以上說明，而得知其他列像素具有的相同操作方式，從而瞭解本發明的全貌。

在上述說明中，係假設像素資料的讀取是基於數位相關雙重取樣(digital correlated double sampling)的取樣架構進行。這種架構會對每個像素的訊號進行過兩次取樣，經過相關計算，最後得到像素的感光值，如此可有效消除雜訊。在這種架構下，行讀取電路會讀取重置開關對端點充電後，端點上的訊號作為重置資料，以及像素在積分期間時在端點上產生的訊號，作為積分資料。之後，再將兩筆資料透過影像感測器進行相關處理，得到像素的感光值。當本發明的像素陣列應用在這種取樣架構下時，相較於傳統架構，可減少緩衝記憶體的容量。關於具體說明請同時參考第2圖的像素陣列、第3圖的時序圖以及第4圖所示的行讀取電路之實施例的架構圖。

在時間點T1時，重置訊號RST_0被升起，分別讓端點A與B充電至參考電壓VDD。在重置訊號RST_0被降下後，在位元線BL0與BL1上分別可得到對應於像素120_i_0與120_i_2之重置資料的訊號。接著，在時間點T2，切換訊號SW0導通位元線開關160_0，將位元線BL0連接至行讀取電路150_0。行讀取電路150_0會透過內部的類比至數位轉換處理模組150_0_1，將位元線BL0上的訊號轉換成數位形式。從而得到對應於像素120_i_0的重置資料，並且儲存於緩衝記憶體150_0_2之中。在時間點T21時，掃描訊號hscan被升起，從而將緩衝記憶體150_0_2內像素120_i_0的重置資料讀入至影像訊號處理器200。相似地，在時間點T3，切換訊號SW1導通導通位元線開關160_1後，類比至數位轉換處理模組150_0_1可以得到關於像素120_i_2的重置資料，並儲存入關於緩衝記憶體150_0_2內，等掃描訊號hscan再一次被升起後，讀入像素120_i_2的重置資料至影像訊號處理器200。

在時間點T4時，傳輸閘控制訊號TG_i_0被升起，這時像素120_i_0以及120_i_2開始對端點A與端點B進行電荷轉移，在傳輸閘控制訊號TG0被降下時，電荷轉移結束，可分別在位元線BL0與BL1上得到相關於像素120_i_0以及120_i_2之積分資料的訊號。接著在時間點T5，切換訊號SW0導通位元線開關160_0，類比至數位轉換處理模組150_0_1將位元線BL0上的訊號轉換成數位訊號。從而得到對應於像素120_i_0的積分資料，並且儲存於緩衝記憶體150_0_2之中，等到掃描訊號hscan被升起時，將緩衝記憶體150_0_2內關於像素120_i_0的積分資料讀入至影像訊號處理器200。相似地，在時間點T6，切換訊號SW1導通導通位元線開關160_1後，行讀取電路150_0可以得到關於像素120_i_2的積分資料，並儲存入關於緩衝記憶體150_0_2內，等掃描訊號hscan被升起後，讀入120_i_2的積分資料至影像訊號處理器200。如此一來，便可完成像素120_i_0與120_i_2的讀取，得到各別的重置資料與積分資料。之後，影像訊號處理器200進行相關計算得到像素120_i_0與120_i_2的感光值。這邊應當注意的是，以上說明中是透過行讀取電路150_0的觀點來說明，但整個影像感測器實際上還包含有其他的行讀取電路150_1~150_(N-1)/4(假設每列有N個像素)，每次掃描訊號hscan被升起時，每個行讀取電路中的緩衝記憶體所儲存的資料都會被讀入影像訊號處理器200。因此，掃描訊號hscan的升起會讓每列像素中的N/2個像素的重置資料或積分資料被讀入至影像訊號處理器200。

另外，為了維持行讀取電路之輸入端的訊號穩定，從而確保輸入端上的訊號的安定時間(settling time)可以處在理想範圍。因此，在一實施例中，本發明另外設計了準位維持電路，請參考第3圖的時序圖以及第4圖的架構圖。在訊號SW0與SW1降下時，訊號SW_dmy將導通準位維持電路210中的開關212，使得行讀取電路150_0的輸入端IN的準位可維持一定值。其中，準位維持電路210中的開關212透過電阻214連接至參考電壓VREF，從而令輸入端IN之準位得以維持。另外，在進行準位維持時，輸入端IN的準位可能會觸發類比至數位轉換處理模組150_0_1進行訊號轉換，並將結果寫入緩衝記憶體150_0_2，導致緩衝記憶體150_0_2內的緩衝資料被破壞，因此，隔離訊號dis_trig在進行準位維持時被拉起，斷開類比至數位轉換處理模組150_0_1以及緩衝記憶體150_0_2之間的開關150_0_3，以保護緩衝資料。

在本發明中，行讀取電路150_0的緩衝記憶體150_0_2的容量僅需要與類比至數位轉換模組150_0_1每次輸出的資料量一致即可。請參考第5A圖，該圖繪示類比至數位轉換模組150_0_1的輸出與掃描訊號hscan之間的時序關係。由圖示的關係可看出，每當得到一個像素的重置資料或積分資料(RST#1、RST#2、SIG#1、SIG#2)後，掃描訊號hscan就立刻升起，將緩衝記憶體150_0_2的緩衝資料讀入影像處理電路200。因此，緩衝記憶體150_0_2僅需依序儲存120_i_0的重置資料(RST#1)、120_i_2的重置資料(RST#2)、120_i_0的積分資料(SIG#1)、以及120_i_2的積分資料(SIG#2)。因若類比至數位轉換模組150_0_1具有12位元的解析度，那麼緩衝記憶體150_0_2只需要12位元寬即可。

在習知共用行讀取電路的架構中，由於多個像素共用一條位元線相連至行讀取電路，每次當共用行讀取電路對位元線上的訊號進行讀取時，便會破壞位元線上的訊號，因此，不同像素的重置或不同像素的積分必須在不同時間進行，導致無法像本發明一樣連續讀取不同像素的重置資料與積分資料(請參考第3圖的時間點T1與T4，共用同一個行讀取電路150_0的像素120_i_0~120_i_03中，分別有兩個像素開始進行重置與積分)。第5B圖繪示在習知共用架構下，類比至數位轉換模組輸出與掃描訊號之間的時序關係。在第5B圖中，類比至數位轉換模組逐次輸出一個像素的重置資料(RST#1)，接著是積分資料(SIG#1)，再來是另一個像素的重置資料(RST#2)與積分資料(SIG#1)，與本發明的時序有所不同。本發明之所以可以連續讀取像素的重置資料與積分資料的原因在於，不同像素(如：120_i_0與120_i_2)的重置資料分別被放在不同的位元線(BL0與BL1)上，所以在連續讀取之間不需要再一次的重置，而積分資料也是放在不同的位元線上，所以在連續讀取之間不需要再一次的積分。在習知的架構中，緩衝記憶體需要四個記憶體槽(BANK0~3)，分別儲存第一個像素的重置資料與積分資料以及第二個像素的的重置資料與積分資料。在掃描訊號hscan升起後，第一個像素的重置資料與積分資料被讀到影像訊號處理器，而第二個像素的的重置資料與積分資料搬移至原本儲存第一個像素的重置資料與積分資料的記憶體槽(BANK2~3)，並且繼續在緩衝記憶體(BANK0~1)中寫入第三個像素的重置資料與積分資料，如此反覆進行。由此可知，本案的緩衝記憶體容量僅僅是習知架構的1/4。

在上述說明中，儘管是針對基於數位相關雙重取樣的取樣架構進行說明，但此非本發明在應用上之限制，在本發明其他實施例中，行讀取電路也可以略過讀取重置資料的步驟，僅讀取積分資料。

總結來說，本發明在共用行讀取電路的架構中，有效地控制每一列像素所需的傳輸閘控制訊號的數量，並且也能縮小行讀取電路中所需的緩衝記憶體容量，而這些在架構上的簡化，也有能效地降低影像感測器的整體功耗。

以上文中所提及之「一實施例」代表針對該實施例所描述之特定特徵、結構或者是特性係包含於本發明之至少一實施方式中。再者，文中不同段落中所出現之「一實施例」並非代表相同的實施例。因此，儘管以上對於不同實施例描述時，分別提及了不同的結構特徵或是方法性的動作，但應當注意的是，這些不同特徵可透過適當的修改而同時實現於同一特定實施方式中。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

120_i_0、120_i_1、120_i_2、120_i_3、120_i+1_0、120_ i+1_1、120_ i+1_2、120_ i+1_3‧‧‧像素
110_i_0、110_i_1、110_i_2、110_i_3、110_ i+1_0、110_ i+1_1、110_ i+1_2、110_ i+1_3‧‧‧感光元件
130_0、130_1‧‧‧源極隨耦器
BL0、BL1‧‧‧位元線
140_0、140_1‧‧‧重置開關
150_0、150_1‧‧‧行讀取電路
150_0_1‧‧‧類比至數位轉換處理模組
150_0_2‧‧‧緩衝記憶體
150_0_3、180_0、180_1‧‧‧開關
160_0、160_1‧‧‧位元線開關
170_i_0、170_i_1、170_i_2、170_i_3‧‧‧傳輸閘
190‧‧‧訊號產生器
200‧‧‧影像訊號處理器
210‧‧‧準位穩定電路
212‧‧‧開關
214‧‧‧電阻

第1圖解釋習知具有共用行讀取電路架構的像素陣列。 第2圖為本發明之一實施例的影像感測器的架構圖。 第3圖為第2圖中每個控制訊號對應的時序圖。 第4圖為本發明之一實施例的行讀取電路的架構圖。 第5A圖與第5B圖分別繪示本發明架構與習知架構之緩衝記憶體配置方式以及資料輸出時序。

Claims (10)

1. 一種影像感測器，包含： 一像素陣列，具有M列像素，每一列像素又包含有N個像素，每一個像素包含有一傳輸閘； 一訊號產生器，用以產生M組傳輸閘控制訊號，每組具有不同時序的一第一傳輸閘控制訊號與一第二傳輸閘控制訊號，分別用以控制每一列像素中的傳輸閘，其中，該第一傳輸閘控制訊號與該第二傳輸閘控制訊號分別讓每一列像素中不同的N/2個像素的傳輸閘導通； 複數條位元線，每一條位元線選擇性地耦接至每一列像素中兩個像素中一者的傳輸閘；以及 複數個行讀取電路，每一者選擇性地耦接於該複數條位元線中兩條位元線之一，並且讀取所耦接之位元線上的訊號，得到一像素的至少一積分資料，其中，每一個行讀取電路在該第一傳輸閘控制訊號導通該N/2個像素的傳輸閘之後，連續讀取出該N/2個像素中的兩個像素的積分資料。
2. 如請求項1所述的影像感測器，另包含： 複數個重置開關，每一者耦接於每一列像素中的兩個像素以及每一欄像素中的兩個像素，該重置開關導通時，對所連接的四個像素的一共同端點進行充電。
3. 如請求項2所述的影像感測器，其中每一個行讀取電路在該重置開關導通後，以及該第一傳輸閘控制訊號導通一列像素中的該N/2個像素的傳輸閘之前，連續讀取出該N/2個像素中的兩個像素的重置資料。
4. 如請求項1所述的影像感測器，另包含： 複數個位元線開關，每一個位元線開關耦接於該複數個位元線中的一者，且每兩個位元線開關連接至一個行讀取電路，使該行讀取電路得以自所耦接之兩條位元線中選擇一者，讀取該位元線上的訊號。
5. 如請求項4所述的影像感測器，其中每一行讀取電路包含： 一類比至數位轉換模組，耦接於該複數個位元線開關中不同之一組位元線開關，每組位元線開關包含一第一位元線開關與一第二位元線開關，其中該第一位元線開關與該第二位元線開關於不同時間導通，使得該類比至數位轉換模組於不同時間內連接至該複數條位元線中之不同位元線，並根據所連接之位元線上的訊號產生一轉換輸出，該轉換輸出包含該像素之該積分資料；以及 一緩衝記憶體，耦接於該類比至數位轉換模組，用以暫存該轉換輸出，其中該緩衝記憶體的容量與該轉換輸出之資料量一致。
6. 如請求項5所述的影像感測器，另包含： 一影像訊號處理器，耦接於該複數個行讀取電路，每當該行讀取電路中之類比至數位轉換模組產生該轉換輸出後，該影像訊號處理器便自該緩衝記憶體讀取暫存的該轉換輸出。
7. 如請求項1所述的影像感測器，其中該複數個行讀取電路的數目為N/4。
8. 如請求項1所述的影像感測器，其中該複數條位元線的數目為N/2。
9. 如請求項1所述的影像感測器，另包含： 複數個準位維持電路，每一個準位維持電路分別選擇性地耦接於該複數個行讀取電路中的一者，用以在該行讀取電路未連接至任何位元線時，維持該行讀取電路之一輸入端的訊號準位。
10. 如請求項1所述的影像感測器，另包含： 複數個源極隨耦器，每一者耦接於每一列像素中的兩個像素以及每一欄像素中的兩個像素，用以將該四個像素所耦接之一共同端點上的訊號轉移到於該複數條位元線中的一者。