BRPI0711731A2 - dispositivo hìbrido de memória com interface única - Google Patents

Abstract

DISPOSITIVO HìBRIDO DE MEMóRIA COM INTERFACE úNICA. é descrita uma tecnologia através da qual um controlador de memória é um componente de um dispositivo híbrido de memória tendo diferentes tipos de memória no mesmo (por exemplo, SDRAM e memória flash), no qual o controlador opera de tal modo que o dispositivo de memória tem apenas uma única interface de memória com relação à voltagem e protocolos de acesso definidos para um tipo de memória. Por exemplo, o controlador permite que um dispositivo de memória com uma interface SDRAM padrão proporcione acesso a ambos, memória não-volátil e SDRAM com a memória não-volátil sobreposta em um ou mais blocos designados do espaço de endereço de memória volátil (ou vice-versa). Um protocolo de comando mapeia páginas de memória para o espaço de endereço de interface de memória volátil, por exemplo, permitindo que um pacote de múltiplos chips compatíveis com pino único substitua um dispositivo de memória volátil existente em qualquer dispositivo de computação que deseje prover armazenamento não-volátil, enquanto exigindo apenas mudanças de software ao dispositivo para acessar o flash.

Description

"DISPOSITIVO HÍBRIDO DE MEMÓRIA COM INTERFACE ÚNICA"

ANTECEDENTES

Diversos dispositivos de computação existentes e novos fazem uso de memória vo- látil de alta velocidade (por exemplo, memória de acesso aleatório dinâmica, ou DRAM) para manter instruções de dados de operação. Tais dispositivos incluem telefones móveis, apare- lhos de conversão de sinal de televisão, memória de computador pessoal, e assim por dian- te. Cada vez mais os dispositivos de computação estão incluindo grandes quantidades de memória flash NAND não-voláteis relativamente não-dispendiosas para armazenar aplicati- vos e dados.

Contudo, muitos dispositivos de computador baseados em DRAM existentes são projetados sem as interfaces de barramento apropriadas para suportar memória flash NAND; para suportar memória flash NAND é exigido um remodelamento dispendioso e pro- longado do chipset do dispositivo. Similarmente, a maioria dos dispositivos baseados em memória flash NAND não pode simplesmente adicionar o RAM. Mudanças significativas em uma arquitetura física do dispositivo são exigidas para colocar a memória flash em um mo- delo atualizado do que ora um dispositivo baseado em DRAM, por exemplo, ou vice-versa.

Embora uma combinação de memória volátil e não-volátil proporcione vantagens e muitas situações, freqüentemente o custo de remodelar um chipset de dispositivo é muito dispendioso/arriscado para um fornecedor, pelo que o fornecedor se abstém de novos re- cursos e modelos de negócio que de outro modo seriam habilitados pelo fato de ter memória volátil e não-volátil em um dispositivo. Além disso, não existe uma forma direta de usar os modelos arquiteturais existentes e, por exemplo, atualizar um dispositivo baseado em DRAM existente com memória flash NAND; por exemplo, uma placa de circuito inteira precisaria ser remodelada e substituída, em vez de simplesmente adicionar memória ou mudar a memória em um dispositivo existente (e software de atualização conforme apropriado). Além disso, existe uma grande diferença nas velocidades de barramento entre memória não-volátil e memória baseada em DRAM.

SUMÁRIO

Esse Sumário é provido para introduzir uma seleção de conceitos representativos em uma forma simplificada que são descritos adicionalmente abaixo na Descrição Detalha- da. Esse Sumário não pretende identificar características fundamentais ou características essenciais da matéria reivindicada, nem pretende ser usado de qualquer forma que limitaria o escopo da matéria reivindicada.

Resumidamente, vários aspectos da presente matéria aqui descrita são dirigidos a um dispositivo híbrido de memória que inclui um primeiro tipo de memória (por exemplo, memória do tipo DRAM volátil) e uma interface correspondendo ao primeiro tipo de memó- ria, e um segundo tipo de memória (por exemplo, memória do tipo flash não-volátil). O dís- positivo de memória inclui um controlador que é acoplado à interface, ao primeiro tipo de memória e ao segundo tipo de memória. Com base na informação tais como comandos e/ou endereços de memória recebidos na interface, o controlador determina se um comando tal como uma solicitação E/S (por exemplo, uma leitura ou gravação) é dirigida ao primeiro tipo de memória ou ao segundo tipo de memória.

Desse modo, mediante recebimento dos comandos, endereços e dados em um controlador do dispositivo híbrido de memória, diferentes tipos de memória podem ser aces- sados pelo software (por exemplo, firmware de dispositivo ou um programa) por intermédio de uma única interface definida para um tipo de memória. O controlador inclui lógica que determina se um comando/endereço recebido na interface de um primeiro tipo de memória é dirigido a um segundo tipo de memória associado ao dispositivo de memória, e se esse for o caso, emite sinais para o segundo tipo de memória para comunicar ao menos um comando ao segundo tipo de memória e/ou para realizar ao menos uma operação de entrada/saída (E/S) de dados no segundo tipo de memória.

Outras vantagens podem se tornar evidentes a partir da descrição detalhada se- guinte quando considerada em conjunto com os desenhos.

DESCRIÇÃO RESUMIDA DOS DESENHOS

A presente invenção é ilustrada como exemplo e não é limitada nas figuras anexas nas quais numerais de referência semelhantes indicam elementos semelhantes e nas quais:

A Figura 1 mostra um exemplo ilustrativo de um dispositivo de computação em que vários aspectos da presente invenção podem ser incorporados.

A Figura 2 é uma representação de um dispositivo híbrido de memória exemplar in- cluindo um controlador e dois tipos de memória que são individualmente acessíveis por uma única interface definida por um dos tipos de memória.

A Figura 3A é uma representação de um dispositivo híbrido de memória exemplar com uma interface SDRAM com memória SDRAM e flash que é acessada por intermédio de um bloco de memória designado no espaço endereçável de SDRAM.

A Figura 3B é uma representação de um dispositivo híbrido de memória, exemplar com uma interface de SDRAM com memória SDRAM e flash que é acessada por intermédio de uma pluralidade de blocos de memória designados no espaço endereçável de SDRAM.

A Figura 4 é uma representação de um espaço de memória endereçável corres- pondendo a um primeiro de memória com seções usadas para comunicar dados e coman- dos com um segundo tipo de memória.

A Figura 5 é uma representação exemplar de um tipo adequado de dispositivo de SDRAM que pode ser incorporado em um dispositivo híbrido de memória.

A Figura 6 é uma representação exemplar de um dispositivo híbrido de memória com uma interface SDRAM contendo um dispositivo de SDRAM tal como o dispositivo da Figura 5 e um dispositivo flash.

A Figura 7 é uma representação exemplar de um diagrama de temporização para controlar um dispositivo de SDRAM e um dispositivo flash.

A Figura 8 é uma representação de etapas exemplares correspondendo a como o controlador pode produzir dados flash para o dispositivo SDRAM configurado para saída de dados em rajada.

A Figura 9 é uma representação de como a memória flash pode ser adicionada a um módulo de memória em linha dual (DIMM) para adicionar memória de computador pes- soal baseada em DRAM (incluindo SDRAM).

DESCRIÇÃO DETALHADA

AMBIENTE DE OPERAÇÃO EXEMPLAR

A Figura 1 ilustra um exemplo de alguns componentes funcionais adequados de um dispositivo de computação 188, tal como pode ser encontrado em assistentes pessoais digi- tais de mão/de bolso/do tipo mesa gráfica, aparelho, telefone móvel e assim por diante, in- cluindo um processador 189, uma memória 190, um display 192, e um teclado 193 (o qual pode ser um teclado físico ou virtual). A memória 190 inclui geralmente não somente memó- ria volátil (por exemplo, RAM) como também memória não-volátil (por exemplo, RAM, car- tões PCMCIA, e assim por diante). Além disso, conforme descrito abaixo, a memória exem- plar 190 inclui um dispositivo híbrido de memória (correspondendo a um ou mais chips) que contém mais do que um tipo de memória, tal como flash e DRAM ou flash e SDRAM (DRAM síncrona), na qual um dos tipos compartilha a interface do outro. Um sistema operacional 193 pode ser residente na memória 190 e executar no processador 189, tal como um siste- ma operacional baseado no Microsoft® Windows®, ou outro sistema operacional.

Um ou mais programas de aplicação 194 e dados 195 podem estar na memória 190, por exemplo, com os programas 194 executando no sistema operacional 193. Exem- plos de aplicações incluem programas de correio eletrônico, programas de programação, programas PIM (gerenciamento de informação pessoal), programas de processamento de texto, programas de planilha, programas de navegador da Internet, e assim por diante. O dispositivo de computação 188 também pode incluir outros componentes 196, tal como um gerenciador de notificação carregado na memória 190, o qual executa no processador 189. O gerenciador de notificação, por exemplo, pode processar solicitação de notificação, por exemplo, a partir dos programas de aplicação 195.

O dispositivo de computação 188 tem uma fonte de energia 197, por exemplo, im- plementada como uma ou mais baterias ou um sistema ativado pela luz. A fonte de energia 197 pode incluir ainda uma fonte de energia externa que anula ou recarrega as baterias em- butidas, tal como um adaptador AC ou um berço de suporte acionado por energia.

O dispositivo de computação exemplar 188 representado na Figura 1 é mostrado com três tipos exemplares de dispositivos externos de saída, incluindo o display 192, outros mecanismos de saída 198 (por exemplo, o um ou mais diodos de emissão de luz, ou LEDs) e um gerador de áudio 199, por exemplo, alto-falantes acoplados ou integrados e/ou a uma tomada de áudio. Um ou mais desses dispositivos de saída pode ser acoplado diretamente à fonte de energia 197 de modo que quando ativado, ele permanece ligado por uma duração determinada por um mecanismo de notificação embora o processador 189, e outros compo- nentes, poderiam desligar para conservar a energia da bateria. Por exemplo, um LED pode permanecer ligado (desde que alguma energia esteja disponível) até que o usuário realize a ação. Outros podem ser configurados para desligar quando o restante do sistema desliga ou em alguma duração finita após ativação.

DISPOSITIVO HÍBRIDO DE MEMÓRIA COM INTERFACE ÚNICA

Vários aspectos da tecnologia descrita aqui são geralmente dirigidos à expansão de uma memória de um dispositivo de computação (tal como o dispositivo 188) com relação a ter quantidades relativamente grandes de memória volátil e não-volátil no dispositivo de computação, sem requerer mudanças em uma arquitetura física existente daquele dispositi- vo de computação. Em geral, a presente descrição provê exemplos de incorporação de memória flash NAND em um dispositivo baseado em SDRAM mediante adição ou substitui- ção de um dispositivo híbrido de memória (por exemplo, compreendendo um ou mais chips) contendo SDRAM e a flash NAND, no qual o dispositivo híbrido de memória tem a mesma interface (incluindo pinagem, protocolo de voltagem, e protocolo de acesso) como um com- ponente SDRAM convencional. Contudo, como será entendido, esses aspectos e conceitos se aplicam a qualquer tipo ou tipos de memória volátil e/ou não-volátil, por exemplo, diver- sos tipos de DRAM (por exemplo, EDO) podem ser usados em vez de SDRAM, DRAM ou a SDRAM pode ser incorporada inversamente em um dispositivo baseado em flash, memória flash baseada em NOR pode ser misturada com SDRAM e/ou com flash baseada em NAND, RAM estática (SRAM) ou outros tipos de RAM podem ser um dos tipos de memória, mais memórias voláteis podem ser adicionadas em vez de um dispositivo de memória volátil existente, mais memórias não-voláteis podem ser adicionadas em vez de um dispositivo de memória não-volátil existente, e assim por diante. Observar que a incorporação de diferen- tes tipos de memória em um dispositivo híbrido de memória (com uma interface que comu- mente corresponde a tipo original de memória para um determinado modelo) tipicamente acrescenta memória total a um dispositivo, mas não precisa necessariamente aumentar (e se desejado pelo projetista pode diminuir) a quantidade do tipo original de memória e/ou a quantidade total de memória.

Além disso, como se entenderá, os conceitos aqui descritos não são limitados ao que é considerado como dispositivos de computação convencionais (por exemplo, sistemas de computador de mesa, notebook, laptop, ou baseados em mesa gráfica, assistentes digi- tais pessoais, computadores pessoais de bolso, ou semelhantes), mas mais propriamente podem ser usados em qualquer dispositivo que tenha a necessidade de armazenar dados em memória volátil, ou não-volátil, incluindo os telefones móveis; aparelhos de conversão de sinais; discos rígidos híbridos; aparelhos de televisão; controles remotos; dispositivos audio- visuais; aparelhos elétricos; aparelhos domésticos; e assim por diante. Cada um desses dispositivos pode acrescentar memória não-volátil a um modelo de memória volátil, ou vice- versa, ou aumentar a memória, sem remodelagens de hardware dispendiosas e arriscadas. Dessa maneira, por exemplo, um dispositivo com memória volátil tal como um telefone mó- vel pode ter grandes quantidades de armazenamento não-volátil no mesmo tal como para armazenar programas, música, imagens, e assim por diante, simplesmente mediante substi- tuição de um chip de memória (ou múltiplos chips de memória), e atualizando algum firmwa- re para operar com o armazenamento não-volátil, conforme descrito abaixo.

Como tal, a presente invenção não é limitada aos exemplos, estruturas ou funciona- lidade aqui descrita. Mais propriamente, qualquer um dos exemplos, estruturas ou funciona- lidades aqui descritas são não-limitadores, e a presente invenção pode ser usada de diver- sas formas que proporcionem benefícios e vantagens em computação e armazenamento de dados em geral.

De acordo com a Figura 2 dos desenhos, é mostrado um conceito exemplar geral de um dispositivo híbrido de memória 202 incluindo memória volátil 204 (por exemplo, SDRAM) e memória não-volátil 206 (por exemplo, flash NAND). Um controlador 208 contém a lógica que determina qual das memórias 204 ou 206 deve acessar, com base nos endere- ços e comandos, por exemplo, originados em firmware/software e endereçados através de uma CPU.

Conforme representado na Figura 2, o controlador 208 pode incluir ou de outro mo- do ser associado a um conjunto de armazenamento 210 compreendendo um ou mais arma- zenadores, os quais em uma implementação são usados para fins de equiparação e veloci- dade. Por exemplo, no presente, a SDRAM é significativamente mais rápida do que flash, e desse modo um chip de memória híbrida que tenha uma interface que aparece para os componentes externos como sendo um dispositivo SDRAM necessita armazenar os dados no conjunto de armazenador 210 (por exemplo, SDRAM, DRAM ou SRAM) para estar de acordo com o protocolo SDRAM com relação às exigências de velocidade e saída, incluindo exigências do modo em rajada. Desse modo, o conjunto de armazenador 210 compreende tipicamente memória tal como SDRAM ou RAM estática (SRAM) que é ao menos tão rápida quanto um chip SDRAM determinado e seu protocolo requer, ao contrário, que o dispositivo híbrido às vezes pareça para os componentes externos como sendo memória ruim. Obser- var que um dispositivo híbrido de memória que adicionou memória rápida (por exemplo, SDRAM) a uma interface mais lenta (por exemplo, flash) não necessariamente precisaria de tal armazenador.

A Figura 3A mostra um conceito exemplar de como um dispositivo híbrido de me- mória 302A opera geralmente, no qual memória flash 306 é arranjada como certo número de blocos (por exemplo, blocos F-1 a F-n) e é acessada através de uma interface SDRAM. O dispositivo híbrido de memória 302A inclui também um dispositivo SDRAM 304. Conforme descrito abaixo, um controlador on-chip 308A (por exemplo, correspondendo ao controlador 208 da Figura 2) determina qual seção da SDRAM 304 ou flash deve acessar com relação a um endereço atual originado na CPU 389. Em geral, o controlador 380A recebe comandos, dados e endereços a partir da CPU 389 que são produzidos de acordo com o protocolo SDRAM convencional. Observar que não é exigido que a CPU conheça qualquer coisa so- bre os diferentes tipos de memória no chip híbrido, e opera como normal através de seu barramento baseado em SDRAM existente.

Na Figura 3A, o controlador 308 inclui lógica que pode detectar os endereços envi- ados para as linhas de endereço SDRAM do dispositivo híbrido que são parte de sua inter- face. Alguns dos endereços na faixa de endereços endereçáveis correspondem a SDRAM, e para esses endereços, o controlador 308A permite que os endereços, comandos e dados sejam processados pelo dispositivo SDRAM 304 (por exemplo, envia os uns e zeros equiva- lentes ou não desabilita o dispositivo em termos de visualizar os uns e zeros). Como um resultado desses endereços o dispositivo híbrido atua como um dispositivo SDRAM conven- cional.

Certos endereços na faixa endereçável, contudo, (compreendendo tipicamente uma faixa contígua referida como um bloco designado 320) são conhecidos do controlador 308 para serem associados com o flash, e essencialmente atuam como uma janela para a me- mória flash 306. Por exemplo, o bloco designado pode corresponder ao tamanho de bloco flash, por exemplo, 128 KB em um tipo de dispositivo flash. Quando os endereços dentro do bloco designado 320 são transferidos, o dispositivo SDRAM 304 é desabilitado (realmente ou efetivamente) pelo controlador 308. O controlador 308 em vez disso envia os comandos para o dispositivo de memória flash 306, ou controla o fluxo de dados de leitura e gravação para o dispositivo de memória flash 306. Dependendo do modelo, o controlador 308 pode desabilitar o componente SDRAM 304 mediante mudança de uma linha de entrada de dis- positivo apropriado (por exemplo, habilitação de chip) do dispositivo 304 para desabilitar, mas não enviar os endereços recebidos para o dispositivo 304, e/ou mediante envio dos endereços (por exemplo, se necessário para renovação), mas não permitindo gravações de dados ou retorno de quaisquer dados para uma leitura.

Observar que a quantidade de flash 306 não é limitada ao tamanho do bloco desig- nado 320; mais propriamente pode haver múltiplos blocos flash (ou outros arranjos de me- mória flash), com o controlador 308 acessando cada bloco ou semelhante de acordo com informação de mapeamento adicional que identifica qual parte (por exemplo, bloco) do flash total 306 deve ser acessado. Essa informação de mapeamento adicional pode ser gravada em outros locais de memória conhecidos do controlador 308, por exemplo, na extremidade superior da memória endereçável, (ou possivelmente como um suplemento para o bloco designado). Firmware 330, já presente em essencialmente todos os dispositivos de compu- tação, pode ser atualizado para ler e gravar essa informação de acordo com um protocolo adequado por intermédio da CPU 389, (conforme representado na Figura 3A pelas linhas tracejadas a partir do firmware 330 através da CPU 389 para o controlador 308A; dessa ma- neira, comandos, dados e informação de status 332 podem ser comunicados entre o firmwa- re de dispositivo 330 (e/ou outro código solicitante, em seguida referido como o firmware 330 para simplicidade), e o dispositivo híbrido de memória 302A.

A Figura 3B é uma representação de um conceito similar àquele da Figura 3A, ex- ceto que na Figura 3B o controlador alternativo 308B pode ter múltiplos armazenadores 31 Ο- Ι e 310-2 correspondendo a múltiplas janelas 320A e 320B, separadamente mapeadas para múltiplos blocos flash (por exemplo, atualmente bloco flash A1 e bloco flash BO na Figura 3B). Como pode ser prontamente considerado, embora apenas dois de tais acessos parale- los (e desse modo tipicamente mais rápidos) para os dispositivos de memória flash sejam mostrados na Figura 3B, qualquer número prático pode ser usado.

Como exemplo de como o controlador mapeia a janela (Figura 3A) ou janelas (Figu- ra 3B) para a seção ou seções corretas de flash, a Figura 4 mostra uma faixa de endereços linearmente representados 440 correspondendo à faixa de um dispositivo SDRAM conven- cional, o qual nesse exemplo é de 4 Mwords por 16 bits. Para fins de simplicidade, o mape- amento será descrito com relação ao único bloco designado 320 da Figura 3A, contudo, po- de ser prontamente entendido que mapeamento separado pode ser realizado essencialmen- te da mesma maneira.

No exemplo da Figura 4, os últimos dois blocos correspondendo ao espaço de en- dereço SDRAM são usados pelo controlador 308 e firmware 330 como um canal de coman- do 444 e canal de dados 442 para o dispositivo de memória flash 306. O mapeamento e outra informação 332 (Figura 3) nesses blocos 442 e 444 podem ser lidos e gravados pelo controlador 308 por intermédio de qualquer protocolo adequado entendido pelo controlador 308 e a fonte daquela informação adicional (por exemplo, código de firmware 330). Desse modo, mediante acesso da informação adicional 332 (ou 333 na Figura 3B) no controlador 308, por exemplo, os últimos dois blocos de palavras de um quilobyte, comando e percursos de dados para comunicação com o dispositivo flash 306 são estabelecidos. Outra informa- ção também pode estar nesses espaços. Por exemplo, o firmware de dispositivo 330 pode usar essa seção da memória para empregar um protocolo de inicialização através do qual o firmware 330 pode determinar se o dispositivo de memória é verdadeiramente um dispositi- vo híbrido, porque em geral o dispositivo híbrido de memória 302A da Figura 3 de outro mo- do seria indistinguível a partir de um dispositivo SDRAM convencional. Outros dados possí- veis comunicados por intermédio desses blocos podem, por exemplo, informar o controlador 308A onde o bloco designando 320 está (ou blocos na Figura 3B estão) localizado dentro da memória endereçável; por exemplo, dessa maneira, os blocos designados podem se mover, incluindo dinamicamente, se desejado.

Voltando-se para uma explanação da operação de um dispositivo exemplar de me- mória híbrida, um protocolo de comando adequado compreende um protocolo serial usado para transferir informação de comando e bloco de endereço (por exemplo, 332 na Figura 3A) para o dispositivo flash. Observar que como o controlador 308A é responsável pela con- versão da informação de comando e endereço, o protocolo é configurável para acessar dife- rentes tipos de dispositivos flash; por exemplo, um tipo de dispositivo NAND utiliza uma in- terface NOR SRAM, pelo que a lógica e controle acessa blocos de dados, os quais são en- tão serializados para acomodar o protocolo de entrega de dados SDRAM. Dados de grava- ção para o flash 306 similarmente serão convertidos pelo controlador 308A conforme exigido pelo protocolo flash, por exemplo, 2 KB são gravados de uma vez para tal dispositivo flash.

Como pode ser prontamente considerado, como a SDRAM é atualmente uma ou mais ordens de magnitude mais rápida do que flash, o protocolo inclui uma forma para o controlador 308A sinalizar para o firmware 330 quando uma solicitação de leitura ou grava- ção flash está ocupada e quando a solicitação está pronta. Um registrador de status na loca- lização 332 pode ser utilizado. Por exemplo, o firmware 330 envia um comando de leitura ou gravação por intermédio do bloco de comando 332; o status, o qual pode ser um bit que faz parte do comando, é ajustado pelo controlador a partir do recebimento de uma solicitação flash para zero para indicar ocupado. Observar que o controlador 308A não precisa mudar o status para ocupado se em uma solicitação de leitura o controlador 308A tem conhecimento de que o bloco designado já contém os dados corretos para o mapeamento atual.

Em uma situação típica, o controlador 308A define o status como ocupado e para uma leitura, e começa o preenchimento do armazenador 310 com os dados solicitados. Quando o armazenador contém os dados corretos, (o qual pode ser mais do que solicitado antecipadamente de uma solicitação de leitura subseqüente), o controlador 308A alterna o status para pronto. O firmware 330, o qual está sondando o status desde que ele enviou a solicitação, então tem conhecimento de que os dados solicitados podem ser lidos, os quais o controlador 308A então emite a partir do armazenador 310. Por exemplo, de acordo com o protocolo SDRAM, o controlador emitirá um único conjunto de dados (por exemplo, byte) para o endereço solicitado se uma única saída for solicitada, ou uma saída em rajadas sin- cronizadas de múltiplos conjuntos de dados começando com aquele endereço, com o núme- ro de conjuntos emitidos correspondendo ao modo de rajada atual. Observar que o modo de rajada atual pode ser estabelecido por intermédio de uma configuração de conexão física, incluindo uma configuração que indica que o modo de rajada é controlado por software; de qualquer forma o modo é conhecido do controlador 308A por intermédio das linhas de confi- guração de SDRAM equivalente e/ou um comando (para rajada controlada por software).

As gravações são similarmente processadas, com os dados no bloco designado copiados pelo controlador 308A para o armazenador 310, onde o controlador provê um sinal de ocupado que é sondado pelo firmware até que a solicitação de gravação seja efetivamen- te completada pela gravação para o flash mais lento. Como com uma solicitação de leitura, para uma solicitação de gravação o dispositivo híbrido de memória 302A parece para a CPU 389 operar nas velocidades corretas de SDRAM, e a CPU não tem conhecimento de qual- quer sondagem de status ocorrendo entre o firmware 330 e o controlador 308A. Através do protocolo, a memória síncrona é assim operada adequadamente da perspectiva da CPU, mas é efetivamente operada de forma assíncrona da perspectiva da entidade solicitante.

Desse modo, mediante adição de um controlador de memória a um dispositivo hí- brido de memória compreendendo SDRAM e flash com uma interface SDRAM padrão, a memória flash é sobreposta no espaço de endereço SDRAM. Um protocolo de comando (por exemplo, serial) é usado para gerenciar o mapeamento dos blocos flash/páginas para o espaço de endereço SDRAM. Isso permite que um pacote de múltiplos chips compatíveis de pino único substitua um dispositivo SDRAM existente em qualquer dispositivo de computa- ção que pretenda prover armazenamento flash, ainda assim realizar isso apenas como mu- danças de firmware para o dispositivo. Por exemplo, o armazenador de uma unidade de disco convencional pode ser substituído por uma atualização de chip único que provê arma- zenamento flash, pelo que o armazenamento flash pode ser usado com novo firmware para atualizar as unidades existentes para unidades híbridas. Exemplos adicionais incluem adi- cionar armazenamento não-volátil a um modelo de aparelho de conversão de sinais de TV, ou um modelo de telefone móvel que foi projetado sem armazenamento de massa integrado no momento, mas que agora é desejável, por exemplo, devido a alguma nova aplicação ou modelo de negócio.

Como exemplo de uma arquitetura específica, as Figuras 5 e 6 demonstram o uso de dispositivos flash SDRAM e NAND efetivos, com a interface e os componentes internos configurados para um protocolo de voltagem SDRAM exemplar e protocolo de acesso SDRAM, pelo que apenas mudanças de software (por exemplo, em firmware de dispositivo) são necessários para agora fazer uso da memória não-volátil no pacote. Contudo, entende- se que essencialmente qualquer dispositivo com características de endereçamento, defini- das, pode ser usado. Observar que a arquitetura; nas Figuras 5 e 6; mostra o uso de percur- sos de dados de 16 bits, o qual é uma aplicação comum, embora como se pode prontamen- te considerar, outras larguras de percurso de dados funcionam da mesma maneira. Nesse exemplo, um pacote de múltiplos chips é descrito o qual pode substituir fisicamente o chip SDRAM em um dispositivo de computação, ainda assim incorpora não somente memória SDRAM volátil como também memória flash NAND não-volátil.

O dispositivo SDRAM 504 representado na Figura 5 compreende um dispositivo do modo em rajada (por exemplo, um dispositivo Micron® MT48LC4M16A2) suportando trans- ferências de 1 byte, 2 bytes, 8 bytes, ou página e, por exemplo, pode ser usado em um dis- positivo híbrido de memória 602 (Figura 6) que inclui dois gigabits de NAND Flash 606. Con- forme representado na arquitetura exemplar para o dispositivo SDRAM da Figura 5, como com um dispositivo SDRAM convencional, o dispositivo híbrido de memória aceita sinais RAS/CAS (o estrobo de acesso de linha e estrobo de acesso de coluna bem conhecidos) nas linhas de endereço (por exemplo, A0-A11, BA0-BA1), e para outros exceto leituras ou gravações de byte único, lê ou grava dados seqüencialmente a partir do endereço de partida RAS/CAS. Observar que o dispositivo de computação que usa esse tipo de memória arma- zena os dados serialmente acessados, o que é feito tipicamente pelo cache interno em mui- tos dispositivos de computação.

Como os dados são providos serialmente com base em um endereço de partida, o controlador de memória (latência relativamente baixa) 308 entre o hospedeiro (por exemplo, CPU) e a SDRAM 504 é capaz de detectar os endereços sendo enviados para o chip. Medi- ante detecção de faixas específicas de endereço, o CE# (habilitação) para a interface SDRAM pode ser usado para colocar o dispositivo 504 em um ciclo de renovação, com os dados providos por outra fonte.

Na Figura 5, a lógica de controle do controlador 308 detecta os endereços enviados para a SDRAM. Conforme descrito acima, quando os endereços dentro do bloco designado são transferidos, o controlador tem conhecimento de que a solicitação é para o flash; obser- var que nessa arquitetura exemplar, o dispositivo SDRAM é desabilitado ao se impedir que CE# passe para o dispositivo. A lógica de controle do controlador pode então ou enviar os comandos para o dispositivo flash 606, ou por intermédio de controle de lógica de transfe- rência de dados o fluxo de dados de leitura e gravação para o dispositivo flash. Observar que o fluxo de comando para o dispositivo SDRAM não é interrompido, e a inicialização do dispositivo de pacote de múltiplos chips requer apenas que a lógica de controle detecte o modo de rajada de operação para a SDRAM para entender as rajadas de dados a serem usadas ao transferir dados de flash para o barramento de dados de memória.

Desse modo, nessa arquitetura na qual os endereços são enviados para a SDRAM por intermédio de transferências RAS/CAS em um barramento de endereço separado, me- diante detecção dos ciclos RAS/CAS na lógica de controle, os comandos e dados podem ser transferidos para e a partir do flash 606 conforme apropriado. Um protocolo serial de gravações para o bloco de comando para o flash 606 permite que o protocolo para o dispo- sitivo flash seja suportado.

O dispositivo flash representado na Figura 6 (por exemplo, um dispositivo Micron® MT29F2G16yAABWP) tem um barramento multiplexado, pelo que E/S de dados, endereços, e comandos compartilham os mesmos pinos. Observar que os pinos E/S, E/S [15:8] são usados apenas para os dados na configuração x16, com os endereços e os comandos for- necidos em E/S[7:0]. A seqüência de comandos normalmente inclui um ciclo de retenção de comando, um ciclo de retenção de endereço, e um ciclo de dados, quer seja de leitura ou gravação. Os sinais de controle CE#, WE#, RE#, CLE, ALE e WP# controlam as operações de leitura e gravação do dispositivo flash. Observar que em um flash diferente, por exemplo, um dispositivo Micron® Gb Mt29F8G08FAB, CE# e CE2# controlam individualmente arran- jos independentes de 4Gb. O CE2# funciona da mesma forma como CE# para seu próprio arranjo, e as operações descritas para CE# também se aplicam a CE2#.

CE# é usado para habilitar o dispositivo. Quando CE# é baixo e o dispositivo não está no estado ocupado, a memória flash aceitará informação de comando, dados e endere- ço. Quando o dispositivo não estiver realizando uma operação, o pino de CE# é tipicamente acionado alto e o dispositivo entra no modo de espera. A memória entrará em espera se CE# for alto enquanto os dados tiverem sendo transferidos e o dispositivo não estiver ocu- pado. Isso ajuda a reduzir o consumo de energia.

A operação "Don't Care" do CE# permite que o NAND flash resida no mesmo bar- ramento de memória assíncrona, como outros dispositivos flash ou SRAM. Outros dispositi- vos no barramento de memória podem ser então acessados enquanto o Flash NAND estiver ocupado com operações internas. Essa capacidade é para projetos que requerem múltiplos dispositivos NAND no mesmo barramento, por exemplo, um dispositivo pode ser programa- do enquanto outro está sendo lido. Um sinal CLE alto indica que um ciclo de comando está ocorrendo. Um sinal ALE alto significa que um ciclo de entrada de endereço está ocorrendo.

Os comandos são gravados para o registrador de comandos na extremidade de elevação de WE# quando CE# e ALE estiverem BAIXOS, e CLE estiver alto e o dispositivo não estiver ocupado. Exceções para isso são o status de leitura e os comandos de reinicialização.

Com esse componente específico, os comandos são transferidos para o registrador de comandos na extremidade em elevação de WE#; comandos introduzidos nas linhas E/S[7:0] apenas. Para dispositivos com uma interface x16, linhas E/S[15:8] precisam ser gravados com zeros ao se emitir um comando. Os endereços são gravados para o registra- dor de endereço na extremidade de elevação de WE# quando o CE# e o CLE estiverem baixos, e o ALE estiver alto e o dispositivo não estiver ocupado. Os endereços são introdu- zidos apenas em E/S[7:0]; para dispositivos com uma interface x16, E/S[15:8] precisa ser gravado com zeros ao se emitir um endereço. Geralmente todos os cinco ciclos de endereço são gravados para o dispositivo. Uma exceção para isso é o comando de apagar bloco, o qual requer apenas três ciclos de endereço.

O dispositivo flash aqui exemplificado é um dispositivo multiplexado, pelo que o en- dereço, comandos e dados fluem através de uma interface simples de 16 bits de uma forma serial. A Figura 7 exemplifica a natureza serial da temporização de protocolo de transferên- cia de dados e comando de endereço para o dispositivo flash exemplificado. Observar que o endereço, os comandos e os dados são enviados a partir da interface SDRAM (a qual não é multiplexada) mediante gravação seqüencialmente para os blocos de dados e comandos.

Conforme descrito acima, mediante detecção de gravações para o bloco de co- mandos no espaço de endereço da SDRAM, os dados exigidos podem ser transferidos para o dispositivo flash pelo controlador 508. A transferência de endereço mostrada acima pode ser expandida para mostrar a transferência de informação de endereço para o dispositivo flash. Como também descrito acima, a informação de endereço para a memória flash é transferida mediante realização de múltiplas gravações para o endereço de bloco de co- mando na SDRAM. Dados de SDRAM nessa área são indisponíveis, uma vez que o disposi- tivo seria selecionado para essas gravações. Dessa forma serial a informação de comando e dados de endereço pode ser gravada e lida a partir do dispositivo flash. A lógica de contro- le implementa protocolos de comando adicionais conforme descrito acima, por exemplo, para permitir que o dispositivo flash seja isolado das considerações de velocidade do dispo- sitivo SDRAM. Por exemplo, mediante armazenamento do status do dispositivo flash na ló- gica de controle, respostas de comando adicionais que indicam status de ocupado e de exe- cução podem ser adicionadas ao protocolo serial. Os dados e status retornados a partir do dispositivo flash são armazenados em um pequeno bloco de SRAM na lógica de transferên- cia de dados, de modo que a velocidades de leitura e gravação para flash coincidem com aquelas das SDRAM.

Um exemplo típico de transferência serial para o dispositivo flash é representado na Figura 8, a qual representa leituras e gravações exemplares pelo firmware 330 para o espa- ço de endereço SDRAM 332 (Figura 3) que é reservado para controlar o flash 306. Em ge- ral, o firmware envia um comando flash na etapa 802 mediante gravação de um comando INATIVO para o espaço de endereço 332 o qual o controlador detecta.

Na etapa 804, o firmware envia uma solicitação de endereço de bloco flash, com- preendendo cinco gravações de endereço que indicam qual bloco a ser usado e qual ende- reço, em conjunto com um comando de gravação para o espaço de endereço de comando. O controlador então tem a informação que ele precisa para realizar a gravação.

Em cada uma das etapas 806 e 808, o firmware 330 sonda o status mediante emis- são de um comando de gravação e uma leitura de rajada, em Ioop por intermédio da etapa 810 até que o status de pronto seja detectado, e a rajada de leitura flash (etapa 812) seja enviada. Em uma implementação alternativa, um protocolo baseado em registrador provê acesso ao flash mediante carregamento de uma série de registradoras, incluindo gravar um registrador com um conjunto de palavra ocupado para iniciar a execução do comando. Isso permite que uma única gravação de página inicie a gravação ou a busca de bloco ou blocos flash. Nessa alternativa, a palavra ocupada é alternada pelo controlador quando o comando tiver sido concluído. Comandos suportados incluem buscar endereço/bloco (ou buscar faixa de endereços), gravar endereço/bloco (ou gravar faixa de endereços), e deletar endere- ço/bloco (ou deletar faixa de endereço).

Além disso, como o controlador inclui lógica, o controlador pode realizar gerencia- mento flash. Por exemplo, flash se esgota após certo número de leituras e gravações, e desse modo o controlador pode tornar a mapear o acesso para equilibrar a utilização dos vários blocos disponíveis de flash, referido como nivelamento de desgaste. A lógica contro- ladora também pode realizar detecção e correção de erro, e realizar gerenciamento de bloco ruim mediante remoção logicamente dos blocos ruins conhecidos os quais não ficam dispo- níveis.

A Figura 9 é uma representação exemplar um módulo de memória dual em linha (DIMM) 902, exemplificando como o flash pode ser adicionado à memória de sistema de computador pessoal, convencional. Os chips de flash físicos podem estar no mesmo lado que os chips de SDRAM, no lado oposto, ou ambos. O controlador pode estar na própria DIMM, ou alternativamente pode estar externo a ela, com a capacidade de desabilitar a SDRAM e substituir os dados flash conforme desejado.

Quando o computador pessoal é ligado, a BIOS (firmware) testa no sentido da pre- sença da memória DIMM híbrida, e se presente, carrega ao menos alguma da memória SDRAM (seu código) a partir do flash. A presença da memória flash não-volátil permite as operações de inicialização ou retomada a partir dos dados armazenados no flash. Por e- xemplo, os dados são acessados a partir do cache de memória da CPU o qual é mapeado para blocos de memória e resolvidos a partir da SDRAM ou do flash. Se flash suficiente esti- ver presente, a SDRAM inteira pode ser preservada para fins de hibernação, ou o sistema operacional inteiro carregado, sem precisar acessar dispositivos periféricos tal como a uni- dade de disco rígido.

Embora a invenção seja capaz de diversas modificações e construções alternativas, algumas modalidades ilustradas da mesma são mostradas nos desenhos e foram descritas acima, em detalhe. Deve ser entendido, contudo, que não há intenção de limitar a invenção às formas específicas reveladas, mas ao contrário, a invenção deve abranger todas as mo- dificações, construções alternativas, e equivalentes compreendidos no espírito e escopo da invenção.

Claims (18)

1. Dispositivo de memória, um método sendo CARACTERIZADO por compreender: receber, em um controlador, comandos, endereços e dados no dispositivo de me- mória por intermédio de uma interface definida para um primeiro tipo de memória associada ao dispositivo de memória; determinar no controlador se a informação recebida no dispositivo de memória cor- responde a um segundo tipo de memória associado ao dispositivo de memória, e se assim for, emitir os sinais para o segundo tipo de memória para comunicar ao menos um comando ao segundo tipo de memória e/ou para realizar ao menos uma operação de entrada/saída (E/S) de dados no segundo tipo de memória.

2. Método, de acordo com a reivindicação 1, CARACTERIZADO por compreender ainda, quando a informação recebida corresponde ao segundo tipo de memória, desabilitar o primeiro tipo de memória.

3. Método, de acordo com a reivindicação 1, CARACTERIZADO por compreender, quando a informação recebida corresponde ao segundo tipo de memória, produzir uma indi- cação de ocupado, realizando uma operação de E/S de dados no segundo tipo de memória, e produzindo uma indicação de pronto quando a operação E/S de dados estiver concluída.

4. Método, de acordo com a reivindicação 1, CARACTERIZADO por compreender ainda, quando a informação recebida corresponder ao segundo tipo de memória, acessar informação de comando e/ou informação de endereço de dados em outro conjunto de um ou mais locais do dispositivo de memória.

5. Método, de acordo com a reivindicação 4, CARACTERIZADO pelo fato de que a informação recebida corresponde à informação de endereçamento de dados, e compreen- dendo ainda ler a informação de endereçamento de dados para mapear um endereço rece- bido para uma seção entre uma pluralidade de possíveis seções do segundo tipo de memória.

6. Dispositivo de memória, um sistema sendo CARACTERIZADO por compreender: um primeiro tipo de memória; uma interface correspondendo ao primeiro tipo de memória de tal modo que o dis- positivo de memória opera com o protocolo de acesso do primeiro tipo de memória; um segundo tipo de memória; e um controlador que é acoplado à interface, ao primeiro tipo de memória e ao se- gundo tipo de memória, no qual com base na informação recebida na interface, o controla- dor determina se outra informação recebida por intermédio da interface se aplica ao primeiro tipo de memória ou ao segundo tipo de memória.

7. Sistema, de acordo com a reivindicação 6, CARACTERIZADO pelo fato de que o primeiro tipo de memória compreende memória volátil, o segundo tipo de memória compre- ende memória não-volátil, e em que ao menos parte da informação recebida na interface através da qual o controlador determina se a informação relacionada recebida por intermé- dio da interface se aplica ao primeiro tipo de memória ou ao segundo tipo de memória é re- cebida em um endereço de memória correspondendo ao primeiro tipo de memória.

8. Sistema, de acordo com a reivindicação 7, CARACTERIZADO pelo fato de que a memória volátil compreende memória do tipo SDRAM ou memória do tipo DRAM, e em que o endereço de memória e a informação relacionada recebida por intermédio da interface compreende estrobo de acesso de linha, estrobo de acesso de coluna e informação de con- trole.

9. Sistema, de acordo com a reivindicação 7, CARACTERIZADO pelo fato de que a memória não-volátil compreende memória flash, e compreendendo ainda um armazenador associado com o controlador para armazenar operações E/S de dados, realizadas com a memória flash.

10. Sistema, de acordo com a reivindicação 9, CARACTERIZADO por compreen- der ainda um indicador de status, em que o controlador sinaliza por intermédio do indicador de status se uma operação E/S de status está ocupada ou completa.

11. Sistema, de acordo com a reivindicação 6, CARACTERIZADO pelo fato de que o dispositivo de memória é incorporado em um módulo de memória em linha dual.

12. Sistema, de acordo com a reivindicação 6, CARACTERIZADO pelo fato de que o controlador inclui ainda meio para gerenciamento de memória.

13. Sistema, de acordo com a reivindicação 6, CARACTERIZADO pelo fato de que o controlador acessa informação de comando e/ou informação de endereçamento de dados em um conjunto de um ou mais locais correspondendo ao primeiro tipo de memória.

14. Dispositivo de computação, um sistema CARACTERIZADO por compreender: um dispositivo híbrido de memória incluindo uma interface correspondendo a um primeiro tipo de memória, a um segundo tipo de memória e um controlador; e um componente que inicia comandos para o controlador por intermédio da interfa- ce, incluindo mediante gravação de dados relacionados ao comando para um ou mais ende- reços do primeiro tipo de memória, incluindo ao menos um comando dirigido para uma ope- ração de entrada/saída de dados no segundo tipo de memória.

15. Sistema, de acordo com a reivindicação 14, CARACTERIZADO pelo fato de que o controlador sinaliza o componente com informação de status de uma operação de entrada/saída de dados do segundo tipo de memória mediante gravação de dados relacio- nados a status para um ou mais endereços do primeiro tipo de memória.

16. Sistema, de acordo com a reivindicação 14, CARACTERIZADO pelo fato de que o componente compreende código executando em firmware do dispositivo de computa- ção.

17. Sistema, de acordo com a reivindicação 14, CARACTERIZADO pelo fato de que o primeiro tipo de memória corresponde à memória volátil, e o segundo tipo de memória compreende memória não-volátil, com os dados endereçados a determinado local no primei- ro tipo de memória sendo controlados pelo controlador para acessar o segundo tipo de me- mória.

18. Sistema, de acordo com a reivindicação 14, CARACTERIZADO por compreen- der adicionalmente um armazenador associado com o controlador para armazenar opera- ções de E/S de dados realizadas com o segundo tipo de memória.