JPS61145648A - １チツプマイクロコンピユ−タ - Google Patents
１チツプマイクロコンピユ−タInfo
- Publication number
- JPS61145648A JPS61145648A JP59266168A JP26616884A JPS61145648A JP S61145648 A JPS61145648 A JP S61145648A JP 59266168 A JP59266168 A JP 59266168A JP 26616884 A JP26616884 A JP 26616884A JP S61145648 A JPS61145648 A JP S61145648A
- Authority
- JP
- Japan
- Prior art keywords
- eprom
- write
- program
- chip microcomputer
- high voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、１チツプマイクロコンビエータに関するも
ので、例えば、情報処理のためのプログラムが格納され
るＲＯＭ （リード・オンリー・メモリ）が内蔵のＥＦ
ＲＯＭにより構成されたものに利用して有効な技術に関
するものである。
ので、例えば、情報処理のためのプログラムが格納され
るＲＯＭ （リード・オンリー・メモリ）が内蔵のＥＦ
ＲＯＭにより構成されたものに利用して有効な技術に関
するものである。
１チツプのマイクロコンビエータにあ、ては、内蔵のＲ
ＯＭに書込まれたプログラムに従って所定の情報処理を
行うものである０本願発明者等にあっては、この発明に
先立って上記内蔵ＲＯＭとしてＥＦＲＯＭ・（エレクト
リカリ・プログラマブル・リード・オンリー・メモリ）
を利用することを考えた。このようにＥＦＲＯＭを用い
ることによって、ユーザーが希望する情報処理機能を持
った１チシプのマイクロコンビエータを逸早く提供でき
るとともに量産性の向上を図ることができるものとなる
。すなわち、上記内蔵ＲＯＭとしてマスク型ＲＯＭを用
いると、そのプログラム書き込みのための各種ヤスクの
製造、及びその製造に時間を費やしてしまうからである
。
ＯＭに書込まれたプログラムに従って所定の情報処理を
行うものである０本願発明者等にあっては、この発明に
先立って上記内蔵ＲＯＭとしてＥＦＲＯＭ・（エレクト
リカリ・プログラマブル・リード・オンリー・メモリ）
を利用することを考えた。このようにＥＦＲＯＭを用い
ることによって、ユーザーが希望する情報処理機能を持
った１チシプのマイクロコンビエータを逸早く提供でき
るとともに量産性の向上を図ることができるものとなる
。すなわち、上記内蔵ＲＯＭとしてマスク型ＲＯＭを用
いると、そのプログラム書き込みのための各種ヤスクの
製造、及びその製造に時間を費やしてしまうからである
。
ところが、上記のようにＥＦＲＯＭを用いた場合、その
記憶素子としてのＦＡＭＯ５）ランジスタ（フローティ
ングゲート・アバランシェインジェクシッンＭＯ５）の
特性の劣化等により、マイクロコンピュータが誤動作を
引き起こす虞れがある。なお、ＥＰＲＯＭに関しては、
例えば特開昭５４−１５２９３３号があり、外付けの−
ＥＦＲＯＭを用いた１チップマイクロコンピュータに関
しては、例えば■日立製作所昭和５８年９月発行ｒ日立
マイクロコンビエータ データブック７８ビツトシング
ルチツプ１の頁５６６参照。
記憶素子としてのＦＡＭＯ５）ランジスタ（フローティ
ングゲート・アバランシェインジェクシッンＭＯ５）の
特性の劣化等により、マイクロコンピュータが誤動作を
引き起こす虞れがある。なお、ＥＰＲＯＭに関しては、
例えば特開昭５４−１５２９３３号があり、外付けの−
ＥＦＲＯＭを用いた１チップマイクロコンピュータに関
しては、例えば■日立製作所昭和５８年９月発行ｒ日立
マイクロコンビエータ データブック７８ビツトシング
ルチツプ１の頁５６６参照。
この発明の目的は、簡単な構成により信顛性の向上を図
った１チップマイクロコンピュータを提供することにあ
る。
った１チップマイクロコンピュータを提供することにあ
る。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、情報処理プログラムが格納される内蔵のプロ
グラマブルＲＯＭにプログラム語とともにパリティビッ
トを書き込み、それを一定の動作条件の毎に読み出して
、パリティチェックを行うようにするものである。
グラマブルＲＯＭにプログラム語とともにパリティビッ
トを書き込み、それを一定の動作条件の毎に読み出して
、パリティチェックを行うようにするものである。
第１図には、この発明が適用されたｌチップマイクロコ
ンピュータの一実施例のブロック図が示されている。
ンピュータの一実施例のブロック図が示されている。
同図において、点線で囲まれた部分は集積回路ＬＳＩで
あり、ここに形成された各回路ブロックは、全体として
１チップマイクロコンピュータを構成しており、公知の
半導体集積回路の製造技術によってシリコンのような１
個の半導体基板上において形成される。
あり、ここに形成された各回路ブロックは、全体として
１チップマイクロコンピュータを構成しており、公知の
半導体集積回路の製造技術によってシリコンのような１
個の半導体基板上において形成される。
記号ＣＰＵで示されているのは、マイクロプロセッサで
あり、その主要構成ブロックが代表として例示的に示さ
れている。
あり、その主要構成ブロックが代表として例示的に示さ
れている。
Ａはアキエムレータ、Ｘはインデックスレジスタ、ＣＣ
はコンディシロンコードレジスタ、ＳＰはスタックポイ
ンタ、ＰＣＨ，ＰＣＬはプログラムカウンタ、ＣＰＵ−
Ｃ０ＮＴはＣＰＵコントローラ、ＡＬＵは算術論理演算
ユニットである。
はコンディシロンコードレジスタ、ＳＰはスタックポイ
ンタ、ＰＣＨ，ＰＣＬはプログラムカウンタ、ＣＰＵ−
Ｃ０ＮＴはＣＰＵコントローラ、ＡＬＵは算術論理演算
ユニットである。
このようなマイクロプロセッサＣＰＵの構成は、例えば
、−オーム社から昭和５３年４月ｌＯ日に発行されたｒ
マイクロコンピュータの基礎」矢田光治著によって公知
であるので、その詳細な説明を省略する。
、−オーム社から昭和５３年４月ｌＯ日に発行されたｒ
マイクロコンピュータの基礎」矢田光治著によって公知
であるので、その詳細な説明を省略する。
記号Ｉ１０で示されているのは、入出力ボートであり、
その内部にデータ伝送方向レジスタを含んでいる。また
、記号Ｉで示されているのは、入力専用ポートである。
その内部にデータ伝送方向レジスタを含んでいる。また
、記号Ｉで示されているのは、入力専用ポートである。
記号Ｏ５Ｃで示されているのは、発振回路であり、特に
制限されないが、外付される水晶振動子Ｘｔａｌを利用
して高精度の基準周波数信号を形成する。この基準周波
数信号により、マイクロプロセッサＣＰＵにおいて必要
とされるクロックパルスが形成される。また、上記基準
周波数信号は、タイマーの基準時間パルスとしても用い
られる。
制限されないが、外付される水晶振動子Ｘｔａｌを利用
して高精度の基準周波数信号を形成する。この基準周波
数信号により、マイクロプロセッサＣＰＵにおいて必要
とされるクロックパルスが形成される。また、上記基準
周波数信号は、タイマーの基準時間パルスとしても用い
られる。
このタイマーは、カウンタＣＯυＴ１プリスケーラＰＲ
及びコントローラＣ０ＮＴとによって構成される。
及びコントローラＣ０ＮＴとによって構成される。
記号ＲＡＭで示されているのは、ランダム・アクセス・
メモリであり、主として一時データの記憶回路として用
いられる。
メモリであり、主として一時データの記憶回路として用
いられる。
記号ＥＦＲＯＭで示されているのは、エレクトリカリン
ク・プログラマブル・リード・オンリー・メモリであり
、各種情報処理のためのプログラムとそれに対応したパ
リティビットが書込まれる。
ク・プログラマブル・リード・オンリー・メモリであり
、各種情報処理のためのプログラムとそれに対応したパ
リティビットが書込まれる。
このため、この実施例のＥＦＲＯＭは、例えば、８ビツ
トからなる単位のプログラム語と１ビツトからなるパリ
ティビットを格納するため、１ワードが９ピントにより
構成される。なお、後述するように誤り検出とともに、
訂正を行う場合には、上記パリティビットとしては、３
ビット程度設けられる。
トからなる単位のプログラム語と１ビツトからなるパリ
ティビットを格納するため、１ワードが９ピントにより
構成される。なお、後述するように誤り検出とともに、
訂正を行う場合には、上記パリティビットとしては、３
ビット程度設けられる。
以上の各回路ブロックは、マイクロプロセッサＣＰＵを
中心としバスＢＵＳによって相互に接続されている。こ
のバースＢＵＳには、データバスとアドレスバスとが含
まれるものである。なお、バスＢＵＳは、外部端子ＡＤ
Ｄに結合されている。
中心としバスＢＵＳによって相互に接続されている。こ
のバースＢＵＳには、データバスとアドレスバスとが含
まれるものである。なお、バスＢＵＳは、外部端子ＡＤ
Ｄに結合されている。
この実施例のマイクロコンピュータにおいては、上記Ｅ
ＦＲＯＭを用いることから、その書き込み等の制御回路
ＷＣＯＮが設けられる。この制御回路Ｖ／ ＣＯＮは、
外部端子ｖｐｐから供給された電圧レベルを識別して、
書き込み／読み出し動作モードの制御や、その書き込み
高電圧を上記ＥＰＲＯＭに供給する０例えば、外部端子
ｖｐｐから内部電源電圧Ｖｃｃのような比較的低い電圧
（５ｖ）又は回路の接地電位（Ｏｖ）が供給されると、
ＣＰＵによってＥＦＲＯＭが選択された時に読み出し動
作モードになる。一方、外部端子ｖｐｐからＥＰＲＯＭ
の書き込み用の高電圧（例えば約１２■）が供給される
と、ＥＦＲＯＭのデータ入カバソファが動作状態にされ
るとともに、データバスから供給された情報に従い、上
記高電圧ＶＰＰを利用して形成された論理“０“の書き
込み信号が加工形成され、選択されたメモリセル（ＦＡ
ＭＯ３）ランジスタ）に論理“０′″の書き込みが行わ
れる。なお、この時には、外部端子から供給されるアド
レス信号によってＥＦＲＯＭのアドレッシングが行われ
る。
ＦＲＯＭを用いることから、その書き込み等の制御回路
ＷＣＯＮが設けられる。この制御回路Ｖ／ ＣＯＮは、
外部端子ｖｐｐから供給された電圧レベルを識別して、
書き込み／読み出し動作モードの制御や、その書き込み
高電圧を上記ＥＰＲＯＭに供給する０例えば、外部端子
ｖｐｐから内部電源電圧Ｖｃｃのような比較的低い電圧
（５ｖ）又は回路の接地電位（Ｏｖ）が供給されると、
ＣＰＵによってＥＦＲＯＭが選択された時に読み出し動
作モードになる。一方、外部端子ｖｐｐからＥＰＲＯＭ
の書き込み用の高電圧（例えば約１２■）が供給される
と、ＥＦＲＯＭのデータ入カバソファが動作状態にされ
るとともに、データバスから供給された情報に従い、上
記高電圧ＶＰＰを利用して形成された論理“０“の書き
込み信号が加工形成され、選択されたメモリセル（ＦＡ
ＭＯ３）ランジスタ）に論理“０′″の書き込みが行わ
れる。なお、この時には、外部端子から供給されるアド
レス信号によってＥＦＲＯＭのアドレッシングが行われ
る。
また、図示しないが、−上記ＥＦＲＯＭの内容を順次読
み出して、マイクロプロセッサＣＰＵによヮてパリティ
チェックを行なわせるプログラムが用窓されいる。この
ようなパリティチック用プログラムは、マイクロコンピ
ュータの行う情報処理プログラムとは無関係に一定のプ
ログラムとなるので、マスク型ＲＯＭを用いて形成して
も何等前記のような量産性ないし製品開発時間の短縮化
を損なうことはない。
み出して、マイクロプロセッサＣＰＵによヮてパリティ
チェックを行なわせるプログラムが用窓されいる。この
ようなパリティチック用プログラムは、マイクロコンピ
ュータの行う情報処理プログラムとは無関係に一定のプ
ログラムとなるので、マスク型ＲＯＭを用いて形成して
も何等前記のような量産性ないし製品開発時間の短縮化
を損なうことはない。
このようなパリティチェックのためのプログラムは、特
に制限されないが、電源投入直後及びマイクロコンビエ
ータの動作が停止状Ｌ）ｉ（ストップ。
に制限されないが、電源投入直後及びマイクロコンビエ
ータの動作が停止状Ｌ）ｉ（ストップ。
又はスリーブ）から再起動される時に自動的に起動され
る。すなわち、マイクロコンピュータがその情報処理プ
ログラムを実行する前に、上記ＥＰＲＯＭの全てのパリ
ティビットを含むプログラム語を順次読み出して、その
パリティチェックを行わせるのである。このパリティチ
ェックの結果、特定のプログラム語にエラーが存在する
場合、その旨を表示させる。このような表示の結果から
、必要なら上記ＥＰＲＯＭの再書き込みを行うようにす
るものである。あるいは、単なる誤り検出にとどまらず
に誤り訂正機能を設けた場合には、誤り検出とともに、
訂正されたプログラム語とパリティビットを自動的に書
き換えるようにするものである。このような書き込みの
ために、マイクロプロセッサＣＰＵによる書き込み回路
も内蔵される。
る。すなわち、マイクロコンピュータがその情報処理プ
ログラムを実行する前に、上記ＥＰＲＯＭの全てのパリ
ティビットを含むプログラム語を順次読み出して、その
パリティチェックを行わせるのである。このパリティチ
ェックの結果、特定のプログラム語にエラーが存在する
場合、その旨を表示させる。このような表示の結果から
、必要なら上記ＥＰＲＯＭの再書き込みを行うようにす
るものである。あるいは、単なる誤り検出にとどまらず
に誤り訂正機能を設けた場合には、誤り検出とともに、
訂正されたプログラム語とパリティビットを自動的に書
き換えるようにするものである。このような書き込みの
ために、マイクロプロセッサＣＰＵによる書き込み回路
も内蔵される。
Ｃ効 果〕
（１）情報処理プログラムが格納される内蔵のプログラ
マブルＲＯＭに、そのプログラム語をパリティビットと
とに書き込んでおいて、電源投入直後、動作停止状態か
ら起動される一定の動作条件の毎に、上記プログラム語
とパリティピントとを順次読み出して誤り検出を行うこ
とによって、記憶素子の特性劣化によるシステムの誤動
作を未然に防止することができる。これにより、信頼性
の高いマイクロコンビエータを得ることができるという
効果が得られる。
マブルＲＯＭに、そのプログラム語をパリティビットと
とに書き込んでおいて、電源投入直後、動作停止状態か
ら起動される一定の動作条件の毎に、上記プログラム語
とパリティピントとを順次読み出して誤り検出を行うこ
とによって、記憶素子の特性劣化によるシステムの誤動
作を未然に防止することができる。これにより、信頼性
の高いマイクロコンビエータを得ることができるという
効果が得られる。
（２）上記（１）により、プログラム書き込み時の書き
込みチェックを簡単に、しかも高速に行うことができる
という効果が得られる。
込みチェックを簡単に、しかも高速に行うことができる
という効果が得られる。
（３）誤り検出とともに、誤り訂正機能をも付加して、
誤り個所の自動修正を行うことにより、より高い信頼性
の１チップマイクロコンピュータをｉることができると
いう効果が得られる。
誤り個所の自動修正を行うことにより、より高い信頼性
の１チップマイクロコンピュータをｉることができると
いう効果が得られる。
（４）上記パリティチェック動作をマスク型ＲＯＭに書
き込まれたプログラムに従いマイクロプロセッサによっ
て行わせることにより、極めて簡単な回路構成により、
上記＋１１ないしく３）の効果を得ることができる。
き込まれたプログラムに従いマイクロプロセッサによっ
て行わせることにより、極めて簡単な回路構成により、
上記＋１１ないしく３）の効果を得ることができる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、パリティチェ
ックのためのプログラムは、ＥＦＲＯＭに書き込みもの
であってもよい、このプログラムは、順次ＥＦＲＯＭの
内容を読み出すというバースト命令の実行と、マイクロ
プロセッサによる論理演算という極めて短いプログラム
ステップにより実現できるから、この個所にエラーが存
在する確立は低く、十分に上記のような信頼性の向上を
実現することができるものである。また、上記ＥＦＲＯ
Ｍを用いた場合において、その特性劣化による誤りは、
論理′″０”書き込みが論理“１”のようになるので、
再書き込みのみで、その修正を行うとこができる。した
がって、ＥＦＲＯＭが形成される半導体チップの個所に
は、消去のための紫外線照射等の窓を設けることを特に
必要とするものではない、プログラマブルＲＯＭは、上
記ＥＰＩ（ＯＭの他、その消去も電気的に行うことので
きるＥＥＦＲＯＭ等少な（ともその書き込みが電気的に
行うことのできるプログラマブルＲＯＭに置き換えるこ
とができる。この場合、上記第１図に示した制御回路Ｗ
ＣＯＮは、内蔵されたプログラマブルＲＯＭに応じた書
き込み制御を行うように作られる。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、パリティチェ
ックのためのプログラムは、ＥＦＲＯＭに書き込みもの
であってもよい、このプログラムは、順次ＥＦＲＯＭの
内容を読み出すというバースト命令の実行と、マイクロ
プロセッサによる論理演算という極めて短いプログラム
ステップにより実現できるから、この個所にエラーが存
在する確立は低く、十分に上記のような信頼性の向上を
実現することができるものである。また、上記ＥＦＲＯ
Ｍを用いた場合において、その特性劣化による誤りは、
論理′″０”書き込みが論理“１”のようになるので、
再書き込みのみで、その修正を行うとこができる。した
がって、ＥＦＲＯＭが形成される半導体チップの個所に
は、消去のための紫外線照射等の窓を設けることを特に
必要とするものではない、プログラマブルＲＯＭは、上
記ＥＰＩ（ＯＭの他、その消去も電気的に行うことので
きるＥＥＦＲＯＭ等少な（ともその書き込みが電気的に
行うことのできるプログラマブルＲＯＭに置き換えるこ
とができる。この場合、上記第１図に示した制御回路Ｗ
ＣＯＮは、内蔵されたプログラマブルＲＯＭに応じた書
き込み制御を行うように作られる。
この発明は、電気的に書き込みを行うことができるプロ
グラマブルＲＯＭを内蔵したｌチップマイクロコンピュ
ータに広く利用できるものである。
グラマブルＲＯＭを内蔵したｌチップマイクロコンピュ
ータに広く利用できるものである。
第１図は、この発明が適用された１チツプマイクロコン
ビエータの一実施例を示すブロック図である。 ＬＳＩ・・集積回路、ＣＰＵ・・マイクロプロセッサ、
ＣＰＵ−Ｃ０ＮＴ・・ＣＰＵコントローラ、ＡＬＵ・・
算術論理演算ユニット、Ａ・・アキエムレータ、Ｘ・・
インデックスレジスタ、ＣＣ・・コンディションコード
レジスタ、ＳＰ・・スタックポインタ、ＰＣｌ、ＰＣＬ
・・プログラムカウンタ、ＲＡＭ・・ランダム・アクセ
ス・メモリ、ＥＦＲＯＭ・・エレクトリカリツク・プロ
グラマブル・リード・オンリー・メモリ、Ｉｌｏ・・入
出力ボート、■・・入力専用ボート、Ｏ２０・・発振回
路、Ｃ０ＵＴ・・カウンタ、Ｃ０ＮＴ・・コントローラ
、ＰＲ・・プリスケーラ、ＢＵＳ・・バス、ＷＣＯＮ・
・制御回路 第１図
ビエータの一実施例を示すブロック図である。 ＬＳＩ・・集積回路、ＣＰＵ・・マイクロプロセッサ、
ＣＰＵ−Ｃ０ＮＴ・・ＣＰＵコントローラ、ＡＬＵ・・
算術論理演算ユニット、Ａ・・アキエムレータ、Ｘ・・
インデックスレジスタ、ＣＣ・・コンディションコード
レジスタ、ＳＰ・・スタックポインタ、ＰＣｌ、ＰＣＬ
・・プログラムカウンタ、ＲＡＭ・・ランダム・アクセ
ス・メモリ、ＥＦＲＯＭ・・エレクトリカリツク・プロ
グラマブル・リード・オンリー・メモリ、Ｉｌｏ・・入
出力ボート、■・・入力専用ボート、Ｏ２０・・発振回
路、Ｃ０ＵＴ・・カウンタ、Ｃ０ＮＴ・・コントローラ
、ＰＲ・・プリスケーラ、ＢＵＳ・・バス、ＷＣＯＮ・
・制御回路 第１図
Claims (1)
- 【特許請求の範囲】 １、プログラム語とそれに対応したパリティビットが格
納され、電気的に書き込みが行われる内蔵のプログラマ
ブルＲＯＭと、一定の動作条件の毎に上記ＲＯＭに格納
されたプログラム語と上記パリティビットを読み出して
パリティチェックを行う機能とを含むことを特徴とする
１チップマイクロコンピュータ。 ２、一定の動作条件は、マイクロコンピュータがその動
作を再開する時であることを特徴とする特許請求の範囲
第１項記載の１チップマイクロコンピュータ。 ３、上記パリティチェック動作は、マスク型ＲＯＭに書
き込まれたプログラムに従って行われるものであること
を特徴とする特許請求の範囲第１又は第２項記載の１チ
ップマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59266168A JPS61145648A (ja) | 1984-12-19 | 1984-12-19 | １チツプマイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59266168A JPS61145648A (ja) | 1984-12-19 | 1984-12-19 | １チツプマイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61145648A true JPS61145648A (ja) | 1986-07-03 |
Family
ID=17427212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59266168A Pending JPS61145648A (ja) | 1984-12-19 | 1984-12-19 | １チツプマイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61145648A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01175041A (ja) * | 1987-12-28 | 1989-07-11 | Toshiba Corp | 単−エラー検出・訂正方式 |
-
1984
- 1984-12-19 JP JP59266168A patent/JPS61145648A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01175041A (ja) * | 1987-12-28 | 1989-07-11 | Toshiba Corp | 単−エラー検出・訂正方式 |
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