JPS63184854A - 記憶制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は記憶装置からデータ（命令を含む）を読み出
した時、単一ビットの読み出し誤りを検出し、この検出
に対してエラー処理プログラムを起動する等のためのエ
ラー報告を行う記憶制御装置に関する。

〔従来の技術〕

第２図は従来の記憶制御装置とこの周辺の構成を示す構
成図で、図において１は記憶装置、２は記憶制御装置、
３は処理装置である。また記憶側記憶装置１のアドレス
を生成するアドレス生成回路、６は記憶装置をアクセス
時に、誤り修正コードを作り出し、誤りデータを修正す
る単一エラーの修正を行うＥＣＣ回路、７．８は処理装
置ｆ３とのアドレス及びデータの授受のためのアドレス
・レジスタ及びデータ・レジスタ、９は記憶装置１より
読み出されたデータに誤りが検出された時に誤りビット
の位置を示すシンドローム・レジスタ、１０はエラーが
発生した時に有意となる信号、７ａ、９ａはアドレス及
びジントロ、−ムのバック・アンプ・レジスタであり、
最後にエラー発生した時のアドレス及びシンドロームを
保持している。

１工は比較回路であり、エラーが発生した時のアドレス
・レジスタ７とアドレス・バック・アップ・レジスタ７
ａ、シンドローム・レジスタ９とシンドローム・バック
・アップ・レジスタ９ａとを各々比較する。１０ａは比
較回路１）で比較が一致しない時に有意となる信号であ
る。

次に動作について説明する。

処理装置３からの指令により記憶袋Ｗ１をアクセスして
データを読み出した時ＥＣＣ回路６により、単一ビット
のエラーが検出されると、エラービットはＥＣＣ回路６
により修正されて処理装置３へ送られると共にエラービ
ットのアドレスはアドレス・バンク・アップ・レジスタ
７ａにシンドロームはシンドローム・バック・アップ・
レジスタ９ａに各々セーブされる。又第１回目のエラー
の時は比較回路１）の出力１０ａは、比較が一致しない
ため有意となる。この比較回路１）から有意の信号が出
力されると、処理装置３は信頼性の向上のため、エラー
処理のプログラムを起動し、エラーの発生したアドレス
、シンドロームをエラー・ログとしてファイルに蓄積す
る。２回目以降のエラーに際しては、比較が一致しない
場合のみ、エラー報告がされることになる。

このようにして同一アドレスで同一ビットのエラーが複
数回生じても１回のエラー・ログしか記憶せず、処理装
置３の効率を落とさないようになっている。

〔発明が解決しようとする問題点〕

従来の装置では、同一のアドレスで同一ビットのエラー
のみの場合には、唯１回の報告しかなされないため、固
定故障であっても１回のエラー・ログしか記録されない
ため瞬時エラーと固定故障の区別がつかず、保守上の問
題点があり、システムとしての信頼性にかけるという問
題点があった。

この発明は、上記の問題点を解消するためになされたも
ので、処理装置の効率を落すことなく且つ固定故障に際
しても、瞬時故障との区別がつくように情報を得ること
を目的とする。

〔問題点を解決するための手段〕

この発明に係る記憶制御装置は、同一アドレスで同一ビ
ットのエラーが連続した時にその旨の報告信号を出力す
る報告手段ＩＡを備えたことを特徴とするものである。

〔作用〕

この発明における報告手段ＩＡは同一アドレスで同一ビ
ットのエラーが連続した時にその旨の報告信号を出力す
る。

この報告信号により所定のエラー処理プログラムが起動
される。

〔実施例〕

以下この発明の一実施例を図について説明する。

第１図はこの発明の一実施例を示す構成図で、図におい
てＩＡは同一アドレスで同一ビットのエラーが連続した
時にその旨の報告信号を出力する報告手段、１２は比較
回路１）から出力される信号１０ａを反転させる反転回
路である。ここにおいて、報告手段ＩＡはエラー発生時
のアドレス及びシンドロームと前回エラーが発生した時
のアドレス及びシンドロームとが一致する時に出力され
る一致信号をその都度カウントしてオーバフローした時
に信号を出力するカウンタ１３で構成されている。

また１４はカウンタがオーバフローした時と比較回路１
）の出力ｔＯａが有意（比較が一致しない時）の時にそ
の出力１０ｂは有意となり処理装置３に対して、エラー
処理プログラムの起動を促すＯＲ回路である。

次いで動作について説明する。処理装置３よりの指令に
従って記憶装置１よりデータ（命令も含む）を読み出す
と、そのデータはＥＣＣ回路６によりエラーの有無が判
定され、エラーがあるときは、エラービットは修正され
てデータ・レジスタ８にセットされると共に、アドレス
及びシンドロームが各々、アドレス・バック・アップ・
レジスタ７ａ、シンドローム・バック・アップ・レジス
タ９ａにセットされ、エラー信号１０が有意となり比−
回路１）が動作するが一最初の状態では、バンク・アッ
プ・レジスタ７ａ、９ａはリセットの状態なので、比較
回路ＩＩの出力１０ａは有意となり論理和回路１４の出
力１０ｂが有意となり処理装置３のエラー処理プログラ
ムの起動が起動され、エラー・ログが蓄積される。

２度目以降のエラーが発生した時は、同一アドレスの同
一ビットのエラーであれば、比較回路１）の出力１０ａ
は、比較が一致することにより有意とはならず、処理装
置３への報告はなされない。又この時は、反転回路１２
の出力が有意となり、カウンタ１３がカウント動作をす
る。このカウンタはエラー信号１０ａが有意となるとリ
セットされる。このことにより、同一アドレス且つ同一
ビットのエラーが連続しない時は、一旦リセットされる
。同一アドレスで同一ビットのエラーが連続した時は、
カウンタ１３がオーバフローした時に論理和回路１４の
出力１０ｂが有意となって処理装置３にエラー処理プロ
グラムが起動される。

〔発明の効果〕

以上説明したようにこの発明は同一アドレスで同一ビッ
トのエラーが連続した時にその旨の報告信号を出力する
報告手段を備えたので、同一素子の故障による記憶装置
の固定故障により、単一エラーが頻繁に発生しても、処
理装置に対して、不用な報告を避けることにより処理装
置の効率を落とすことなくでき、且つ固定故障と瞬時故
障の区別をつけることができ、必要な情報は報告するの
で信韻性を確保できる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す構成図、第２図は従
来の記憶制御装置とその周辺の構成図である。 図において、■は記憶装置、２は記憶制御装置、３は処
理装置である。４．５．６は各々制御回路。 アドレス生成回路、ＥＣＣ回路である。７，７ａはアド
レス・レジスタとそのバンク・アップ・レジスタ、８は
データ・レジスタ、９．９ａはシンドローム・レジスタ
とそのバック・アップ・レジスタ、１０．１０ａ、１０
ｂばエラー信号、１）は比較回路、１２は反転回路、１
３はカウンタ、１４はＯＲ回路、ＩＡは報告手段である
。 なお、図中同一符号は同−又は相当部分を示す。 代理人　　大　　岩　　増　　ｍ（ほか２名）第１回 第２図 手続補正書山鋤 ２、発明の名称 記憶制御装置 ３、補正をする者 代表者志岐守哉 ４、代理人 住　所　　　　東京都千代田区丸の内二丁目２番３号三
菱電機株式会社内 ５、補正の対象 特許請求の範囲の欄。 ６、補正の内容 （１）　　特許請求の範囲を別紙のとおり補正する。 以上 ２、特許請求の範囲 （１）記憶装置に書き込む時単一エラーを修正し複。 数エラーを検出するＥＣＣコードをデータと共に書き込
み、読み出す時は上記ＥＣＣコードに基づいて単一エラ
ーを修正すると共にこのエラーを示すアドレスとシンド
ロームをセーブし、同一アドレスで同一ビットのエラー
に対して各々１回の報告を出力する記憶制御装置におい
て、 同一アドレスで同一ビットのエラーが連続した時にその
旨の報告信号を出力する報告手段を備えたことを特徴と
する記憶制御装置。 （２）上記報告手段はエラー発生時のアドレス及びシン
ドロームと前回エラーが発生した時のアドレス及びシン
ドロームとが一致する時に出力される一致信号をその都
度カウントしてオーバフローした時に信号を出力するカ
ウンタで構成されていることを特徴とする記憶制御装置
。

Claims (2)

【特許請求の範囲】
1. （１）記憶装置に書き込む時単一エラーを修正し複数エ
   ラーの検出するＥＣＣコードをデータと共に書き込み、
   読み出す時は上記ＥＣＣコードに基づいて単一エラーを
   修正すると共にこのエラーを示すアドレスとシンドロー
   ムをセーブし、同一アドレスで同一ビットのエラーに対
   して各々１回の報告を出力する記憶制御装置において、 同一アドレスで同一ビットのエラーが連続した時にその
   旨の報告信号を出力する報告手段を備えたことを特徴と
   する記憶制御装置。
2. （２）上記報告手段はエラー発生時のアドレス及びシン
   ドロームと前回エラーが発生した時のアドレス及びシン
   ドロームとが一致する時に出力される一致信号をその都
   度カウントしてオーバフローした時に信号を出力するカ
   ウンタで構成されていることを特徴とする記憶制御装置
   。