JP4215844B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、たとえば画像データなどの２次元構造を有するデータを記憶した際に、その記憶したデータの対角線方向のデータを高速にアクセスできる半導体記憶装置に関する。
【０００２】
【従来の技術】
通常用いられている半導体記憶装置の、データのアクセス方法について説明する。
ＤＲＡＭ(Dynamic Random Access Memory)などの半導体記憶装置においては、通常、チップ内部ではメモリ素子をシリコン平面上に二次元的に配列してある。その二次元配列を示す座標の一方をＸｉアドレス、他方をＹｉアドレスとすると、まず、Ｘｉアドレスによって特定のワード線が選択される。その結果、そのワード線につながっている全てのメモリ素子は、それらメモリ素子と同数のセンスアンプによって同時にアクセスされる。そして、Ｙｉアドレスによって、そのアクセスされたデータの中から所望のデータのみが選択され、出力される。
【０００３】
このＸｉアドレスに対応したワード線の選択から、メモリ素子のデータのセンスアンプへの出力に至る一連の動作に要する時間は、次に続くＹｉアドレスに対応した所望のデータの選択に要する時間の３倍、あるいはそれ以上と非常に長い。
そこで、ＤＲＡＭでは、データアクセス効率を上げるために、短時間で動作が完了する、すなわちサイクルタイムの短い、Ｙｉアドレス選択モード（ページモード）を使用可能にしている場合が多い。ページモードは、動作サイクルごとにＸｉアドレスとＹｉアドレスの両方のアドレスをともに異なった値として新たに設定するということをせず、できるだけＸｉアドレスを固定したアドレスシーケンスでアクセスを行うというものである。
また、ＤＲＡＭでは、Ｘｉアドレスを変更するごとにプリチャージというデータのアクセス動作からみれば余計な動作をしなければならず、これもデータアクセス効率の低下につながっているが、この余計な動作の回数もページモードを使うことによって減少させることができる。
【０００４】
また、外部からチップに与えられるＸ−Ｙアドレスと、チップ内部のメモリ素子配置に対応したこのＸｉ−Ｙｉアドレスは一致していない場合がある。もちろんＸ−ＹアドレスとＸｉ−Ｙｉアドレスは１対１で対応しており、入力されたＸ−Ｙアドレスは適切にＸｉ−Ｙｉアドレスに変換されて、特定のメモリ素子がアクセスされる。
前述したページモードにおけるページの選択は、通常、Ｘアドレスによって行われるため、Ｘアドレスはページアドレスとも呼ばれる。そして、このページアクセス動作を不都合なく実現させるために、Ｘｉアドレスは、Ｘアドレスと同じかその整数倍かに設定されている。
【０００５】
ところで、前述したようなページモードを通常に使用しただけでは、Ｘアドレス方向にはデータを効率よく高速にアクセスすることができるが、Ｙアドレス方向にはデータの高速かつ効率のよいアクセスはできない。
この不都合を解決するために、１ページ内のデータを二次元平面にリマッピングするという手法が採られることが多い。
たとえば、１ページ内に１６個のデータがあるとする。これは４ビットのＹアドレスによって１６個の中の１つのデータが選択される構成となっているはずであるが、これを４ビットのアドレスで規定される空間と見ずに、たとえば水平方向２ビット（Ｈアドレス）、垂直方向２ビット（Ｖアドレス）の空間のデータと見なす。すなわち、図１０に示すように、４×４のブロックを１つのページのデータとして記憶する。このようにすれば、４つまでのデータをＨ方向にもＶ方向にも高速に効率よくアクセスすることができる。
【０００６】
この手法では、１つの方向に連続アクセス可能な最長データ数が１６から４になってしまっており、効率の向上はないように思えるが、実際にはシステム効率が向上する場合が多い。たとえば、ＤＶＤ(Digital Video Disc)の誤り訂正ではデータブロックを横方向（ＰＩ）と縦方向（ＰＯ）に読み出し、それぞれの方向で誤り訂正の処理を施すが、この処理は並列パイプラインで行われる。そこで、縦方向と横方向でデータのメモリからのアクセス時間に大きな差があったりすると、パイプライン処理に乱れが生じ、その結果、システム効率が低下する。しかし、前述したようなリマッピングを行っておけば、横方向と縦方向のいずれの方向に対しても同じ速度で読み出しができるので、並列パイプライン処理を行っている前述したようなシステムでは、効率の向上が期待される。
【０００７】
【発明が解決しようとする課題】
ところで、前述したような方法によれば、ＸおよびＹ方向に効率よく高速にデータをアクセスすることはできたが、Ｘ−Ｙアドレス空間の対角線方向には、効率よく高速にデータをアクセスすることができない場合がある。
図１１に示すような、４×４のブロックの頂点から始まるような対角線ａであれば、ＸおよびＹ方向のデータのアクセスと同様に、１つのページアクセスに基づいて４個のデータを得ることができるが、４×４のブロックの頂点からずれたたとえば対角線ｂの場合には、１つのブロック、すなわち１回のページアクセスから得られるデータは２個しかなく、対角線ａやＸおよびＹ方向のデータのアクセスの２倍の回数のページアクセスをしなければ対角線を追跡することができない。
したがって、たとえば、ＣＤ−ＲＯＭ(Compact Disc ROM)の誤り訂正を行う場合などの、データブロックを縦方向と対角線方向（ＰＯ）に読み出し、それぞれの方向で誤り訂正を施すような処理を行う場合には、これまでのような構成のＤＲＡＭでは効率よく高速にデータをアクセスすることができなかった。
【０００８】
したがって、本発明の目的は、２次元構造を有するデータを記憶した際に、その記憶したデータの対角線方向のアクセスを高速に行える半導体記憶装置を提供することにある。
【０００９】
【課題を解決するための手段】
前記課題を課題を解決するために、メモリ空間をサブブロックの縦または横方向のデータ数分に分割し、その各分割メモリ空間ごとに元のページアドレスに対して１ページシフトしたページをアクセス可能にし、これにより、対角線上のデータをアクセスするような、規則的に１ページだけずれたデータが必要となるようなアクセスを、容易に行えるようにした。
【００１０】
本発明によれば、２次元的に配置される画像データを記憶するための半導体記憶装置であって、
各データ位置のためのxアドレスとyアドレスとを備えると共に、記憶素子が配置された所定の数のページをそれぞれ有する複数のメモリアレイと、各メモリアレイに関連して実質的にxアドレスをシフトするためのxアドレスシフタと、各xアドレスシフタに実質的にアドレスを供給するxアドレスバッファと、各メモリアレイに結合されたyアドレスデコーダと、２次元的に配置される画像データにおける対角線アドレスの入力信号を受けて各yアドレスデコーダにyアドレスを出力すると共に上記対角線アドレスの所定数の下位ビットを出力する対角線アドレスバッファと、対角線アドレスの下位ビットを受けて各xアドレスシフタにシフト信号を出力するデコーダと、を有し、
上記 x アドレスシフタは、隣接する第 1 のメモリアレイと第 2 のメモリアレイとの間に配置されており、上記シフト信号に応答して、第 1 のメモリアレイにおいて活性化されるワード線に対応する第 2 のメモリアレイのワード線、又はシフトされた第 2 のメモリアレイのワード線を活性化する、半導体記憶装置が提供される。
【００１１】
好ましくは、 1 つまたはそれ以上のメモリアレイの x アドレスを活性化されない x アドレスシフタにおいて対応するページアドレスと同等とされる隣接したページにシフトするために、各 x アドレスシフタに対するシフト信号が 1 つまたはそれ以上のアドレスシフタを活性化する。
【００１２】
また好ましくは、 2 次元データ空間における対角線のデータが 1 つのページとして効果的にアクセスされるように、 1 つまたはそれ以上の x アドレスが隣接するページのアドレスにシフトされる。
【００１４】
【発明の実施の形態】
本発明の半導体記憶装置の一実施の形態を図１〜図８を参照して説明する。
本実施の形態においては、２次元座標で各画素が特定される画像データを、たとえばＥＣＣ(Error Checking and Correcting) コードの付与などの処理に供するために、対角線方向に順に読み出すのに好適なように記録することのできるＤＲＡＭを例示する。
【００１５】
図１は、そのＤＲＡＭの本発明に係わる主要部の構成を示すブロック図である。
ＤＲＡＭ１は、Ｘアドレスバッファ１０、対角線アドレスバッファ１１、デコーダ１２、Ｘアドレスデコーダ１３、第１〜第４のアドレスシフタ１４-1〜１４-4、第１〜第４のメモリアレイ１５-1〜１５-4および第１〜第４のＹアドレスデコーダ１６-1〜１６-4を有する。
【００１６】
まず、第１〜第４のメモリアレイ１５-1〜１５-4への画像データの記録の方法について説明する。
第１〜第４のメモリアレイ１５-1〜１５-4の各々は、１つのワード線に対して４個のメモリ素子がつながっているメモリアレイであり、第１〜第４のメモリアレイ１５-1〜１５-4全体として、１のページアドレスにより１６ビットのデータがアクセスされる。
【００１７】
ＤＲＡＭ１に書き込むＸＹ二次元空間データは、図２に示すように、４×４のサブブロック（ＳＢ００，ＳＢ０１，・・・，ＳＢｎｎ）に分割され、このサブブロックの１６個のデータが同一のページのデータとして、第１〜第４のメモリアレイ１５-1〜１５-4に記録される。
具体的には、まず、ＸＹ空間上でＸ方向にならんでいる第１列目のサブブロックＳＢ００，ＳＢ０１・・・が、連続したページアドレスに順に書き込まれる。次に、第２列目以降のサブブロックＳＢ１０，ＳＢ１１，・・・が、同様に連続したページアドレスに順に書き込まれる。以下、第３列目以降についても同じである。
【００１８】
また、各サブブロックを記録する際には、図３に示すように、各サブブロックの、Ｙ方向の列の各データが同一のメモリアレイ１５-i（ｉ＝１〜４）に記録され、かつ、各サブブロック内における同じ位置にあるＹ方向の列が、同じメモリアレイ１５-iに記録されるように記録する。
すなわち、各サブブロックＳＢ００〜ＳＢｎｎのＹ方向１列目のデータが第１のメモリアレイ１５-1に、Ｙ方向２列目のデータが第２のメモリアレイ１５-2に、Ｙ方向３列目のデータが第３のメモリアレイ１５-3に、またＹ方向４列目のデータが第４のメモリアレイ１５-4に各々記録される。
【００１９】
次に、ＤＲＡＭ１の各主要部の構成について説明する。
Ｘアドレスバッファ１０は、入力されるＸアドレス（ページアドレス）を一時的に記憶しておくバッファである。
【００２０】
対角線アドレスバッファ１１は、入力される対角線アドレスを記憶しておくバッファである。
ここで、図２に示したようなＸＹ空間において、対角線Ｄ（ｍ，ｎ）はＸ＝ｍ，Ｙ＝ｎを起点とする対角線であり、対角線はいずれも左上から右下に延びるとする。簡単のために、ｎ＝０とすると、このように定義される対角線Ｄのｍが、対角線を定義するアドレスであり、対角線アドレスとして入力され、対角線アドレスバッファ１１に記憶される。なお、このｍのＬＳＢ２ビットを除く上位ビットは、サブブロックＳＢｘのｘを示し、ＬＳＢ２ビットは、サブブロックをまたがるデータの数、換言すれば、ページアドレスで指示されるサブブロックの右隣のサブブロックＳＢ（ｘ＋１）から読み出すデータの数を示す。
【００２１】
デコーダ１２は、対角線アドレスバッファ１１より入力される、ページアドレスで指示されるサブブロックの右隣のサブブロックＳＢ（ｘ＋１）から読み出すデータの数である対角線アドレスの下位２ビットをデコードし、第１〜第３のアドレスシフタ１４-1〜１４-3に入力するシフト信号ＳＦＴ００〜ＳＦＴ１０を生成する。入力される対角線アドレスの下位２ビットの信号と生成されるシフト信号の関係を表１に示す。
【００２２】
【表１】
【００２３】
すなわち、対角線アドレスの下位２ビットが００であれば、右隣のサブブロックのデータは読み出さなくてよいので、シフト信号ＳＦＴ００〜ＳＦＴ１１はいずれも発生しない。対角線アドレスの下位２ビットが０１であれば、その対角線はサブブロックの左から２列目から開始され、４番目のデータは隣のサブブロックのデータとなる。したがって、右隣のサブブロックからデータ１個を読み出すために、シフト信号ＳＦＴ００が１にされる。同様に、対角線アドレスの下位２ビットが１０および１１の時には、右隣のサブブロックのデータを２個または３個読み出すことになるので、シフト信号ＳＦＴ０１およびＳＦＴ１０を各々１にする。
【００２４】
Ｘアドレスデコーダ１３は、Ｘアドレスバッファ１０から供給されるＸアドレスをデコードし、対応するワード線を１つアクティブにする。
第１〜第４のアドレスシフタ１４-1〜１４-4は、各々第１〜第４のメモリアレイ１５-1〜１５-4においてアクティブにされるページ選択信号（ワード線）を、各アドレスシフタ１４-i（ｉ＝１〜４）に入力されるシフト信号ＳＦＴ００〜ＳＦＴ１０に基づいてシフトさせるための回路である。
【００２５】
アドレスシフタ１４-i（ｉ＝１〜４）の具体的な回路構成を図４に示す。
図４に示すように、各アドレスシフタ１４-iは、メモリアレイ１５-iのワード線に対応した信号入力および信号出力があり、入力されるシフト信号ＳＦＴ（ＳＦＴ００〜ＳＦＴ１０）が０の時には、入力される各ワード線は、そのまま対応するアドレスの出力信号に接続される。したがって、その場合、入力されたいずれかのページを選択するページ選択信号は、そのまま、当初のページを選択する信号として出力され、対応するメモリアレイ１５-iに入力される。
また、シフト信号ＳＦＴが１の時には、入力される各ワード線は、対応するアドレスの次のアドレスの出力信号と接続される。したがって、入力されたいずれかのページを選択する選択ページ選択信号は、当初のページの次のページを選択する信号にシフトされて出力される。
【００２６】
また、アドレスシフタ１４において、Ｘ方向の最も右のサブブロックに対するページ選択信号については、シフトさせることにより、その列の最も左のサブブロックをアクセスするような回路となっている。これは、対角線方向のアクセスが、画像データの右または下の終端部に達した時に好適に処理をするためであり、具体的な機能、動作については後述する。
【００２７】
また、図１に示すように、Ｘアドレスデコーダ１３の出力は、第４のアドレスシフタ１４-4、第３のアドレスシフタ１４-3、第２のアドレスシフタ１４-2、第１のアドレスシフタ１４-1の順に直列に入力される。したがって、いずれかのアドレスシフタ１４-iで選択されるワード線がシフトされると、後段のアドレスシフタ１４-(i-1)にも、選択されたワード線がシフトされた状態で信号が入力される。
また、本実施の形態においては、４×４画素で１サブブロックを構成しており、３画素以上をずらすことはないので、第４のアドレスシフタ１４-4は実際には機能する必要はない。そのため、これに対するシフト信号（ＳＦＴ１１）は接地されている。
【００２８】
第１〜第４のメモリアレイ１５-1〜１５-4は、前述したように、各々１つのワード線に対して４個のメモリ素子がつながっているメモリアレイである。各第１〜第４のメモリアレイ１５-1〜１５-4には、対応する第１〜第４のアドレスシフタ１４-1〜１４-4を介してワード線が入力される。
【００２９】
第１〜第４のＹアドレスデコーダ１６-1〜１６-4は、第１〜第４のメモリアレイ１５-1〜１５-4より読み出された１６個のデータより、所望の１のデータを選択して出力する。
【００３０】
次に、このようなＤＲＡＭ１に前述したように画像データを記録した場合の、その記録した画像データをアクセスする動作について説明する。
まず、前述したように、サブブロック単位のデータを一塊として、第１〜第４のメモリアレイ１５-1〜１５-4の同一ページ内に書き込んでいるので、ＤＲＡＭ１のページモードを使って４つまでのデータをＸ方向にもＹ方向にも高速にアクセスできることは、これまでと同様に可能である。
【００３１】
次に、この記録されている画像データを、Ｘ−Ｙ空間の対角線方向にアクセスする動作について説明する。
まず、対角線Ｄ（０，０）の各データのアクセスについて説明する。
図５に示すごとく、対角線Ｄ（０，０）上のデータの最初の４個のデータはサブブロックＳＢ００にあり、次の４個のデータはサブブロックＳＢ１１にあり、その次の４個のデータはサブブロックＳＢ２２にある。すなわち、対角線Ｄ（０，０）では、サブブロック１個の中に４個のデータがある。したがって、ページＰ００をアクセスすば最小の４個のデータが、またページＰ１１をアクセスすれば次に続く４個のデータがページバッファに読み出される。したがって、この場合は、Ｘ方向Ｙ方向へのデータアクセスの場合と同じで、特別な工夫をしなくても１回のアクセスで４個ずつ高速にアクセスできる。
対角線Ｄ（４，０）、Ｄ（８，０）など、各サブブロックの左上の頂点がスタートとなるような対角線については、対角線Ｄ（０，０）と同様に、１回のアクセスで４個ずつ高速にアクセスできる。
【００３２】
次に、対角線Ｄ（１，０）の各データのアクセスについて説明する。
対角線Ｄ（１，０）上のデータのアクセスは、図６に示すように、最初の３個のデータはサブブロックＳＢ００にあるが、次のデータはサブブロックＳＢ０１にある。したがって、最小の３個のデータはページＰ００上にあるから、第２〜第４のメモリアレイ１５-2〜１５-4をアクセスすればそれらはページバッファに読み出せる。残り１個のデータはサブブロックＳＢ０１にある。したがって、第１のメモリアレイ１５-1ではページＰ０１をアクセスしなければならない。
【００３３】
そこで、シフト信号ＳＦＴ００のみを１にする。外部からページアドレスＰ００を全てのメモリアレイに与える。シフト信号ＳＦＴ０１，ＳＦＴ１０，ＳＦＴ１１は０であるから第１のメモリアレイ１５-1を除く他の３つのメモリアレイにおいては、外部ページアドレスＰ００がそのまま各々のメモリアレイの内部ページアドレスとして受け取られ、そのページ位置にあるデータがページバッファに読み出される。シフト信号ＳＦＴ００は１であるから、第１のメモリアレイ１５-1の内部ページアドレスは１番地シフトし、ページＰ０１の位置にあるデータがページバッファに読み出される。したがって、ＤＲＡＭメモリアレイ１回のアクセスで、図６に黒丸で示すような４個のデータをＤＲＡＭのページバッファに読み出すことができる。
【００３４】
対角線Ｄ（２，０）上のデータのアクセスの場合は、図７に示すように、最初の２個のデータはサブブロックＳＢ００にあり、次の２個のデータはサブブロックＳＢ０１にある。したがって、シフト信号ＳＦＴ０１を１にすると、第１のメモリアレイ１５-1および第２のメモリアレイ１５-2のページアドレスが１番地シフトされ、所望の４個のデータが出力できる。
同様に、対角線Ｄ（３，０）上のデータは、最初の１個のデータはサブブロクＳＢ００にあり、次の３個のデータはサブブトックＳＢ０１にあるので、シフト信号ＳＦＴ１０を１にすればよい。
【００３５】
次に、対角線の終端付近のデータのアクセスについて図８を参照して説明する。
この場合、基本的には前述した方法と同じでよいが、ページアドレスを１番地だけシフトさせるのではなく、同じ列の先頭アドレスへシフトさせることになる。
図８（Ａ）に示すように、対角線Ｄ（０，０）上のデータの最後の４個のデータはサブブロックＳＢｎｎにある。したがって、ページＰｎｎをアクセスすれば、これら４個のデータはＤＲＡＭメモリアレイ１回のアクセスでページバッファに読み出すことができる。
対角線Ｄ（１，０）の場合は、図８（Ｂ）に示すように、最後の４個のデータのうち、３個はサブブロクＳＢｎｎにあるが、残り１個は、サブブロックＳＢｎ０にある。図４に示したように、アドレスシフタ１４-i（ｉ＝１〜４）では、Ｘ方向の最も右のサブブロックをアクセスするページアドレスは、シフトさせることにより、その列の最も左のサブブロックをアクセスするような回路となっている。したがって、第１のメモリアレイ１５-1では、ページＰｎｎが外部からあたえられた時にシフト信号ＳＦＴ００を１にすることによって、ページＰｎ０が選択でき、その結果、適切に終端の１個のデータを得ることができる。
同様に、図８（Ｃ）に示すような対角線Ｄ（２，０）の場合、および、図８（Ｄ）に示すような対角線Ｄ（３，０）の場合も、画像データの右端に達した対角線は、その列の左端に適切に継続され、所望のデータを得ることができる。
【００３６】
このように、本実施の形態のＤＲＡＭ１によれば、記憶された２次元データを任意の画素を出発点として対角線方向に走査する場合においても、Ｘ方向およびＹ方向への単純なアクセスと同様の速度で、画素データを読み出すことができる。その結果、対角線方向へのアクセスなどを利用する画像データに対するＥＣＣコードの付与などの処理を、高速に行うことができる。
【００３７】
なお、本発明の半導体記憶装置は、本実施例に限られるものではなく、種々の改変が可能である。
たとえば、本実施の形態においては、画像データを４×４のサブブロックに分割し、これを１つのページに記憶するようにしたが、このサブブロックのサイズは、５×５とか、８×８であってもよい。その場合には、シフト信号により独立してアドレスをシフトできるメモリアレイを、その分割数、すなわち５個あるいは８個設けるのが好適である。
【００３８】
また、本実施の形態では、入力されたＸアドレスを１つのＸアドレスデコーダ１３でデコードし、ここで生成したページ選択信号を第１〜第４のアドレスシフタ１４-1〜１４-4で各々シフトさせて、各第１〜第４のメモリアレイ１５-1〜１５-4に入力するページ選択信号を生成していた。しかし、たとえば図９に示すように、第１〜第４のメモリアレイ１５-1〜１５-4に対応させて各々独立に４個のＸアドレスデコーダ１３-1〜１３-4を具え、外部から入力されるページアドレスおよび対角線アドレスに基づいて、各Ｘアドレスデコーダ１３-i（ｉ＝１〜４）で各々ページ選択信号を直接生成するようにしてもよい。
本発明の半導体記憶装置は、外部から与えられた単一アドレスから、走査するデータに応じて２つまたはそれ以上の異なった内部アドレスを発生させ、それにより、走査方法などによらず、必ず所望なデータを所定数だけアクセスすることにあり、実際のその異なる内部アドレスの生成手段は、任意の手段で実現してよい。
【００３９】
また、本実施の形態においては、Ｘ方向に並んでいるサブブロックを順次連続したページに書き込んでいくとしたが、Ｙ方向に一列に並んでいるサブブロックを連続したページに書き込んでいってもよい。
また、本実施の形態のＤＲＡＭ１においては、第１〜第４のメモリアレイ１５-1〜１５-4に対応して第１〜第４のアドレスシフタ１４-1〜１４-4が設けられているが、前述したように４列をシフトさせることはないので、第４のアドレスシフタ１４-4は実際には必要としない。したがって、これを削除したような構成であってもなんら差し支えない。
【００４０】
また、本実施の形態においては、１つのデータは１ビットのデータであるものとして説明をしたが、本実施の形態でいう１つのデータ自体が、たとえば４ビットや８ビットのデータであってもよい。通常の多値画像データを記憶する場合などには、そのような構成が好適である。また、１ビット構成のＤＲＡＭを複数個並べてそのような多値画像データを記憶するようにした場合も、本発明の範囲内であることは明らかである。
また、本実施の形態では、全ての回路を同一のチップに搭載したものとして説明したが、複数のチップを用いて、このようなアドレスのリマッピングを実現させる回路を構成してもよい。
さらに、本実施の形態の回路を２つ具え、パイプライン方式でかわるがわる動作させれば、間断なくデータをアクセスでき好適である。そのような構成にしてもよい。
【００４１】
【発明の効果】
以上説明したように、本発明の半導体記憶装置によれば、Ｘ方向、Ｙ方向の、そして対角線の方向に、データを高速に効率よくアクセスすることができる。その結果、たとえば画像データに対してＥＣＣコードを付与するための処理などに用いて好適な半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態のＤＲＡＭの主要部の構成を示すブロック図である。
【図２】図１に示したＤＲＡＭに画像データの記憶する際に、同一ページとして記憶するサブブロックを説明するための図である。
【図３】図２に示したサブブロックのデータを、図１に示したＤＲＡＭの第１〜第４のメモリアレイに記憶する記憶方法を説明するための図である。
【図４】図１に示したＤＲＡＭのアドレスシフタの回路図である。
【図５】図１に示したＤＲＡＭにおいて、対角線の走査を説明するための第１の図である。
【図６】図１に示したＤＲＡＭにおいて、対角線の走査を説明するための第２の図である。
【図７】図１に示したＤＲＡＭにおいて、対角線の走査を説明するための第３の図である。
【図８】図１に示したＤＲＡＭにおいて、対角線の終端付近の走査を説明するための図である。
【図９】図１に示した本発明の一実施の形態の変形例を示す図である。
【図１０】従来の半導体記憶装置における画像データの記憶方法を説明するための図である。
【図１１】従来の半導体記憶装置において記憶した画像データを対角線方向に読み出す状態を示す図である。
【符号の説明】
１…ＤＲＡＭ
１０…Ｘアドレスバッファ
１１…対角線アドレスバッファ
１２…デコーダ
１３…Ｘアドレスデコーダ
１４…アドレスシフタ
１５…メモリアレイ
１６…Ｙアドレスデコーダ
【発明の属する技術分野】
本発明は、たとえば画像データなどの２次元構造を有するデータを記憶した際に、その記憶したデータの対角線方向のデータを高速にアクセスできる半導体記憶装置に関する。
【０００２】
【従来の技術】
通常用いられている半導体記憶装置の、データのアクセス方法について説明する。
ＤＲＡＭ(Dynamic Random Access Memory)などの半導体記憶装置においては、通常、チップ内部ではメモリ素子をシリコン平面上に二次元的に配列してある。その二次元配列を示す座標の一方をＸｉアドレス、他方をＹｉアドレスとすると、まず、Ｘｉアドレスによって特定のワード線が選択される。その結果、そのワード線につながっている全てのメモリ素子は、それらメモリ素子と同数のセンスアンプによって同時にアクセスされる。そして、Ｙｉアドレスによって、そのアクセスされたデータの中から所望のデータのみが選択され、出力される。
【０００３】
このＸｉアドレスに対応したワード線の選択から、メモリ素子のデータのセンスアンプへの出力に至る一連の動作に要する時間は、次に続くＹｉアドレスに対応した所望のデータの選択に要する時間の３倍、あるいはそれ以上と非常に長い。
そこで、ＤＲＡＭでは、データアクセス効率を上げるために、短時間で動作が完了する、すなわちサイクルタイムの短い、Ｙｉアドレス選択モード（ページモード）を使用可能にしている場合が多い。ページモードは、動作サイクルごとにＸｉアドレスとＹｉアドレスの両方のアドレスをともに異なった値として新たに設定するということをせず、できるだけＸｉアドレスを固定したアドレスシーケンスでアクセスを行うというものである。
また、ＤＲＡＭでは、Ｘｉアドレスを変更するごとにプリチャージというデータのアクセス動作からみれば余計な動作をしなければならず、これもデータアクセス効率の低下につながっているが、この余計な動作の回数もページモードを使うことによって減少させることができる。
【０００４】
また、外部からチップに与えられるＸ−Ｙアドレスと、チップ内部のメモリ素子配置に対応したこのＸｉ−Ｙｉアドレスは一致していない場合がある。もちろんＸ−ＹアドレスとＸｉ−Ｙｉアドレスは１対１で対応しており、入力されたＸ−Ｙアドレスは適切にＸｉ−Ｙｉアドレスに変換されて、特定のメモリ素子がアクセスされる。
前述したページモードにおけるページの選択は、通常、Ｘアドレスによって行われるため、Ｘアドレスはページアドレスとも呼ばれる。そして、このページアクセス動作を不都合なく実現させるために、Ｘｉアドレスは、Ｘアドレスと同じかその整数倍かに設定されている。
【０００５】
ところで、前述したようなページモードを通常に使用しただけでは、Ｘアドレス方向にはデータを効率よく高速にアクセスすることができるが、Ｙアドレス方向にはデータの高速かつ効率のよいアクセスはできない。
この不都合を解決するために、１ページ内のデータを二次元平面にリマッピングするという手法が採られることが多い。
たとえば、１ページ内に１６個のデータがあるとする。これは４ビットのＹアドレスによって１６個の中の１つのデータが選択される構成となっているはずであるが、これを４ビットのアドレスで規定される空間と見ずに、たとえば水平方向２ビット（Ｈアドレス）、垂直方向２ビット（Ｖアドレス）の空間のデータと見なす。すなわち、図１０に示すように、４×４のブロックを１つのページのデータとして記憶する。このようにすれば、４つまでのデータをＨ方向にもＶ方向にも高速に効率よくアクセスすることができる。
【０００６】
この手法では、１つの方向に連続アクセス可能な最長データ数が１６から４になってしまっており、効率の向上はないように思えるが、実際にはシステム効率が向上する場合が多い。たとえば、ＤＶＤ(Digital Video Disc)の誤り訂正ではデータブロックを横方向（ＰＩ）と縦方向（ＰＯ）に読み出し、それぞれの方向で誤り訂正の処理を施すが、この処理は並列パイプラインで行われる。そこで、縦方向と横方向でデータのメモリからのアクセス時間に大きな差があったりすると、パイプライン処理に乱れが生じ、その結果、システム効率が低下する。しかし、前述したようなリマッピングを行っておけば、横方向と縦方向のいずれの方向に対しても同じ速度で読み出しができるので、並列パイプライン処理を行っている前述したようなシステムでは、効率の向上が期待される。
【０００７】
【発明が解決しようとする課題】
ところで、前述したような方法によれば、ＸおよびＹ方向に効率よく高速にデータをアクセスすることはできたが、Ｘ−Ｙアドレス空間の対角線方向には、効率よく高速にデータをアクセスすることができない場合がある。
図１１に示すような、４×４のブロックの頂点から始まるような対角線ａであれば、ＸおよびＹ方向のデータのアクセスと同様に、１つのページアクセスに基づいて４個のデータを得ることができるが、４×４のブロックの頂点からずれたたとえば対角線ｂの場合には、１つのブロック、すなわち１回のページアクセスから得られるデータは２個しかなく、対角線ａやＸおよびＹ方向のデータのアクセスの２倍の回数のページアクセスをしなければ対角線を追跡することができない。
したがって、たとえば、ＣＤ−ＲＯＭ(Compact Disc ROM)の誤り訂正を行う場合などの、データブロックを縦方向と対角線方向（ＰＯ）に読み出し、それぞれの方向で誤り訂正を施すような処理を行う場合には、これまでのような構成のＤＲＡＭでは効率よく高速にデータをアクセスすることができなかった。
【０００８】
したがって、本発明の目的は、２次元構造を有するデータを記憶した際に、その記憶したデータの対角線方向のアクセスを高速に行える半導体記憶装置を提供することにある。
【０００９】
【課題を解決するための手段】
前記課題を課題を解決するために、メモリ空間をサブブロックの縦または横方向のデータ数分に分割し、その各分割メモリ空間ごとに元のページアドレスに対して１ページシフトしたページをアクセス可能にし、これにより、対角線上のデータをアクセスするような、規則的に１ページだけずれたデータが必要となるようなアクセスを、容易に行えるようにした。
【００１０】
本発明によれば、２次元的に配置される画像データを記憶するための半導体記憶装置であって、
各データ位置のためのxアドレスとyアドレスとを備えると共に、記憶素子が配置された所定の数のページをそれぞれ有する複数のメモリアレイと、各メモリアレイに関連して実質的にxアドレスをシフトするためのxアドレスシフタと、各xアドレスシフタに実質的にアドレスを供給するxアドレスバッファと、各メモリアレイに結合されたyアドレスデコーダと、２次元的に配置される画像データにおける対角線アドレスの入力信号を受けて各yアドレスデコーダにyアドレスを出力すると共に上記対角線アドレスの所定数の下位ビットを出力する対角線アドレスバッファと、対角線アドレスの下位ビットを受けて各xアドレスシフタにシフト信号を出力するデコーダと、を有し、
上記 x アドレスシフタは、隣接する第 1 のメモリアレイと第 2 のメモリアレイとの間に配置されており、上記シフト信号に応答して、第 1 のメモリアレイにおいて活性化されるワード線に対応する第 2 のメモリアレイのワード線、又はシフトされた第 2 のメモリアレイのワード線を活性化する、半導体記憶装置が提供される。
【００１１】
好ましくは、 1 つまたはそれ以上のメモリアレイの x アドレスを活性化されない x アドレスシフタにおいて対応するページアドレスと同等とされる隣接したページにシフトするために、各 x アドレスシフタに対するシフト信号が 1 つまたはそれ以上のアドレスシフタを活性化する。
【００１２】
また好ましくは、 2 次元データ空間における対角線のデータが 1 つのページとして効果的にアクセスされるように、 1 つまたはそれ以上の x アドレスが隣接するページのアドレスにシフトされる。
【００１４】
【発明の実施の形態】
本発明の半導体記憶装置の一実施の形態を図１〜図８を参照して説明する。
本実施の形態においては、２次元座標で各画素が特定される画像データを、たとえばＥＣＣ(Error Checking and Correcting) コードの付与などの処理に供するために、対角線方向に順に読み出すのに好適なように記録することのできるＤＲＡＭを例示する。
【００１５】
図１は、そのＤＲＡＭの本発明に係わる主要部の構成を示すブロック図である。
ＤＲＡＭ１は、Ｘアドレスバッファ１０、対角線アドレスバッファ１１、デコーダ１２、Ｘアドレスデコーダ１３、第１〜第４のアドレスシフタ１４-1〜１４-4、第１〜第４のメモリアレイ１５-1〜１５-4および第１〜第４のＹアドレスデコーダ１６-1〜１６-4を有する。
【００１６】
まず、第１〜第４のメモリアレイ１５-1〜１５-4への画像データの記録の方法について説明する。
第１〜第４のメモリアレイ１５-1〜１５-4の各々は、１つのワード線に対して４個のメモリ素子がつながっているメモリアレイであり、第１〜第４のメモリアレイ１５-1〜１５-4全体として、１のページアドレスにより１６ビットのデータがアクセスされる。
【００１７】
ＤＲＡＭ１に書き込むＸＹ二次元空間データは、図２に示すように、４×４のサブブロック（ＳＢ００，ＳＢ０１，・・・，ＳＢｎｎ）に分割され、このサブブロックの１６個のデータが同一のページのデータとして、第１〜第４のメモリアレイ１５-1〜１５-4に記録される。
具体的には、まず、ＸＹ空間上でＸ方向にならんでいる第１列目のサブブロックＳＢ００，ＳＢ０１・・・が、連続したページアドレスに順に書き込まれる。次に、第２列目以降のサブブロックＳＢ１０，ＳＢ１１，・・・が、同様に連続したページアドレスに順に書き込まれる。以下、第３列目以降についても同じである。
【００１８】
また、各サブブロックを記録する際には、図３に示すように、各サブブロックの、Ｙ方向の列の各データが同一のメモリアレイ１５-i（ｉ＝１〜４）に記録され、かつ、各サブブロック内における同じ位置にあるＹ方向の列が、同じメモリアレイ１５-iに記録されるように記録する。
すなわち、各サブブロックＳＢ００〜ＳＢｎｎのＹ方向１列目のデータが第１のメモリアレイ１５-1に、Ｙ方向２列目のデータが第２のメモリアレイ１５-2に、Ｙ方向３列目のデータが第３のメモリアレイ１５-3に、またＹ方向４列目のデータが第４のメモリアレイ１５-4に各々記録される。
【００１９】
次に、ＤＲＡＭ１の各主要部の構成について説明する。
Ｘアドレスバッファ１０は、入力されるＸアドレス（ページアドレス）を一時的に記憶しておくバッファである。
【００２０】
対角線アドレスバッファ１１は、入力される対角線アドレスを記憶しておくバッファである。
ここで、図２に示したようなＸＹ空間において、対角線Ｄ（ｍ，ｎ）はＸ＝ｍ，Ｙ＝ｎを起点とする対角線であり、対角線はいずれも左上から右下に延びるとする。簡単のために、ｎ＝０とすると、このように定義される対角線Ｄのｍが、対角線を定義するアドレスであり、対角線アドレスとして入力され、対角線アドレスバッファ１１に記憶される。なお、このｍのＬＳＢ２ビットを除く上位ビットは、サブブロックＳＢｘのｘを示し、ＬＳＢ２ビットは、サブブロックをまたがるデータの数、換言すれば、ページアドレスで指示されるサブブロックの右隣のサブブロックＳＢ（ｘ＋１）から読み出すデータの数を示す。
【００２１】
デコーダ１２は、対角線アドレスバッファ１１より入力される、ページアドレスで指示されるサブブロックの右隣のサブブロックＳＢ（ｘ＋１）から読み出すデータの数である対角線アドレスの下位２ビットをデコードし、第１〜第３のアドレスシフタ１４-1〜１４-3に入力するシフト信号ＳＦＴ００〜ＳＦＴ１０を生成する。入力される対角線アドレスの下位２ビットの信号と生成されるシフト信号の関係を表１に示す。
【００２２】
【表１】
すなわち、対角線アドレスの下位２ビットが００であれば、右隣のサブブロックのデータは読み出さなくてよいので、シフト信号ＳＦＴ００〜ＳＦＴ１１はいずれも発生しない。対角線アドレスの下位２ビットが０１であれば、その対角線はサブブロックの左から２列目から開始され、４番目のデータは隣のサブブロックのデータとなる。したがって、右隣のサブブロックからデータ１個を読み出すために、シフト信号ＳＦＴ００が１にされる。同様に、対角線アドレスの下位２ビットが１０および１１の時には、右隣のサブブロックのデータを２個または３個読み出すことになるので、シフト信号ＳＦＴ０１およびＳＦＴ１０を各々１にする。
【００２４】
Ｘアドレスデコーダ１３は、Ｘアドレスバッファ１０から供給されるＸアドレスをデコードし、対応するワード線を１つアクティブにする。
第１〜第４のアドレスシフタ１４-1〜１４-4は、各々第１〜第４のメモリアレイ１５-1〜１５-4においてアクティブにされるページ選択信号（ワード線）を、各アドレスシフタ１４-i（ｉ＝１〜４）に入力されるシフト信号ＳＦＴ００〜ＳＦＴ１０に基づいてシフトさせるための回路である。
【００２５】
アドレスシフタ１４-i（ｉ＝１〜４）の具体的な回路構成を図４に示す。
図４に示すように、各アドレスシフタ１４-iは、メモリアレイ１５-iのワード線に対応した信号入力および信号出力があり、入力されるシフト信号ＳＦＴ（ＳＦＴ００〜ＳＦＴ１０）が０の時には、入力される各ワード線は、そのまま対応するアドレスの出力信号に接続される。したがって、その場合、入力されたいずれかのページを選択するページ選択信号は、そのまま、当初のページを選択する信号として出力され、対応するメモリアレイ１５-iに入力される。
また、シフト信号ＳＦＴが１の時には、入力される各ワード線は、対応するアドレスの次のアドレスの出力信号と接続される。したがって、入力されたいずれかのページを選択する選択ページ選択信号は、当初のページの次のページを選択する信号にシフトされて出力される。
【００２６】
また、アドレスシフタ１４において、Ｘ方向の最も右のサブブロックに対するページ選択信号については、シフトさせることにより、その列の最も左のサブブロックをアクセスするような回路となっている。これは、対角線方向のアクセスが、画像データの右または下の終端部に達した時に好適に処理をするためであり、具体的な機能、動作については後述する。
【００２７】
また、図１に示すように、Ｘアドレスデコーダ１３の出力は、第４のアドレスシフタ１４-4、第３のアドレスシフタ１４-3、第２のアドレスシフタ１４-2、第１のアドレスシフタ１４-1の順に直列に入力される。したがって、いずれかのアドレスシフタ１４-iで選択されるワード線がシフトされると、後段のアドレスシフタ１４-(i-1)にも、選択されたワード線がシフトされた状態で信号が入力される。
また、本実施の形態においては、４×４画素で１サブブロックを構成しており、３画素以上をずらすことはないので、第４のアドレスシフタ１４-4は実際には機能する必要はない。そのため、これに対するシフト信号（ＳＦＴ１１）は接地されている。
【００２８】
第１〜第４のメモリアレイ１５-1〜１５-4は、前述したように、各々１つのワード線に対して４個のメモリ素子がつながっているメモリアレイである。各第１〜第４のメモリアレイ１５-1〜１５-4には、対応する第１〜第４のアドレスシフタ１４-1〜１４-4を介してワード線が入力される。
【００２９】
第１〜第４のＹアドレスデコーダ１６-1〜１６-4は、第１〜第４のメモリアレイ１５-1〜１５-4より読み出された１６個のデータより、所望の１のデータを選択して出力する。
【００３０】
次に、このようなＤＲＡＭ１に前述したように画像データを記録した場合の、その記録した画像データをアクセスする動作について説明する。
まず、前述したように、サブブロック単位のデータを一塊として、第１〜第４のメモリアレイ１５-1〜１５-4の同一ページ内に書き込んでいるので、ＤＲＡＭ１のページモードを使って４つまでのデータをＸ方向にもＹ方向にも高速にアクセスできることは、これまでと同様に可能である。
【００３１】
次に、この記録されている画像データを、Ｘ−Ｙ空間の対角線方向にアクセスする動作について説明する。
まず、対角線Ｄ（０，０）の各データのアクセスについて説明する。
図５に示すごとく、対角線Ｄ（０，０）上のデータの最初の４個のデータはサブブロックＳＢ００にあり、次の４個のデータはサブブロックＳＢ１１にあり、その次の４個のデータはサブブロックＳＢ２２にある。すなわち、対角線Ｄ（０，０）では、サブブロック１個の中に４個のデータがある。したがって、ページＰ００をアクセスすば最小の４個のデータが、またページＰ１１をアクセスすれば次に続く４個のデータがページバッファに読み出される。したがって、この場合は、Ｘ方向Ｙ方向へのデータアクセスの場合と同じで、特別な工夫をしなくても１回のアクセスで４個ずつ高速にアクセスできる。
対角線Ｄ（４，０）、Ｄ（８，０）など、各サブブロックの左上の頂点がスタートとなるような対角線については、対角線Ｄ（０，０）と同様に、１回のアクセスで４個ずつ高速にアクセスできる。
【００３２】
次に、対角線Ｄ（１，０）の各データのアクセスについて説明する。
対角線Ｄ（１，０）上のデータのアクセスは、図６に示すように、最初の３個のデータはサブブロックＳＢ００にあるが、次のデータはサブブロックＳＢ０１にある。したがって、最小の３個のデータはページＰ００上にあるから、第２〜第４のメモリアレイ１５-2〜１５-4をアクセスすればそれらはページバッファに読み出せる。残り１個のデータはサブブロックＳＢ０１にある。したがって、第１のメモリアレイ１５-1ではページＰ０１をアクセスしなければならない。
【００３３】
そこで、シフト信号ＳＦＴ００のみを１にする。外部からページアドレスＰ００を全てのメモリアレイに与える。シフト信号ＳＦＴ０１，ＳＦＴ１０，ＳＦＴ１１は０であるから第１のメモリアレイ１５-1を除く他の３つのメモリアレイにおいては、外部ページアドレスＰ００がそのまま各々のメモリアレイの内部ページアドレスとして受け取られ、そのページ位置にあるデータがページバッファに読み出される。シフト信号ＳＦＴ００は１であるから、第１のメモリアレイ１５-1の内部ページアドレスは１番地シフトし、ページＰ０１の位置にあるデータがページバッファに読み出される。したがって、ＤＲＡＭメモリアレイ１回のアクセスで、図６に黒丸で示すような４個のデータをＤＲＡＭのページバッファに読み出すことができる。
【００３４】
対角線Ｄ（２，０）上のデータのアクセスの場合は、図７に示すように、最初の２個のデータはサブブロックＳＢ００にあり、次の２個のデータはサブブロックＳＢ０１にある。したがって、シフト信号ＳＦＴ０１を１にすると、第１のメモリアレイ１５-1および第２のメモリアレイ１５-2のページアドレスが１番地シフトされ、所望の４個のデータが出力できる。
同様に、対角線Ｄ（３，０）上のデータは、最初の１個のデータはサブブロクＳＢ００にあり、次の３個のデータはサブブトックＳＢ０１にあるので、シフト信号ＳＦＴ１０を１にすればよい。
【００３５】
次に、対角線の終端付近のデータのアクセスについて図８を参照して説明する。
この場合、基本的には前述した方法と同じでよいが、ページアドレスを１番地だけシフトさせるのではなく、同じ列の先頭アドレスへシフトさせることになる。
図８（Ａ）に示すように、対角線Ｄ（０，０）上のデータの最後の４個のデータはサブブロックＳＢｎｎにある。したがって、ページＰｎｎをアクセスすれば、これら４個のデータはＤＲＡＭメモリアレイ１回のアクセスでページバッファに読み出すことができる。
対角線Ｄ（１，０）の場合は、図８（Ｂ）に示すように、最後の４個のデータのうち、３個はサブブロクＳＢｎｎにあるが、残り１個は、サブブロックＳＢｎ０にある。図４に示したように、アドレスシフタ１４-i（ｉ＝１〜４）では、Ｘ方向の最も右のサブブロックをアクセスするページアドレスは、シフトさせることにより、その列の最も左のサブブロックをアクセスするような回路となっている。したがって、第１のメモリアレイ１５-1では、ページＰｎｎが外部からあたえられた時にシフト信号ＳＦＴ００を１にすることによって、ページＰｎ０が選択でき、その結果、適切に終端の１個のデータを得ることができる。
同様に、図８（Ｃ）に示すような対角線Ｄ（２，０）の場合、および、図８（Ｄ）に示すような対角線Ｄ（３，０）の場合も、画像データの右端に達した対角線は、その列の左端に適切に継続され、所望のデータを得ることができる。
【００３６】
このように、本実施の形態のＤＲＡＭ１によれば、記憶された２次元データを任意の画素を出発点として対角線方向に走査する場合においても、Ｘ方向およびＹ方向への単純なアクセスと同様の速度で、画素データを読み出すことができる。その結果、対角線方向へのアクセスなどを利用する画像データに対するＥＣＣコードの付与などの処理を、高速に行うことができる。
【００３７】
なお、本発明の半導体記憶装置は、本実施例に限られるものではなく、種々の改変が可能である。
たとえば、本実施の形態においては、画像データを４×４のサブブロックに分割し、これを１つのページに記憶するようにしたが、このサブブロックのサイズは、５×５とか、８×８であってもよい。その場合には、シフト信号により独立してアドレスをシフトできるメモリアレイを、その分割数、すなわち５個あるいは８個設けるのが好適である。
【００３８】
また、本実施の形態では、入力されたＸアドレスを１つのＸアドレスデコーダ１３でデコードし、ここで生成したページ選択信号を第１〜第４のアドレスシフタ１４-1〜１４-4で各々シフトさせて、各第１〜第４のメモリアレイ１５-1〜１５-4に入力するページ選択信号を生成していた。しかし、たとえば図９に示すように、第１〜第４のメモリアレイ１５-1〜１５-4に対応させて各々独立に４個のＸアドレスデコーダ１３-1〜１３-4を具え、外部から入力されるページアドレスおよび対角線アドレスに基づいて、各Ｘアドレスデコーダ１３-i（ｉ＝１〜４）で各々ページ選択信号を直接生成するようにしてもよい。
本発明の半導体記憶装置は、外部から与えられた単一アドレスから、走査するデータに応じて２つまたはそれ以上の異なった内部アドレスを発生させ、それにより、走査方法などによらず、必ず所望なデータを所定数だけアクセスすることにあり、実際のその異なる内部アドレスの生成手段は、任意の手段で実現してよい。
【００３９】
また、本実施の形態においては、Ｘ方向に並んでいるサブブロックを順次連続したページに書き込んでいくとしたが、Ｙ方向に一列に並んでいるサブブロックを連続したページに書き込んでいってもよい。
また、本実施の形態のＤＲＡＭ１においては、第１〜第４のメモリアレイ１５-1〜１５-4に対応して第１〜第４のアドレスシフタ１４-1〜１４-4が設けられているが、前述したように４列をシフトさせることはないので、第４のアドレスシフタ１４-4は実際には必要としない。したがって、これを削除したような構成であってもなんら差し支えない。
【００４０】
また、本実施の形態においては、１つのデータは１ビットのデータであるものとして説明をしたが、本実施の形態でいう１つのデータ自体が、たとえば４ビットや８ビットのデータであってもよい。通常の多値画像データを記憶する場合などには、そのような構成が好適である。また、１ビット構成のＤＲＡＭを複数個並べてそのような多値画像データを記憶するようにした場合も、本発明の範囲内であることは明らかである。
また、本実施の形態では、全ての回路を同一のチップに搭載したものとして説明したが、複数のチップを用いて、このようなアドレスのリマッピングを実現させる回路を構成してもよい。
さらに、本実施の形態の回路を２つ具え、パイプライン方式でかわるがわる動作させれば、間断なくデータをアクセスでき好適である。そのような構成にしてもよい。
【００４１】
【発明の効果】
以上説明したように、本発明の半導体記憶装置によれば、Ｘ方向、Ｙ方向の、そして対角線の方向に、データを高速に効率よくアクセスすることができる。その結果、たとえば画像データに対してＥＣＣコードを付与するための処理などに用いて好適な半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態のＤＲＡＭの主要部の構成を示すブロック図である。
【図２】図１に示したＤＲＡＭに画像データの記憶する際に、同一ページとして記憶するサブブロックを説明するための図である。
【図３】図２に示したサブブロックのデータを、図１に示したＤＲＡＭの第１〜第４のメモリアレイに記憶する記憶方法を説明するための図である。
【図４】図１に示したＤＲＡＭのアドレスシフタの回路図である。
【図５】図１に示したＤＲＡＭにおいて、対角線の走査を説明するための第１の図である。
【図６】図１に示したＤＲＡＭにおいて、対角線の走査を説明するための第２の図である。
【図７】図１に示したＤＲＡＭにおいて、対角線の走査を説明するための第３の図である。
【図８】図１に示したＤＲＡＭにおいて、対角線の終端付近の走査を説明するための図である。
【図９】図１に示した本発明の一実施の形態の変形例を示す図である。
【図１０】従来の半導体記憶装置における画像データの記憶方法を説明するための図である。
【図１１】従来の半導体記憶装置において記憶した画像データを対角線方向に読み出す状態を示す図である。
【符号の説明】
１…ＤＲＡＭ
１０…Ｘアドレスバッファ
１１…対角線アドレスバッファ
１２…デコーダ
１３…Ｘアドレスデコーダ
１４…アドレスシフタ
１５…メモリアレイ
１６…Ｙアドレスデコーダ
Claims (3)
- ２次元的に配置される画像データを記憶するための半導体記憶装置であって、
各データ位置のためのxアドレスとyアドレスとを備えると共に、記憶素子が配置された所定の数のページをそれぞれ有する複数のメモリアレイと、
各メモリアレイに関連して実質的にxアドレスをシフトするためのxアドレスシフタと、
各xアドレスシフタに実質的にアドレスを供給するxアドレスバッファと、
各メモリアレイに結合されたyアドレスデコーダと、
2次元的に配置される画像データにおける対角線アドレスの入力信号を受けて各yアドレスデコーダにyアドレスを出力すると共に上記対角線アドレスの所定数の下位ビットを出力する対角線アドレスバッファと、
対角線アドレスの下位ビットを受けて各xアドレスシフタにシフト信号を出力するデコーダと、
を有し、
上記 x アドレスシフタは、隣接する第 1 のメモリアレイと第 2 のメモリアレイとの間に配置されており、上記シフト信号に応答して、第 1 のメモリアレイにおいて活性化されるワード線に対応する第 2 のメモリアレイのワード線、又はシフトされた第 2 のメモリアレイのワード線を活性化する、
半導体記憶装置。 - １つまたはそれ以上のメモリアレイのxアドレスを活性化されないxアドレスシフタにおいて対応するページアドレスと同等とされる隣接したページにシフトするために、各xアドレスシフタに対するシフト信号が1つまたはそれ以上のアドレスシフタを活性化する請求項1に記載の半導体記憶装置。
- ２次元データ空間における対角線のデータが1つのページとして効果的にアクセスされるように、1つまたはそれ以上のxアドレスが隣接するページのアドレスにシフトされる請求項1又は2に記載の半導体記憶装置。
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