JPH02246100A - 集積マトリックスメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の背景〕 本発明は、ｐ個の標準ブロックの列を具える集積マトリ
ックスメモリであって、各標準ブロックは第１の一定数
ｉ個の標準サブブロックを具え、各サブブロックは第２
の一定薮ｎ個の記憶列を具え、任意のブロック内の各サ
ブブロックは列セレクタを経て、当該ブロック内のそれ
ぞれのサブブロックに排他的に割り当てられ且つ他のブ
ロック内の同一ランクの他のサブブロックに対しても作
用するサブバスに接続すると共に、それぞれのサブバス
と外部データ端子との間にパスセレクタを設けて成る集
積マトリックスメモリに関するものである。

このマトリックスメモリがアドレスされると、通常単一
の標準ブロックが駆動され、他のブロックが減勢される
。この結果、メモリの一部分のみがエネルギーを消費し
、残部はエネルギーを消費しない。駆動された標準ブロ
ック内では１つの標準サブブロックのみがアドレスされ
、このサブブロックには行アドレスも供給される。この
とき各記憶列内の１ビット位置がアドレスされる。列セ
レクタはサブブロック内の列の１サブセツトのみを選択
して関連するサブバスに接続する。これがため、全ての
サブバスが相まって１つのメモリ位置をアドレスし、そ
の容量はメモリの設計容量に依存する。最後に、１つの
サブバス及び従って１つのビット位置のみを選択するパ
スセレクタを設ける。以上のことは読み取り動作にも書
き込み動作にもあてはまる。

〔発明の概要〕

本発明の目的は、不良ブロックのマツピングに関する自
由度を代用冗長サブブロックで高めるようにする冗長サ
ブブロックを設け、読み取り動作中の各サブブロックの
選択を出力側にて行なって、エラーアドレスの検出に比
較的多量の時間を利用できるようにし、冗長量を冗長サ
ブブロックの数を決めることによって選択可能として、
冗長性により修理できるようにした上述した種類のメモ
リを提供することにある。

本発明は冒頭にて述べた種類の集積マトリックスメモリ
において、第３の数ｊ個の冗長サブブロックを具える冗
長ブロックも設け、これらの冗長サブブロックの各々が
ｎ個の記憶列を具え、前記冗長サブブロックの各々を前
記列セサクタとは別の列セレクタを介してそれぞれのサ
ブバスに接続し、不良の標準サブブロックに関連するエ
ラーアドレスを検出すると共にそれぞれに応答して前記
冗長ブロックを作動させ、且つ該冗長ブロックにおける
前記冗長サブブロックに接続されたサブバスを選択的に
作動させることによって、前もって知らされる当該冗長
サブブロックも作動させるエラーアドレス検出器を設け
たことを特徴とする。

上記本発明によれば、読み取り中に遅延が殆ど、又は全
く起こらなくなる。その理由は正規の標準ブロックのア
ドレス指定及び冗長サブブロックのアドレス指定が並列
的に行われるからである。本発明は書き込み動作をさせ
る場合にも好適である。

その理由の１つは、書き込み動作の場合には通常負のセ
ットアツプ時間を組み込むためにデータを通常遅延させ
るからであり、他の理由は標準サブブロック／冗長サブ
ブロックのレベル選択を十分迅速に行うことができ、従
ってサブバスの選択も十分迅速に行うことができるから
である。

本発明の好適な例では、プレデコーダとメインデコーダ
とに分けられるブロックデコーダを設け、前記エラーア
ドレス検出器にプレデコーダの出力信号を供給すると共
に第１バス選択信号も供給して、前記エラーアドレスの
検出時に、第２バス選択信号を該検出時に優勢な第１サ
ブバス選択信号の代わりとして作動させるようにする。

このようにすれば、エラーアドレスはデコーディングに
より予定したブロックの指定と並列に検出される。この
予定ブロックがエラーを含むものである場合には冗長サ
ブブロックが作動するようになるが、並列動作のために
、作動速度はエラーアドレスの検出如何には殆ど無関係
である。

本発明は各マトリックスメモリが別々に調整可能なエラ
ーアドレス検出器を具えている第２列のマトリックスメ
モリを具えている集積回路にも関するものである。本発
明によればメモリの融通性が非常に高くなる。

〔実施例〕

図面につき本発明の詳細な説明する。

第１図は本発明を適用し得るメモリのブロック′図を示
すものであるが、これは本発明の構成を示すものではな
い。１００は集積回路内に実現されたメモリの輪郭を示
す。メモリ１００は４個の同一のマトリックス１０２．
−−−−１０８から成る。破線はマトリックス１０６が
拡大されて詳細に示されていることを表している。この
拡大図から明らかなように、マトリックスｌ口６は１６
個のブロックから成り、これらブロックのうちブロック
１１０のみに番号をつけである。別の破線はブロック１
１０が拡大されて詳細に示されていることを表している
。この拡大図から明らかなように、ブロック１１０は４
個のサブブロックから成り、各サブブロックは８個のビ
ットセル列から成る。各列は１２８個のビットセルを含
む。従って、このメモリの総容量は４Ｘ１６Ｘ３２Ｘ１
２８　＝２５６　Ｋビットになる。しかし、本発明は斯
かる容量に限定されるものではない。第１図にはメモリ
をアクセスするための機構だけではなく、冗長記憶容量
部及びそれに関連する選択部の機構も図示してない。

第２図は第１図のマ）　ＩＪフックスモリの一部分の詳
細ブロック図であり、選択及び冗長ブロックも示しであ
る。上述したマトリックスの１つのみ、例えばマ）　Ｉ
Ｊフックス０６の一部分のみを示しである。予定の記憶
容量はｐ個の標準ブロック２０．２２の列により達成さ
れる。本例ではｎ＝１６であるが、２個のブロックのみ
を図示しである。ｌ標準ブロック当りの記憶容量はｌ標
準ブロック当りの標準サブブロック２６．２８．−−−
−４０の数１　（第１の数という）により達成される。

本例ではｉ＝４であるが、この数はこれより小さく　（
例えば２）又は大きく　（例えば８）することができる
。１標準サブブロック当りの記憶容量は図の左から右へ
延在する記憶列の数ｎ（第２の数という）により実現さ
れる。本例ではｎ＝８（従って１標準ブロック当り３２
列）であるが、もっと大きく又は小さくすることもでき
る。本例メモリにはｊ個の冗長サブブロック４２．４４
を具える１つの冗長ブロック２４も設ける。本例ではｊ
＝２であるが、他の数にすることもできる。ｉ＝４の場
合にはｊは１．　２．　３゜４の全ての値にすることが
できる。ｉ＝２の場合にはｊは１，２にすることができ
、他の値の１に対しても同様である。標準サブブロック
は冗長サブブロックと同一に構成され、即ちこれらは同
一の行及び列を具える。

標準サブブロック及び冗長サブブロックの各々は列セレ
クタ４６．−−一−６４も具える。各列セレクタはサブ
バス６６、−−−−７２に接続する。各標準ブロック内
及び冗長ブロックにおける各列セレクタを１つの各サブ
バスに接続する。ｌサブバス当りの列セレクタの数は本
例では２個又は３個であり、斯くして列セレクタ５２．
６０をサブバス６６に割り当て、列セレクタ４６．５４
．６２をサブバス７２に割り当てる。

或いは又、各サブバスに対し同数の列セレクタを設ける
こともできる。全てのサブバスをバスセレクタ７４を経
て外部データ端子７６に接続することができる。

本例マトリックスメモリは更に次の部分、即ちアドレス
入力端子７８、プレデコーダ８０、エラーアドレス検出
器８４、補正素子８６．２個のプレデコーダ２０２．２
０４、標準ブロックアドレスデコーダ９４、冗長ブロッ
ク２４のアクティベータ９６及び別のプレデコーダ２１
０　も具える。

このマトリックスメモリがアクセスされると次のサブ動
作が生ずる。好適例では２つの最上位アドレスビットが
４個のマトリックスの１つを選択するのに使われる。第
２図に示すメモリの部分に対しては、この２ビツトの復
号結果がエネーブル作用を行うのであるが、この点につ
いては詳述しない。この場合、１６アドレスビツトが残
存する。

これら１６ビツトのうちの７ビツトが行選択に必要とさ
れる。これらのビットは並列に行選択デコーダ２００に
供給され、このデコーダが１２８行のうちの１行を選択
する。従ってバンドル２１２のパス幅は１２８であるが
、これを記号的にのみ示しである。

第１図に示す構成では残りの９個のアドレスビットのう
ちの４個が関連するブロックの選択に必要とされる。こ
の目的のために、これらビットが２ビツトづつプレデコ
ーダ２０２．２０４に供給され、各プレデコーダがバイ
ナリコードをワン・アウト・オブ・フォー・コードに変
換する。これら２つのワン・アウト・オブ・フォー・コ
ードは標準ブロックメインデコーダ９４に供給される。

例えばこのメインデコーダは１６個の標準ブロックの各
々に対しプレデコーダ２０２．２０４により形成された
特定のビットの組合せを受信するＡＮＤゲートを具え、
常に多くとも１つの標準ブロックが駆動されるようにす
る。これら２つのワン・アウト・オブ・フォー・コード
はライン２０６を経てエラーアドレス検出器８４にも供
給される。更に、アドレスされたサブブロック内°のア
ドレスすべき列を選択するには３つのアドレスビットが
必要とされる。これら３つのアドレスビットは列セレク
タ４６．−−−−６４に供給することができ、本例では
これらセレクタは常に同一の人力信号を受信する。他の
（好適な）方法としては、これらの３ビツトをワン・ア
ウト・オブ・エイト・コードを形成する他のプレデコー
ダ２１０に供給する。ライン９８は８ビツト幅を有し、
列セレクタはスイッチとしてのみ作用する。第２図に示
す構成では標準ブロックの数が少なくなっているが、前
述したように第１図に示した例に関連するビット数が用
いられるのである。

上述した場合に、ビットは標準ブロック２０から選択す
る必要があるものとする。上記最後に述べたプレデコー
ダ２１０を介し、しかもモード信号（Ｒ／ＷＲ）及びク
ロック／エネーブル信号（ＣＬ、ＣＥ）による制御によ
り、各１づつの列を列セレクタ４６−−−−５２の各々
を経てアドレスする。

好適例では、チップ選択信号の不在が、各アドレス（ブ
レ）デコーダの入力端子にてアドレスバッファ用のディ
スエネーブル信号として作用する。

さらに、選択すべきブロック内の標準サブブロックを選
択するための２ビツトを入力端子７８に供給する。これ
らの２ビツトはワン・アウト・オブ・フォー・コードに
変換されて補正素子８６及びエラーアドレス検出器８４
に供給される。

エラーアドレス検出器８４はデコーダ８０からのワン・
アウト・オブ・フォー・コードと、プレデコーダ２０２
．２０４から２つのワン・アウト・オブ・フォー・コー
ドを受信する。エラーアドレス検出器８４は受信した所
定のコードが正しいサブブロックに対応するものである
のか、不良サブブロックに対応するものであるのかを検
出する。これに関連する回路は、ここに参考までに挙げ
る米国特許出願第２６５６４０号に対応する先の欧州特
許出願８７２０２２８６．８に記載されている。斯種の
検出器は、例えば検出器を何としても作動させることが
できるのかどうかを示すアクティベーション素子と直列
に検出器をプログラム化するためのヒユーズ（ｆｕｓｅ
）素子によって構成することができる。

受信アドレス（３Ｘ１アウト・アブ・４）が正しいサブ
ブロックを示す場合には、デコーダ９４を作動させると
ともにアクティベータ９６を不作動とする信号がライン
２０８に現れる。又、ライン９０にはデコーダ８０によ
り形成されたワン・アウト・オブ・フォー・コードを素
子８６が通すようにする信号が現れる。この後者のコー
ドは作動させるべきサブバス６６、６８．７０．７２に
対応する位置にスイッチ７４をセットし、斯くして外部
端子７６と通信させる。

上述した場合における検出器８４は２つの別個の素子、
即ち２つの冗長サブブロック４２．４４の各々に対し別
々にプログラム化し得る素子を具えている。

冗長サブブロックの数が異なる場合には、検出器の素子
の数をそれに応じて多くしたり、少なくしたりする。

不良サブブロックがアクセスされる場合には、エラー検
出器８４にふける２個の検出素子の内の一方が正の信号
を出力する。この正の信号はライン２０８に例えばＯＲ
機能で合成されるが、これは別に示してない。この信号
はアクティベータ９６に対しては作動信号として作用す
るがデコーダ９４に対しては不作動信号として作用する
。アクティベータ９６は冗長サブブロック４２．４４を
選択するのではなく、これらのサブブロックを一緒に、
又は別々に作動させるに過ぎない。前述した場合に対し
、この場合にはライン９０にアクティベーション信号が
現れる。これは例えばアクティベーシヨンを表す１ビツ
ト及びサブバス７０（冗長サブブロック４４）とサブバ
ス７２（冗長サブブロック４２）とのどちらかを選択を
する１ビツトである。他の方法として、ティンバンドル
９０の２つの各ラインが冗長サブブロックの１つを作動
させるようにすることもできる。この場合にはラインバ
ンドル９０の双方のラインをＯＲ機能で結合させて、こ
のＯＲゲートの出力がライン８２の全ての結線をディス
エネーブルにさせる。ラインバンドル９０の各ラインは
関連するサブバスに対する制御結線とも一緒にＯＲ機能
で結合される。

本発明の利点は図面からも直接明らかである。

読み取り作動中には「不良」標準サブブロックのアドレ
ス指定に関するチエツクがサブブロックそのものの選択
動作と並列に実行される。標準サブブロック内の位置及
び多分アドレスすべき冗長サブブロック内の位置も並列
的に決定される。この場合には不良標準サブブロックの
検出時にライン９０及び２０８における信号によって補
正が行われる。

従って、読み取り作動中に標準サブブロックの代わりに
冗長サブブロックをアドレスする必要のある場合でも殆
ど遅延は生じない。

例えば、読取モードから書込モードへの切り換え時には
負のセットアツプ時間がとられることからして、書き込
み作動の場合には読み取り中には生じない単方向性の遅
延（図示せず）のためにデータが通常既に僅かながら遅
延される。この場合にスイッチ７４を、アドレスすべき
サブブロックに対するデータ通路に最初に切り換え得る
ようにすることに何等異存はない。

サブブロックに基づいて代わりの冗長ブロックを作動さ
せることができるため、融通性が非常に高くなる。所要
に応じ、互いにランダムに選択することのできる複数の
サブブロックを交替させることができる。第２図につき
述べたメモリはデータ通路を広げるために並列接続の一
部とすることができる。なお、この点での他の変形例と
して、例えば各サブブロックを常に２列づつ選択し得る
ようにし、例えばこの場合８つのサブバスを並列に配置
すると共に２個のスイッチ７４を設けるようにすること
もできる。

【図面の簡単な説明】

第１図は本発明を適用し得るメモリのブロック図； 第２図は第１図のメモリの詳細ブロック図である。 ２０、２２・・・標準ブロック ２４・・・冗長ブロック ２６〜４０・・・標準サブブロック ４２、４４・・・冗長サブブロック ４６〜６４・・・列セレクタ ６６〜７２・・・サブバス ７４・・・パスセレクタ ７６・・・外部データ端子 ７８・・・アドレス入力端子 ８０・・・プレデコーダ ８４・・・エラーアドレス検出器 ８６・・・補正素子 ９４・・・標準ブロックアドレスデコーダ９６・・・冗
長ブロック用アクティベータ１００　・・・メモリ 〜１０８・・・マトリックス ・・・ブロック 〜１１８・・・サブブロック ・・・行選択デコーダ ２０４、２１０・・・プレデコーダ

Claims (1)

1. 【特許請求の範囲】 １、ｐ個の標準ブロックの列を具える集積マトリックス
   メモリであって、各標準ブロックは第１の一定数ｉ個の
   標準サブブロックを具え、これらの各標準サブブロック
   は第２の一定数ｎ個の記憶列を具え、任意の標準ブロッ
   ク内の各サブブロックは、列セレクタを介して、当該標
   準ブロック内のそれぞれのサブブロックに排他的に割り
   当てられ、且つ他の標準ブロック内の同一ランクの他の
   サブブロックに対しても作用するサブバスに接続すると
   共に、それぞれサブバスと外部データ端子との間にバス
   セレクタを設けて成る集積マトリックスメモリにおいて
   、第３の数ｊ個の冗長サブブロックを具える冗長ブロッ
   クも設け、これらの冗長サブブロックの各々がｎ個の記
   憶列を具え、前記冗長サブブロックの各々を前記列セサ
   クタとは別の列セレクタを介してそれぞれのサブバスに
   接続し、不良の標準サブブロックに関連するエラーアド
   レスを検出すると共にそれぞれに応答して前記冗長ブロ
   ックを作動させ、且つ該冗長ブロックにおける前記冗長
   サブブロックに接続されたサブバスを選択的に作動させ
   ることによって、前もって知らされる当該冗長サブブロ
   ックも作動させるエラーアドレス検出器を設けたことを
   特徴とする集積マトリックスメモリ。 ２、プレデコーダとメインデコーダとに分けられるブロ
   ックデコーダを設け、前記エラーアドレス検出器にプレ
   デコーダの出力信号を供給すると共に第１バス選択信号
   も供給して、前記エラーアドレスの検出時に、第２バス
   選択信号を該検出時に優勢な第１サブバス選択信号の代
   わりとして作動させるようにしたことを特徴とする請求
   項１に記載のマトリックスメモリ。 ３、前記第１サブバス選択信号をサブバス選択デコーダ
   により供給するようにしたことを特徴とする請求項２に
   記載のマトリックスメモリ。 ４、前記冗長サブブロックの数を１標準ブロック当りの
   標準サブブロックの数よりも少なくしたことを特徴とす
   る請求項１又は２に記載のマトリックスメモリ。 ５、前記冗長サブブロックの数を１標準ブロック当りの
   標準サブブロックの数に等しくしたことを特徴とする請
   求項１〜３のいずれかに記載のマトリックスメモリ。 ６、前記列セクタが関連する標準／冗長サブブロックか
   ら単一の記憶列を選択するようにしたことを特徴とする
   請求項１〜５のいずれかに記載のマトリックスメモリ。 ７、各マトリックスメモリが別々に調整可能なエラーア
   ドレス検出器を具えるようにした請求項１〜６のいずれ
   かに記載の第２列のマトリックスメモリを具えて成る集
   積回路。