JPH0644795A - 冗長メモリセル選択回路 - Google Patents

Abstract

(57)【要約】 【目的】 チップ面積の増大を抑制し、安価で高歩留ま
りの冗長メモリセル選択回路を提供する。 【構成】 冗長メモリセル選択回路は、それぞれが第１
組及び第２組の冗長メモリセルグループを有する８つの
メモリセルブロックＭＣＢ０〜ＭＣＢ７と、８つの選択
用ヒューズ回路ブロックＦＢ００〜ＦＢ０７とを備えて
いる。選択用ヒューズ回路ブロックＦＢ００，ＦＢ０
２，ＦＢ０４及びＦＢ０６のそれぞれは、メモリセルブ
ロックＭＣＢ０〜ＭＣＢ７のいずれかが有する第１組の
冗長ワード線グループＲＷＬ００，ＲＷＬ１０，…，Ｒ
ＷＬ６０またはＲＷＬ７０を選択することが可能であ
る。一方、選択用ヒューズ回路ブロックＦＢ０１，ＦＢ
０３，ＦＢ０５及びＦＢ０７のそれぞれは、メモリセル
ブロックＭＣＢ０〜ＭＣＢ７のいずれかが有する第２組
の冗長ワード線グループＲＷＬ０１，ＲＷＬ１１，…，
ＲＷＬ６１またはＲＷＬ７１を選択することが可能であ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、メモリセルグループの
うちの不良メモリセルグループを、予め準備された冗長
メモリセルグループに置き換え救済する冗長メモリセル
選択回路に関するものである。

【０００２】

【従来の技術】最近、半導体メモリ装置の大容量化に伴
い、メモリセルグループの高集積化、高密度化が進んで
いる。このために、製造工程上でメモリセルグループが
不良となることがある。これらの不良メモリセルグルー
プを冗長メモリセル選択回路により、予め用意した冗長
メモリセルグループに置き換えることでデバイスを良品
として救済することが行われている。これはデバイスの
歩留まりを向上させる上で必須の技術となっている。こ
のため、製造工程上での不良メモリセルグループを効率
的に救済できる数の冗長メモリセルグループを準備した
冗長メモリセル選択回路を設計することが、デバイスの
歩留まりを向上させる上で重要なポイントとなる。

【０００３】以下、従来例に係る冗長メモリセル選択回
路について図１７及び図１８を参照しながら説明する。

【０００４】図１７は従来例に係る冗長メモリセル選択
回路を示し、図１８は図１７における選択用ヒューズ回
路ブロックＦＢ１００を示しており、選択用ヒューズ回
路ブロックＦＢ１０１〜ＦＢ１１５は選択用ヒューズ回
路ブロックＦＢ１００と同様のものである。

【０００５】図１７及び図１８において、ＭＣＢ０〜Ｍ
ＣＢ７はメモリセルブロック、ＦＢ１００〜ＦＢ１１５
は選択用ヒューズ回路ブロック、ＲＷＬ００，ＲＷＬ０
１，ＲＷＬ１０，ＲＷＬ１１，…，ＲＷＬ７０，ＲＷＬ
７１は冗長ワード線グループ、Ａ０〜Ａ８，／Ａ０〜／
Ａ８はアドレス信号、ＳＰＥ０，ＳＰＥ１，Ｒ００，Ｒ
０１，Ｒ１０，Ｒ１１，…，Ｒ７０，Ｒ７１，／ＲＡ，
Ｎ０１は信号、Ｆ００〜Ｆ１１はヒューズ、ＶＣＣは電
源電圧、ＶＳＳは接地電圧、ＱＮ００〜ＱＮ１４はＮチ
ャネル型ＭＯＳトランジスタ、ＱＰ００はＰチャネル型
ＭＯＳトランジスタである。

【０００６】従来例では、冗長メモリセル選択回路は、
格子状に構成されたワード線とビット線との交点に形成
された複数のメモリセルグループのうちの不良メモリセ
ルグループを、冗長ワード線グループに接続され予め準
備された冗長メモリセルグループに置き換え救済するも
のである。

【０００７】冗長メモリセル選択回路は、アドレス信号
Ａ６〜Ａ８の信号の論理電圧でそれぞれ選択される８個
のメモリセルブロックＭＣＢ０〜ＭＣＢ７を有してい
る。

【０００８】それぞれのメモリセルブロックに対して２
つの冗長ワード線グループが準備されている。例えば、
メモリセルブロックＭＣＢ２に対してはＲＷＬ２０，Ｒ
ＷＬ２１の２つの冗長ワード線グループが設けられてい
る。つまり、全体として１６個の冗長ワード線グループ
が準備されている。

【０００９】これらの冗長ワード線グループを選択する
ため、１６個の冗長ワード線グループにそれぞれ応じて
１６個の選択用ヒューズ回路ブロックＦＢ１００〜ＦＢ
１１５が設けられている。例えば、メモリセルブロック
ＭＣＢ２のＲＷＬ２０，ＲＷＬ２１の２つの冗長ワード
線グループを使用したい場合には、選択用ヒューズ回路
ブロックＦＢ１０４，ＦＢ１０５において不良メモリセ
ルグループのアドレスに対応するヒューズをそれぞれ切
断することによって、通常ワード線グループが冗長ワー
ド線グループにそれぞれ置き換えられこれらの冗長ワー
ド線グループが使用される。

【００１０】以下、従来例に係る冗長メモリセル選択回
路の詳細な回路動作について図１８を参照しながら説明
する。図１８は選択用ヒューズ回路ブロックＦＢ１００
を示しており、選択用ヒューズ回路ブロックＦＢ１０１
〜ＦＢ１１５は選択用ヒューズ回路ブロックＦＢ１００
と同様のものである。

【００１１】まず、信号／ＲＡが論理電圧“Ｌｏｗ（以
下Ｌと記す）”となり、Ｐチャネル型ＭＯＳトランジス
タＱＰ００がオンし、信号Ｎ０１が論理電圧“Ｈｉｇｈ
（以下Ｈと記す）”となる。このあと、信号／ＲＡが論
理電圧“Ｈ”となり、次に、はじめはすべて論理電圧
“Ｌ”であるアドレス信号Ａ０〜Ａ５，／Ａ０〜／Ａ５
が選択された不良メモリセルグループのアドレスに変化
する。ここで、アドレス信号／Ａ０〜／Ａ５はアドレス
信号Ａ０〜Ａ５の逆の論理電圧信号である。

【００１２】そして、アドレス信号Ａ０〜Ａ５，／Ａ０
〜／Ａ５がＮチャネル型ＭＯＳトランジスタＱＮ００〜
ＱＮ１１のゲートにそれぞれ入力され、１２個のＮチャ
ネル型ＭＯＳトランジスタＮ００〜ＱＮ１１のうちの半
分の６つがオンする。

【００１３】このとき、ヒューズＦ００〜Ｆ１１のうち
の、選択された不良メモリセルグループのアドレスに対
応する６本のヒューズが切断されており、且つ、メモリ
セルブロックＭＣＢ０のメモリセルブロック選択アドレ
スが選択されていると、信号Ｎ０１は論理電圧“Ｈ”と
なり、信号Ｒ００は論理電圧“Ｌ”となる。そして、信
号ＳＰＥ０が論理電圧“Ｈ”となり、メモリセルブロッ
クＭＣＢ０のメモリセルブロック選択アドレスに対応す
るアドレス信号と上記信号ＳＰＥ０との論理積信号によ
り冗長ワード線グループＲＷＬ００が選択される。

【００１４】以上のように、従来例に係る冗長メモリセ
ル選択回路では、８つのメモリセルブロックのそれぞれ
に２つの冗長ワード線グループが準備されているため、
２×８＝１６個の選択用ヒューズ回路ブロックが必要で
ある。そして、１個の選択用ヒューズ回路ブロックに対
して１２本のヒューズが必要であり、総ヒューズ本数は
１２×１６＝１９２本となる。

【００１５】

【発明が解決しようとする課題】ところが、以上のよう
な従来例に係る冗長メモリセル選択回路においては、メ
モリセルブロックのそれぞれに対して必要な冗長ワード
線グループと選択用ヒューズ回路ブロックとを準備する
ため、多くの冗長ワード線グループと選択用ヒューズ回
路ブロックとが必要とされるのでレイアウト上大きな面
積を必要とし、デバイス全体の面積が拡大し、１デバイ
ス当たりのコストが増大するという問題がある。また、
冗長ワード線グループの数即ち冗長メモリセルグループ
の数が多くなることにより冗長メモリセルグループ自身
が不良である確率が高くなり、不良メモリセルグループ
を冗長メモリセルグループに置き換えることによりデバ
イスを良品として救済する冗長メモリセルグループによ
る救済率が低下するという問題がある。

【００１６】本発明は、上記に鑑みなされたものであっ
て、チップ面積の増大を抑制し、安価で高歩留まりの冗
長メモリセル選択回路を提供することを目的とする。

【００１７】

【課題を解決するための手段】上記の目的を達成するた
め、請求項１の発明は、複数のメモリセルブロックのい
ずれかが有する複数の冗長メモリセルグループのうちの
１つの冗長メモリセルグループを選択することができる
選択用ヒューズ回路ブロックを設けることによって、準
備された冗長メモリセルグループの個数より少ない個数
の選択用ヒューズ回路ブロックですべての冗長メモリセ
ルグループのうちのいずれかを選択可能にするものであ
る。

【００１８】具体的に請求項１の発明が講じた解決手段
は、冗長メモリセル選択回路を対象とし、それぞれが複
数の冗長メモリセルグループを有する複数のメモリセル
ブロックと、一の選択用ヒューズ回路ブロックとを備
え、該一の選択用ヒューズ回路ブロックは、上記複数の
メモリセルブロックのいずれかが有する複数の冗長メモ
リセルグループのうちの当該一の選択用ヒューズ回路ブ
ロックと対応する冗長メモリセルグループを選択可能で
ある構成とするものである。

【００１９】請求項２の発明は、具体的には、請求項１
の発明の構成に、上記複数のメモリセルブロックのいず
れかが有する複数の冗長メモリセルグループのいずれか
を選択可能な他の選択用ヒューズ回路ブロックを備えて
いる構成を付加するものである。

【００２０】請求項３の発明は、具体的には、請求項１
の発明の構成に、上記一の選択用ヒューズ回路ブロック
を複数備え、上記一の選択用ヒューズ回路ブロックの総
数は上記冗長メモリセルグループの総数よりも少ない構
成を付加するものである。

【００２１】請求項４の発明は、具体的には、請求項１
の発明の構成に、上記複数のメモリセルブロックのそれ
ぞれは複数のメモリセルグループを有し、上記一の選択
用ヒューズ回路ブロックは、上記複数のメモリセルブロ
ックとそれぞれ対応するメモリセルブロック選択アドレ
スのいずれかを記憶すると共に、当該一の選択用ヒュー
ズ回路ブロックが記憶するメモリセルブロック選択アド
レスと対応するメモリセルブロックが有する上記複数の
メモリセルグループとそれぞれ対応するメモリセルグル
ープ選択アドレスのいずれかを記憶し、上記一の選択用
ヒューズ回路ブロックに記憶されたメモリセルブロック
選択アドレス及びメモリセルグループ選択アドレスが選
択された場合に、当該メモリセルブロック選択アドレス
と対応するメモリセルブロックが有する上記複数のメモ
リセルグループのうちの当該メモリセルグループ選択ア
ドレスと対応するメモリセルグループを、当該メモリセ
ルブロック選択アドレスと対応するメモリセルブロック
が有する上記複数の冗長メモリセルグループのうちの当
該一の選択用ヒューズ回路ブロックと対応する冗長メモ
リセルグループに置き換えることができる構成を付加す
るものである。

【００２２】請求項５の発明は、具体的には、冗長メモ
リセル選択回路を対象とし、それぞれがＭ（Ｍは自然
数）個の冗長メモリセルグループ及び複数のメモリセル
グループを有する複数のメモリセルブロックと、第１，
第２，第３，…，第Ｍ−１，第Ｍの選択用ヒューズ回路
ブロック（Ｎは２≦Ｎ≦Ｍを満たす自然数）とを備え、
該第１，第２，第３，…，第Ｍ−１，第Ｍの選択用ヒュ
ーズ回路ブロックの総数はＬ（Ｌは自然数）個であり、
上記第１，第２，第３，…，第Ｍ−１，第Ｍの選択用ヒ
ューズ回路ブロックのそれぞれである第Ｎの選択用ヒュ
ーズ回路ブロック（Ｎは１≦Ｎ≦Ｍを満たす自然数）
は、上記複数のメモリセルブロックのいずれかが有する
Ｍ個の冗長メモリセルグループのうちの当該第Ｎの選択
用ヒューズ回路ブロックと対応するＮ個の冗長メモリセ
ルグループのいずれかを選択することができ、上記第Ｎ
の選択用ヒューズ回路ブロックの総数は、［｛Ｌ×（Ｍ
−Ｎ＋１）｝／Ｍ］−１＜Ｋ≦｛Ｌ×（Ｍ−Ｎ＋１）｝
／Ｍを満たす自然数であるＫ個以下であり、上記第１の
選択用ヒューズ回路ブロックは、上記複数のメモリセル
ブロックとそれぞれ対応するメモリセルブロック選択ア
ドレスのいずれかを記憶すると共に、当該第１の選択用
ヒューズ回路ブロックが記憶するメモリセルブロック選
択アドレスと対応するメモリセルブロックが有する上記
複数のメモリセルグループとそれぞれ対応するメモリセ
ルグループ選択アドレスのいずれかを記憶し、上記第１
の選択用ヒューズ回路ブロックに記憶されたメモリセル
ブロック選択アドレス及びメモリセルグループ選択アド
レスが選択された場合に、当該メモリセルブロック選択
アドレスと対応するメモリセルブロックが有する複数の
メモリセルグループのうちの当該メモリセルグループ選
択アドレスと対応するメモリセルグループを、当該メモ
リセルブロック選択アドレスと対応するメモリセルブロ
ックが有するＭ個の冗長メモリセルグループのうちの当
該第１の選択用ヒューズ回路ブロックと対応する冗長メ
モリセルグループに置き換えることができる構成とする
ものである。

【００２３】上記の目的を達成するため、請求項６の発
明は、一のメモリセルブロックのメモリセルグループを
他のメモリセルブロックの冗長メモリセルグループに置
き換えることが可能な選択用ヒューズ回路ブロックを設
けるものである。

【００２４】具体的に請求項６の発明が講じた解決手段
は、冗長メモリセル選択回路を対象とし、それぞれがメ
モリセルグループ及び冗長メモリセルグループを有する
複数のメモリセルブロックと、該複数のメモリセルブロ
ックのいずれかが有するメモリセルグループを当該メモ
リセルグループを有するメモリセルブロック以外のメモ
リセルブロックのいずれかが有する冗長メモリセルグル
ープに置き換えることが可能な選択用ヒューズ回路ブロ
ックとを備えている構成とするものである。

【００２５】上記の目的を達成するため、請求項７の発
明は、冗長メモリセルグループだけを有する冗長メモリ
セル専用ブロックを設け、メモリセルブロックのメモリ
セルグループを上記冗長メモリセル専用ブロックの冗長
メモリセルグループに置き換えることが可能な選択用ヒ
ューズ回路ブロックを設けるものである。

【００２６】具体的に請求項７の発明が講じた解決手段
は、冗長メモリセル選択回路を対象とし、それぞれがメ
モリセルグループを有する複数のメモリセルブロック
と、冗長メモリセルグループだけを有する冗長メモリセ
ル専用ブロックと、上記複数のメモリセルブロックのい
ずれかが有するメモリセルグループを上記冗長メモリセ
ル専用ブロックが有する冗長メモリセルグループに置き
換えることが可能な選択用ヒューズ回路ブロックとを備
えている構成とするものである。

【００２７】上記の目的を達成するため、請求項８の発
明は、複数のメモリセルブロックのいずれかをメモリセ
ルブロックごと置き換えることが可能な選択用ヒューズ
回路ブロックを設けるものである。

【００２８】具体的に請求項８の発明が講じた解決手段
は、冗長メモリセル選択回路を対象とし、それぞれがメ
モリセルグループを有する複数の第１のメモリセルブロ
ックと、メモリセルグループを有する第２のメモリセル
ブロックと、上記複数の第１のメモリセルブロックのい
ずれかを上記第２のメモリセルブロックに置き換えるこ
とが可能な一の選択用ヒューズ回路ブロックとを備えて
いる構成とするものである。

【００２９】請求項９の発明は、具体的には、請求項８
の発明の構成に、上記複数の第１及び第２のメモリセル
ブロックのそれぞれは冗長メモリセルグループを有し、
上記複数の第１及び第２のメモリセルブロックのいずれ
かが有するメモリセルグループを当該メモリセルグルー
プを有する第１または第２のメモリセルブロックが有す
る冗長メモリセルグループに置き換えることが可能な他
の選択用ヒューズ回路ブロックを備えている構成を付加
するものである。

【００３０】請求項１０の発明は、具体的には、請求項
８の発明の構成に、上記複数の第１のメモリセルブロッ
クのうちの上記第２のメモリセルブロックに置き換えら
れる第１のメモリセルブロックが有するメモリセルグル
ープを冗長メモリセルグループとして選択可能な他の選
択用ヒューズ回路ブロックを備えている構成を付加する
ものである。

【００３１】請求項１１の発明は、具体的には、請求項
８の発明の構成に、上記複数の第１のメモリセルブロッ
クのそれぞれはビット線及びワード線を有し、上記複数
の第１のメモリセルブロックのうちの上記第２のメモリ
セルブロックに置き換えられる第１のメモリセルブロッ
クが有するビット線とワード線とを同電位にすることが
できる構成を付加するものである。

【００３２】上記の目的を達成するため、請求項１２の
発明は、記憶されたメモリセルグループ選択アドレスを
キャンセル可能である選択用ヒューズ回路ブロックを設
けるものである。

【００３３】具体的に請求項１２の発明が講じた解決手
段は、冗長メモリセル選択回路を対象とし、複数のメモ
リセルグループと、複数の冗長メモリセルグループと、
上記複数のメモリセルグループとそれぞれ対応する複数
のメモリセルグループ選択アドレスのいずれかを記憶し
且つ記憶されたメモリセルグループ選択アドレスと対応
するメモリセルグループを上記複数の冗長メモリセルグ
ループのいずれかに置き換える選択用ヒューズ回路ブロ
ックとを備え、該選択用ヒューズ回路ブロックは記憶さ
れたメモリセルグループ選択アドレスをキャンセル可能
である構成とするものである。

【００３４】

【作用】請求項１、請求項３及び請求項４の発明の構成
により、一の選択用ヒューズ回路ブロックは、複数のメ
モリセルブロックのいずれかが有する複数の冗長メモリ
セルグループのうちの１つの冗長メモリセルグループを
選択することができ、つまり、メモリセルブロック数と
同数の冗長メモリセルグループの中から１つを選択する
ことができる。これにより、準備された冗長メモリセル
グループの個数よりも少ない個数の選択用ヒューズ回路
ブロックですべての冗長メモリセルグループのうちのい
ずれかを選択することが可能となる。このため、冗長メ
モリセルグループ数を少なくすることなく即ち冗長メモ
リセルグループによる救済率を低下させることなく、大
きなレイアウト面積を必要とする選択用ヒューズ回路ブ
ロックの総面積を小さくすることができるので、デバイ
ス全体の面積を小さくすることができる。

【００３５】請求項２及び請求項５の発明の構成によ
り、他の選択用ヒューズ回路ブロック，第２，第３，
…，第Ｍ−１，第Ｍの選択用ヒューズ回路ブロックは、
複数のメモリセルブロックのいずれかが有する複数の冗
長メモリセルグループのうちの２つ以上の冗長メモリセ
ルグループの中から１つを選択することが可能である。
このため、冗長メモリセルグループによる救済の自由度
を高めることができる。

【００３６】請求項６の発明の構成により、選択用ヒュ
ーズ回路ブロックは、一のメモリセルブロックのメモリ
セルグループを当該一のメモリセルブロック以外の他の
メモリセルブロックのいずれかが有する冗長メモリセル
グループに置き換えることが可能である。これにより、
冗長メモリセルグループによる救済の自由度を低下させ
ることなく全体の冗長メモリセルグループ数と選択用ヒ
ューズ回路ブロック数とを少なくすることができるた
め、デバイス全体の面積を小さくすることができる。ま
た、冗長メモリセルグループによる救済率を向上させる
ことができる。

【００３７】請求項７の発明の構成により、選択用ヒュ
ーズ回路ブロックは、複数のメモリセルブロックのいず
れかが有するメモリセルグループを冗長メモリセル専用
ブロックの冗長メモリセルグループに置き換えることが
可能である。これにより、全体での冗長メモリセルグル
ープ数と選択用ヒューズ回路ブロック数とを少なくする
ことができるため、デバイスの総面積を小さくできる。
また、各メモリセルブロックにおける救済可能なメモリ
セルグループ数を増やすことができ、冗長メモリセルグ
ループによる救済の自由度を上げることができる。

【００３８】請求項８の発明の構成により、一の選択用
ヒューズ回路ブロックは、複数の第１のメモリセルブロ
ックのいずれかを第２のメモリセルブロックに置き換え
ることが可能である。これにより、不良箇所があるメモ
リセルブロックをメモリセルブロックごと上記第２のメ
モリセルブロックに置き換えることができる。

【００３９】請求項９の発明の構成により、他の選択用
ヒューズ回路ブロックは、メモリセルグループを当該メ
モリセルグループが属するメモリセルブロック内の冗長
メモリセルグループに置き換えることが可能である。従
って、不良のあるメモリセルブロックをメモリセルブロ
ックごと置き換えることができると共に、各メモリセル
ブロック内において不良メモリセルグループを冗長メモ
リセルグループに置き換えることができる。

【００４０】請求項１０の発明の構成により、他の選択
用ヒューズ回路ブロックは、第２のメモリセルブロック
に置き換えられる第１のメモリセルブロックが有するメ
モリセルグループを冗長メモリセルグループとして選択
可能である。従って、不良のあるメモリセルブロックを
メモリセルブロックごと置き換えることができると共
に、各メモリセルブロック内の不良メモリセルグループ
を、置き換えられた不良のあるメモリセルブロック内の
メモリセルグループに置き換えることができる。

【００４１】請求項１１の発明の構成により、冗長メモ
リセル選択回路は、第２のメモリセルブロックに置き換
えられる第１のメモリセルブロックのビット線とワード
線とを同電位にすることができる。これにより、製造工
程上でメモリセルブロックのビット線とワード線とが短
絡する不良が発生した場合には、このような不良が生じ
たメモリセルブロックをメモリセルブロックごと置き換
えることができると共に、上記不良が生じたメモリセル
ブロック内のビット線とワード線との電位を同じにする
ことにより電源電流不良を救済することができる。

【００４２】請求項１２の発明の構成により、選択用ヒ
ューズ回路ブロックは記憶されたメモリセルグループ選
択アドレスをキャンセル可能である。これにより、不良
メモリセルグループと置き換えられた冗長メモリセルグ
ループが不良である場合に、選択用ヒューズ回路ブロッ
クが記憶している上記不良メモリセルグループに対応す
るメモリセルグループ選択アドレスがキャンセルされ、
他の選択用ヒューズ回路ブロックに新たに上記不良メモ
リセルグループのメモリセルグループ選択アドレスが記
憶されることにより、上記不良メモリセルグループを他
の冗長メモリセルグループに置き換えることが可能であ
る。従って、冗長メモリセルグループによる救済率を大
幅に向上させることができる。

【００４３】

【実施例】

（第１の実施例）以下、本発明の第１の実施例に係る冗
長メモリセル選択回路について図１及び図２を参照しな
がら説明する。

【００４４】図１は上記第１の実施例に係る冗長メモリ
セル選択回路を示し、図２は図１における選択用ヒュー
ズ回路ブロックＦＢ００を示しており、選択用ヒューズ
回路ブロックＦＢ０１〜ＦＢ０７は選択用ヒューズ回路
ブロックＦＢ００と同様のものである。

【００４５】図１及び図２において、ＭＣＢ０〜ＭＣＢ
７はメモリセルブロック、ＦＢ００〜ＦＢ０７は選択用
ヒューズ回路ブロック、ＲＷＬ００，ＲＷＬ０１，ＲＷ
Ｌ１０，ＲＷＬ１１，…，ＲＷＬ７０，ＲＷＬ７１は冗
長ワード線グループ、Ａ０〜Ａ８，／Ａ０〜／Ａ８はア
ドレス信号、ＳＰＥ０，ＳＰＥ１，Ｒ００，Ｒ０１，Ｒ
１０，Ｒ１１，…，Ｒ３０，Ｒ３１，／ＲＡ、Ｎ０１は
信号、Ｆ００〜Ｆ１７はヒューズ、ＶＣＣは電源電圧、
ＶＳＳは接地電圧、ＱＮ００〜ＱＮ１７はＮチャネル型
ＭＯＳトランジスタ、ＱＰ００はＰチャネル型ＭＯＳト
ランジスタである。

【００４６】第１の実施例では、冗長メモリセル選択回
路は、従来例と同様に、格子状に構成されたワード線と
ビット線との交点に形成された複数のメモリセルグルー
プのうちの不良メモリセルグループを、冗長ワード線グ
ループに接続され予め準備された冗長メモリセルグルー
プに置き換え救済するものである。

【００４７】冗長メモリセル選択回路は、アドレス信号
Ａ６〜Ａ８の論理電圧で選択される８つのメモリセルブ
ロックＭＣＢ０〜ＭＣＢ７（以下、メモリセルブロック
を総称する場合にはＭＣＢと記す）を備えている。メモ
リセルブロックＭＣＢ０〜ＭＣＢ７に対して冗長ワード
線グループＲＷＬ００〜ＲＷＬ７１（以下、冗長ワード
線グループを総称する場合にはＲＷＬと記す）が準備さ
れており、１つのメモリセルブロックは２つの冗長ワー
ド線グループを有している。例えば、メモリセルブロッ
クＭＣＢ２に対しては２つの冗長ワード線グループＲＷ
Ｌ２０，ＲＷＬ２１が設けられている。つまり、全体と
しては１６個の冗長ワード線グループＲＷＬが準備され
ている。そして、１６個の冗長ワード線グループＲＷＬ
を選択するために８つの選択用ヒューズ回路ブロックＦ
Ｂ００〜ＦＢ０７が設けられている。例えば、メモリセ
ルブロックＭＣＢ２の第１組の冗長ワード線グループＲ
ＷＬ２０と第２組の冗長ワード線グループＲＷＬ２１と
を使用したい場合には、選択用ヒューズ回路ブロックＦ
Ｂ００，ＦＢ０１において、不良メモリセルグループの
アドレスに対応するヒューズがそれぞれ切断される。こ
れによって、通常のワード線グループが冗長ワード線グ
ループにそれぞれ置き換えられこれらの冗長ワード線グ
ループが使用される。

【００４８】メモリセルブロックＭＣＢいずれかが有す
る第１組の冗長ワード線グループＲＷＬ００，ＲＷＬ１
０，ＲＷＬ２０，…，ＲＷＬ６０またはＲＷＬ７０を使
用する場合、選択用ヒューズ回路ブロックＦＢ００，Ｆ
Ｂ０２，ＦＢ０４，ＦＢ０６のうちのいずれかが使用さ
れる。メモリセルブロックＭＣＢのいずれかが有する第
２組の冗長ワード線グループＲＷＬ０１，ＲＷＬ１１，
ＲＷＬ２１，…，ＲＷＬ６１またはＲＷＬ７１を使用す
る場合、選択用ヒューズ回路ブロックＦＢ０１，ＦＢ０
３，ＦＢ０５，ＦＢ０７のいずれかが使用される。

【００４９】８つの第１組の冗長ワード線グループに対
して４つの選択用ヒューズ回路ブロックが準備されてい
ると共に、８つの第２組の冗長ワード線グループに対し
て４つの選択用ヒューズ回路ブロックが準備されてい
る。

【００５０】通常、不良メモリセルグループは一箇所
（１つのメモリセルブロック）で複数のワード線グルー
プに発生することが多い。すべてのメモリセルブロック
ＭＣＢのそれぞれで複数のワード線グループが不良とな
ることは少ない。ワード線グループの不良数はデバイス
全体で高々８つである。このため、従来例のように、８
つの第１組の冗長ワード線グループに対して８つの選択
用ヒューズ回路ブロックを準備し、８つの第２組の冗長
ワード線グループに対して８つの選択用ヒューズ回路ブ
ロックを準備する、即ち、合計１６個の選択用ヒューズ
回路ブロックを準備する必要はなく、８つの選択用ヒュ
ーズ回路ブロックを準備するだけで冗長メモリセルグル
ープによる救済が可能となる。

【００５１】このように、各メモリセルブロックに準備
される冗長ワード線グループは２つであり従来例と同じ
であるが、全体で使用できる冗長ワード線グループを１
６個ではなく８つと制限している。これによって、デバ
イスにおける冗長メモリセルグループによる救済率が低
下することなく、選択用ヒューズ回路ブロックの個数を
少なくしている。

【００５２】以下、第１実施例に係る冗長メモリセル選
択回路の詳細な回路動作について図２を参照しながら説
明する。図２は選択用ヒューズ回路ブロックＦＢ００を
示しており、選択用ヒューズ回路ブロックＦＢ０１〜Ｆ
Ｂ０７は選択用ヒューズ回路ブロックＦＢ００と同様の
ものである。

【００５３】図２において、まず、信号／ＲＡが論理電
圧“Ｌ”となり、Ｐチャネル型ＭＯＳトランジスタＱＰ
００がオンし、信号Ｎ０１が論理電圧“Ｈ”となる。こ
のあと、信号／ＲＡが論理電圧“Ｈ”となり、次に、は
じめはすべて論理電圧“Ｌ”であるアドレス信号Ａ０〜
Ａ８，／Ａ０〜／Ａ８が、選択された不良メモリセルグ
ループのアドレスに変化する。ここで、アドレス信号／
Ａ０〜／Ａ８はアドレス信号Ａ０〜Ａ８の逆の論理電圧
信号である。

【００５４】アドレス信号Ａ０〜Ａ８，／Ａ０〜／Ａ８
がＮチャネル型ＭＯＳトランジスタＱＮ００〜ＱＮ１７
のゲートにそれぞれ入力され、１８個のＮチャネル型Ｍ
ＯＳトランジスタのうちの半分の９つがオンする。

【００５５】このとき、ヒューズＦ００〜Ｆ１１のうち
の、選択された不良メモリセルグループのアドレスに対
応する６本のヒューズが切断されており、且つ、ヒュー
ズＦ１２〜Ｆ１７のうちの、メモリセルブロック選択ア
ドレスに対応する３本のフューズが切断されていると、
信号Ｎ０１は論理電圧“Ｈ”となり、信号Ｒ００は論理
電圧“Ｌ”となる。そして、信号ＳＰＥ０が論理電圧
“Ｈ”となり、この信号ＳＰＥ０とメモリセルブロック
選択アドレスに対応するアドレス信号との論理積信号に
より上記メモリセルブロック選択アドレスと対応するメ
モリセルブロックの第１組の冗長ワード線グループが選
択される。

【００５６】第１の実施例と従来例との違いは、選択用
ヒューズ回路ブロックにメモリセルブロック選択アドレ
スに対応するフューズが追加されていることである。

【００５７】以上のように、第１の実施例に係る冗長メ
モリセル選択回路では、８つのメモリセルブロックのそ
れぞれに２つの冗長ワード線グループが準備されてい
る。この２つの冗長ワード線グループのそれぞれに４個
の選択用ヒューズ回路ブロックが準備されている。すな
わち、２×４＝８つの選択用ヒューズ回路ブロックが設
けられている。１つの選択用ヒューズ回路ブロックにお
いて１８本のヒューズが必要であり、総ヒューズ本数は
１８×８＝１４４本である。これは、従来例の１９２本
に対して７５％に減少している。

【００５８】第１の実施例の冗長メモリセル選択回路の
特徴は、冗長ワード線グループを少なく即ち冗長メモリ
セルグループを少なくすることがないということであ
る。従って、冗長メモリセルグループによる救済率をほ
とんど低下させることなく、準備された冗長メモリセル
グループの個数よりも少ない個数の選択用ヒューズ回路
ブロックですべての冗長メモリセルグループのいずれか
を選択することが可能となる。これによって、選択用ヒ
ューズ回路ブロックの総面積を小さくできる。

【００５９】（第２の実施例）以下、本発明の第２の実
施例に係る冗長メモリセル選択回路について図３及び図
４を参照しながら説明する。

【００６０】図３は上記第２の実施例に係る冗長メモリ
セル選択回路を示し、図４は図３における選択用ヒュー
ズ回路ブロックＦＢ１１を示しており、選択用ヒューズ
回路ブロックＦＢ１３，ＦＢ１５，ＦＢ１７は選択用ヒ
ューズ回路ブロックＦＢ１１と同様のものである。

【００６１】図３及び図４において、ＭＣＢ０〜ＭＣＢ
７はメモリセルブロック、ＦＢ００，ＦＢ０２，ＦＢ０
４，ＦＢ０６，ＦＢ１１，ＦＢ１３，ＦＢ１５，ＦＢ１
７は選択用ヒューズ回路ブロック、ＲＷＬ００，ＲＷＬ
０１，ＲＷＬ１０，ＲＷＬ１１，…，ＲＷＬ７０，ＲＷ
Ｌ７１は冗長ワード線グループ、Ａ０〜Ａ８，／Ａ０〜
／Ａ８はアドレス信号、ＳＰＥ０，ＳＰＥ１，Ｒ００，
Ｒ０１，Ｒ１０，Ｒ１１，Ｒ２０，Ｒ２１，Ｒ３０，Ｒ
３１，Ｒ４０，Ｒ５０，Ｒ６０，Ｒ７０，ＡＡＬＬ，／
ＲＡ，Ｎ０１，Ｎ０２，Ｎ２０，Ｎ２１，Ｎ２２は信
号、Ｆ００〜Ｆ１７，Ｆ２０はヒューズ、ＶＣＣは電源
電圧、ＶＳＳは接地電圧、ＱＮ００〜ＱＮ１７，ＱＮ２
０はＮチャネル型ＭＯＳトランジスタ、ＱＰ００，ＱＰ
２０はＰチャネル型ＭＯＳトランジスタである。

【００６２】選択用ヒューズ回路ブロックＦＢ００，Ｆ
Ｂ０２，ＦＢ０４，ＦＢ０６は、図２に示す第１の実施
例に係る冗長メモリセル選択回路の選択用ヒューズ回路
ブロックと同様のものである。

【００６３】第２の実施例では、従来例と同様に、冗長
メモリセル選択回路は、格子状に構成されたワード線と
ビット線との交点に形成された複数のメモリセルグルー
プのうちの不良メモリセルグループを、冗長ワード線グ
ループと接続され予め準備された冗長メモリセルグルー
プに置き換え救済するものである。

【００６４】冗長メモリセル選択回路は、アドレス信号
Ａ６〜Ａ８の論理電圧で選択される８つのメモリセルブ
ロックＭＣＢ０〜ＭＣＢ７を備えている。それぞれのメ
モリセルブロックに対して２つの冗長ワード線グループ
が準備されている。例えば、メモリセルブロックＭＣＢ
２に対しては２つの冗長ワード線グループＲＷＬ２０，
ＲＷＬ２１が設けられている。つまり、全体としては１
６個の冗長ワード線グループＲＷＬが準備されている。
そして、１６個の冗長ワード線グループＲＷＬを選択す
るために８つの選択用ヒューズ回路ブロックＦＢ００，
ＦＢ０２，ＦＢ０４，ＦＢ０６，ＦＢ１１，ＦＢ１３，
ＦＢ１５，ＦＢ１７が設けられている。例えば、メモリ
セルブロックＭＣＢ２の２つの冗長ワード線グループＲ
ＷＬ２０，ＲＷＬ２１を使用したい場合、選択用ヒュー
ズ回路ブロックＦＢ００，ＦＢ１１において、不良メモ
リセルグループのアドレスと対応するヒューズがそれぞ
れ切断されることによって、通常のワード線グループが
冗長ワード線グループにそれぞれ置き換えられこれらの
冗長ワード線グループが使用される。メモリセルブロッ
クＭＣＢのいずれかが有する第１組の冗長ワード線グル
ープＲＷＬ００，ＲＷＬ１０，ＲＷＬ２０，…，ＲＷＬ
６０またＲＷＬ７０を使用する場合、選択用ヒューズ回
路ブロックＦＢ００，ＦＢ０２，ＦＢ０４，ＦＢ０６，
ＦＢ１１，ＦＢ１３，ＦＢ１５及びＦＢ１７のうちのい
ずれかが使用される。メモリセルブロックＭＣＢのいず
れかが有する第２組の冗長ワード線グループＲＷＬ０
１，ＲＷＬ１１，ＲＷＬ２１，…，ＲＷＬ６１またはＲ
ＷＬ７１を使用する場合、選択用ヒューズ回路ブロック
ＦＢ１１，ＦＢ１３，ＦＢ１５及びＦＢ１７のうちのい
ずれかが使用される。１つの第１組の冗長ワード線グル
ープの選択には８つの選択用ヒューズ回路ブロックのす
べてが使用できる。１つの第２組の冗長ワード線グルー
プの選択には８つの選択用ヒューズ回路ブロックのうち
の特定の４つが使用できる。

【００６５】第１の実施例でも述べたように、通常、不
良メモリセルグループは一箇所で複数のワード線グルー
プに発生することが多い。すべてのメモリセルブロック
ＭＣＢのそれぞれで複数のワード線グループが不良とな
ることは少ない。このため、冗長ワード線グループＲＷ
Ｌの総数よりも選択用ヒューズ回路ブロックの総数が少
なくても冗長メモリセルグループによる救済率が低下す
ることはない。

【００６６】また、第２の実施例においては、第１の実
施例と比べると第１組の冗長ワード線グループのそれぞ
れの選択に８つの選択用ヒューズ回路ブロックのすべて
が使用できる。

【００６７】以下、第２の実施例に係る冗長メモリセル
選択回路の詳細な回路動作について図４を参照しながら
説明する。図４は選択用ヒューズ回路ブロックＦＢ１１
を示しており、選択用ヒューズ回路ブロックＦＢ１３，
ＦＢ１５，ＦＢ１７は選択用ヒューズ回路ブロックＦＢ
１１と同様のものである。

【００６８】図４において、まず、信号／ＲＡが論理電
圧“Ｌ”となり、Ｐチャネル型ＭＯＳトランジスタＱＰ
００がオンし、信号Ｎ０１が論理電圧“Ｈ”となる。こ
のあと、信号／ＲＡが論理電圧“Ｈ”となり、次に、は
じめはすべて論理電圧“Ｌ”であるアドレス信号Ａ０〜
Ａ８，／Ａ０〜／Ａ８が、選択された不良メモリセルグ
ループのアドレスに変化する。ここで、アドレス信号／
Ａ０〜／Ａ８はアドレス信号Ａ０〜Ａ８の逆の論理電圧
信号である。

【００６９】アドレス信号Ａ０〜Ａ８，／Ａ０〜／Ａ８
がＮチャネル型ＭＯＳトランジスタＱＮ００〜ＱＮ１７
のゲートにそれぞれ入力され、１８個のＮチャネル型Ｍ
ＯＳトランジスタＱＮ００〜ＱＮ１７のうちの半分の９
個がオンする。

【００７０】このとき、ヒューズＦ００〜Ｆ１１のうち
の、選択された不良メモリセルグループのアドレスに対
応する６本のヒューズが切断されており、且つ、ヒュー
ズＦ１２〜Ｆ１７のうちの、メモリセルブロック選択ア
ドレスに対応する３本のフューズが切断されていると、
信号Ｎ０１は論理電圧“Ｈ”となり、信号Ｎ０２は論理
電圧“Ｌ”となる。

【００７１】また、第１組及び第２組の冗長ワード線グ
ループのうちのいずれを選択するかを決定する回路は、
まず、信号／ＲＡが論理電圧“Ｌ”となり、Ｐチャネル
型ＭＯＳトランジスタＱＰ２０がオンし、信号Ｎ２０が
論理電圧“Ｈ”となる。このあと、信号／ＲＡが論理電
圧“Ｈ”となり、次に、はじめは論理電圧“Ｌ”である
信号ＡＡＬＬが論理電圧“Ｈ”となる。これによって、
Ｎチャネル型ＭＯＳトランジスタＱＮ２０がオンする。

【００７２】このとき、ヒューズＦ２０が切断されてい
なければ、信号Ｎ２０が論理電圧“Ｌ”となる。これに
より、信号Ｎ２１が論理電圧“Ｈ”となり、信号Ｎ２２
が論理電圧“Ｌ”となり、信号Ｒ０１は論理電圧“Ｌ”
となる一方、信号Ｒ４０は論理電圧“Ｈ”となる。よっ
て、信号ＳＰＥ０が論理電圧“Ｈ”となり、この信号Ｓ
ＰＥ０とメモリセルブロック選択アドレスに対応するア
ドレス信号との論理積信号により、上記メモリセルブロ
ック選択アドレスと対応するメモリセルブロックの第１
組の冗長ワード線グループが選択される。

【００７３】また、ヒューズＦ２０が切断されていれ
ば、信号Ｎ２０が論理電圧“Ｈ”のままで、信号Ｎ２１
が論理電圧“Ｌ”となり、信号Ｎ２２が論理電圧“Ｈ”
となる。これにより、信号Ｒ０１は論理電圧“Ｈ”とな
る一方、信号Ｒ４０は論理電圧“Ｌ”となり、信号ＳＰ
Ｅ１が論理電圧“Ｈ”となる。この信号ＳＰＥ１とメモ
リセルブロック選択アドレスに対応するアドレス信号と
の論理積信号により、上記メモリセルブロック選択アド
レスと対応するメモリセルブロックの第２組の冗長ワー
ド線グループが選択される。

【００７４】以上のように、第２の実施例に係る冗長メ
モリセル選択回路では、８つのメモリセルブロックＭＣ
Ｂのそれぞれに２つの冗長ワード線グループが準備され
ている。冗長メモリセル選択回路は、第１組の冗長ワー
ド線グループのみを選択できる４つの選択用ヒューズ回
路ブロックと、第１組及び第２組のどちらの冗長ワード
線グループも選択できる４つの選択用ヒューズ回路ブロ
ックとを備えている。第１組の冗長ワード線グループの
みを選択できる１つの選択用ヒューズ回路ブロックに対
しては１８本のヒューズが必要である。第１組及び第２
組のどちらの冗長ワード線グループも選択できる１つの
選択用ヒューズ回路ブロックに対しては１９本のヒュー
ズが必要である。このため、冗長メモリセル選択回路の
総ヒューズ本数は１８×４＋１９×４＝１４８本であ
る。従来例の１９２本に対して７７％に減少している。

【００７５】ここで、各メモリセルブロックにおいて、
１番目に使用する冗長ワード線グループは第１組の冗長
ワード線グループからでなければならないとすると、第
１組及び第２組のどちらの冗長ワード線グループも選択
できる選択用ヒューズ回路ブロックの個数は、第１組の
冗長ワード線グループのみしか選択できない選択用ヒュ
ーズ回路ブロックの個数以下で良いことになる。

【００７６】例えば、選択用ヒューズ回路ブロックの総
数を２４個、１つのメモリセルブロック中の冗長メモリ
セルグループの総数を４つとする。この中から第３組の
冗長メモリセルグループが選択される場合、第１組及び
第２組の冗長メモリセルグループは既に選択され使用さ
れているため、１つのメモリセルブロック中の第１組か
ら第３組までのどの冗長メモリセルグループも選択でき
る選択用ヒューズ回路ブロックの個数は、１つのメモリ
セルブロック中の第１組から第２組までのどの冗長メモ
リセルグループも選択できる選択用ヒューズ回路ブロッ
クの個数の半分以下で充分である。

【００７７】このように考えると、１つのメモリセルブ
ロック中の第１組から第３組までのどの冗長メモリセル
グループも選択できる選択用ヒューズ回路ブロックの個
数は、２４×（４−３＋１）／４＝１２個以下で充分で
ある。

【００７８】これを一般的にいえば、選択用ヒューズ回
路ブロックの総数をＬ（Ｌは自然数）、１つのメモリセ
ルブロック中の冗長メモリセルグループの総数をＭ（Ｍ
は自然数）とすると、１つのメモリセルブロックの第１
組から第Ｎ組（Ｎは２からＭまでの自然数）までのどの
冗長メモリセルグループも選択できる選択用ヒューズ回
路ブロックの個数は、Ｌ×（Ｍ−Ｎ＋１）／Ｍ以下で充
分である。

【００７９】第２の実施例に係る冗長メモリセル選択回
路の特徴は、第１の実施例と同様に冗長メモリセルグル
ープの個数を少なくすることなく、つまり、冗長メモリ
セルグループによる救済率をほとんど低下させることな
く、準備された冗長メモリセルグループの個数よりも少
ない個数の選択用ヒューズ回路ブロックですべての冗長
メモリセルグループのいずれかを選択することができる
ということである。従って、選択用ヒューズ回路ブロッ
クの総面積を小さくできる。さらに、第１の実施例に比
べて第１組の冗長ワード線グループの選択には８つの選
択用ヒューズ回路ブロックのすべてを使用できるように
することによって冗長メモリセルグループによる救済の
自由度が高められている。

【００８０】（第３の実施例）以下、本発明の第３の実
施例に係る冗長メモリセル選択回路について図５，図６
及び図７を参照しながら説明する。

【００８１】図５は上記第３の実施例に係る冗長メモリ
セル選択回路を示し、図６は図５における選択用ヒュー
ズ回路ブロックＦＢ２０を示しており、選択用ヒューズ
回路ブロックＦＢ２１〜ＦＢ２７は選択用ヒューズ回路
ブロックＦＢ２０と同様のものであり、図７は図５にお
けるアドレス変換回路ブロックＡＴＣ６１を示してお
り、アドレス変換回路ブロックＡＴＣ７１，ＡＴＣ８１
はアドレス変換回路ブロックＡＴＣ６１と同様のもので
ある。

【００８２】図５，図６及び図７において、ＭＣＢ０〜
ＭＣＢ７はメモリセルブロック、ＦＢ２０〜ＦＢ２７は
選択用ヒューズ回路ブロック、ＲＷＬ００，ＲＷＬ１
０，…，ＲＷＬ７０は冗長ワード線グループ、ＡＴＣ６
１，ＡＴＣ７１，ＡＴＣ８１はアドレス変換回路ブロッ
ク、Ａ０〜Ａ８，／Ａ０〜／Ａ８はアドレス信号、Ａ６
Ｒ，Ａ７Ｒ，Ａ８Ｒ，／Ａ６Ｒ，／Ａ７Ｒ，／Ａ８Ｒは
内部変換アドレス信号、ＳＰＥ０，Ｒ００〜Ｒ０７，Ｉ
ＮＶＡ６０〜ＩＮＶＡ６７，ＩＮＶＡ７０〜ＩＮＶＡ７
７，ＩＮＶＡ８０〜ＩＮＶＡ８７，ＩＮＶＡ６Ａ，ＩＮ
ＶＡ７Ａ，ＩＮＶＡ８Ａ，／ＲＡ，ＡＡＬＬ，Ｎ０１，
Ｎ２１〜Ｎ２３，Ｎ３０は信号、Ｆ００〜Ｆ２０はヒュ
ーズ、ＶＣＣは電源電圧、ＶＳＳは接地電圧、ＱＮ，Ｑ
Ｎ００〜ＱＮ２０はＮチャネル型ＭＯＳトランジスタ、
ＱＰ，ＱＰ００〜ＱＰ０３はＰチャネル型ＭＯＳトラン
ジスタである。

【００８３】第３の実施例では、冗長メモリセル選択回
路は、従来例と同様に、格子状に構成されたワード線と
ビット線との交点に形成された複数のメモリセルグルー
プのうちの不良メモリセルグループを、冗長ワード線グ
ループと接続され予め準備された冗長メモリセルグルー
プに置き換え救済するものである。

【００８４】冗長メモリセル選択回路は、アドレス信号
Ａ６〜Ａ８の論理電圧で選択されるメモリセルブロック
ＭＣＢ０〜ＭＣＢ７を備えている。メモリセルブロック
ＭＣＢ０〜ＭＣＢ７のそれぞれは、通常のメモリセルグ
ループと、冗長ワード線グループと接続された冗長メモ
リセルグループとを有している。メモリセルブロックＭ
ＣＢ０〜ＭＣＢ７に対して冗長ワード線グループＲＷＬ
００〜ＲＷＬ７０がそれぞれ設けられている。よって、
冗長ワード線グループＲＷＬは全部で８つ設けられてい
る。冗長ワード線グループＲＷＬ００〜ＲＷＬ７０のそ
れぞれは、いずれのメモリセルブロック内のいずれの不
良メモリセルグループとも置き換えることが可能であ
る。例えば、メモリセルブロックＭＣＢ０内の不良メモ
リセルグループをメモリセルブロックＭＣＢ５における
冗長ワード線グループＲＷＬ５０と接続された冗長メモ
リセルグループに置き換えたい場合には、例えば、図６
の選択用ヒューズ回路ブロックＦＢ２０で、メモリセル
ブロックＭＣＢ０内の不良メモリセルグループのアドレ
スが選択されるように１８本のヒューズＦ００〜Ｆ１７
のうちの半分の９本が切断される。メモリセルブロック
ＭＣＢ０のメモリセルブロック選択アドレスではアドレ
ス信号Ａ６が“０”、Ａ７が“０”、Ａ８が“０”であ
る。ＭＣＢ５の選択アドレスではアドレス信号Ａ６が
“１”、Ａ７が“０”、Ａ８が“１”である。メモリセ
ルブロックの選択をＭＣＢ０からＭＣＢ５に切り換える
ために、メモリセルブロックＭＣＢ０及びＭＣＢ５にそ
れぞれ対応する選択アドレス信号Ａ６〜Ａ８のうちで互
いに異なる（論理電圧が逆である）アドレス信号である
Ａ６とＡ８とにそれぞれ対応するヒューズＦ１８とヒュ
ーズＦ２０とが切断される。

【００８５】以下、第３の実施例に係る冗長メモリセル
選択回路の回路動作について説明する。図６は選択用ヒ
ューズ回路ブロックＦＢ２０を示しており、選択用ヒュ
ーズ回路ブロックＦＢ２１〜ＦＢ２７は選択用ヒューズ
回路ブロックＦＢ２０と同様のものである。

【００８６】図６において、まず、信号／ＲＡが論理電
圧“Ｌ”とされると、Ｐチャネル型ＭＯＳトランジスタ
ＱＰ００〜ＱＰ０３がオンし、信号Ｎ０１、Ｎ２１〜Ｎ
２３が論理電圧“Ｈ”となる。このあと、信号／ＲＡが
論理電圧“Ｈ”となり、次に、アドレス信号Ａ０〜Ａ
８，／Ａ０〜／Ａ８のうちの選択されたアドレス信号
が、例えばデバイスが有するアドレスバッファから出力
される。ここで、アドレス信号／Ａ０〜／Ａ８はアドレ
ス信号Ａ０〜Ａ８の逆の論理電圧信号である。

【００８７】アドレス信号Ａ０〜Ａ８，／Ａ０〜／Ａ８
がＮチャネル型ＭＯＳトランジスタＱＮ００〜ＱＮ１７
のゲートにそれぞれ入力され、１８個のＮチャネル型Ｍ
ＯＳトランジスタＱＮ００〜ＱＮ１７のうちの半分の９
つだけがオンする。

【００８８】このとき、選択されたアドレスに対応する
ヒューズが９本とも切断されている場合には、信号Ｎ０
１は論理電圧“Ｈ”となり、信号Ｒ００は論理電圧
“Ｌ”の状態に保持される。

【００８９】信号ＡＡＬＬは、アドレス信号Ａ０〜Ａ
８，／Ａ０〜／Ａ８が決まり選択されると同時に論理電
圧“Ｈ”となる信号であり、ヒューズＦ１８とヒューズ
Ｆ２０とが切断されていると信号Ｎ２１及び信号Ｎ２３
は論理電圧“Ｈ”となり、信号Ｎ２２は論理電圧“Ｌ”
となる。また、上記のように、信号Ｎ０１は論理電圧
“Ｈ”であるため、信号ＩＮＶＡ６０及びＩＮＶＡ８０
は論理電圧“Ｌ”となり、信号ＩＮＶＡ７０は論理電圧
“Ｈ”となる。

【００９０】そして、図７に示すアドレス信号Ａ６と対
応するアドレス変換回路ブロックＡＴＣ６１に論理電圧
“Ｌ”である信号ＩＮＶＡ６０が入力され、内部アドレ
ス信号Ａ６Ｒはアドレス信号Ａ６の逆論理信号となり、
内部アドレス信号／Ａ６Ｒはアドレス信号／Ａ６の逆論
理信号となる。同様に、アドレス信号Ａ７，Ａ８にそれ
ぞれ対応するアドレス変換回路ブロックＡＴＣ７１，Ａ
ＴＣ８１に、論理電圧“Ｈ”である信号ＩＮＶＡ７０と
論理電圧“Ｌ”である信号ＩＮＶＡ８０とがそれぞれ入
力され、内部アドレス信号Ａ７Ｒはアドレス信号Ａ７の
同論理信号となり、内部アドレス信号／Ａ７Ｒはアドレ
ス信号／Ａ７の同論理信号となり、内部アドレス信号Ａ
８Ｒはアドレス信号Ａ８の逆論理信号となり、内部アド
レス信号／Ａ８Ｒはアドレス信号／Ａ８の逆論理信号と
なる。

【００９１】このようにして、メモリセルブロックＭＣ
Ｂ０の不良メモリセルグループを、メモリセルブロック
ＭＣＢ５の冗長ワード線グループＲＷＬ５０と接続され
た冗長メモリセルグループに置き換えることが可能とな
る。

【００９２】以上のように、第３の実施例に係る冗長メ
モリセル選択回路では、８つの選択用ヒューズ回路ブロ
ックが準備され、１つの選択用ヒューズ回路ブロックに
対して２１本のヒューズが必要で、総ヒューズ本数は２
１本×８＝１６８本である。従来例の１９２本（１２本
×１６）に対して８７．５％に減少している。

【００９３】第３の実施例に係る冗長メモリセル選択回
路の特徴は、全体での冗長ワード線グループ数と選択用
ヒューズ回路ブロック数とを少なくし、デバイスの総面
積を小さくでき、また、各メモリセルブロックにおける
救済可能なメモリセルグループの個数を従来の２つから
８つに増やし、冗長メモリセルグループによる救済の自
由度を上げることができるということである。

【００９４】（第４の実施例）以下、本発明の第４の実
施例に係る冗長メモリセル選択回路について図８及び図
１２を参照しながら説明する。

【００９５】図８は上記第４の実施例に係る冗長メモリ
セル選択回路を示し、図１２は図８における選択用ヒュ
ーズ回路ブロックＦＢ３０を示しており、選択用ヒュー
ズ回路ブロックＦＢ３１〜ＦＢ３７は選択用ヒューズ回
路ブロック３０と同様のものである。

【００９６】図８及び図１２において、ＭＣＢ０〜ＭＣ
Ｂ７はメモリセルブロック、ＭＣＢＲは冗長メモリセル
専用ブロック、ＦＢ３０〜ＦＢ３７は選択用ヒューズ回
路ブロック、ＲＷＬ００，ＲＷＬ１０，…，ＲＷＬ７０
は冗長ワード線グループ、Ａ０〜Ａ８，／Ａ０〜／Ａ８
はアドレス信号、ＳＰＥ０〜ＳＰＥ７，Ｒ３０〜Ｒ３
７，／ＲＡ，Ｎ０１は信号、Ｆ００〜Ｆ１７はヒュー
ズ、ＶＣＣは電源電圧、ＶＳＳは接地電圧、ＱＮ００〜
ＱＮ１７はＮチャネル型ＭＯＳトランジスタ、ＱＰ００
はＰチャネル型ＭＯＳトランジスタである。

【００９７】第４の実施例では、冗長メモリセル選択回
路は、格子状に構成されたワード線とビット線との交点
に形成された複数のメモリセルグループのうちの不良メ
モリセルグループを、予め準備された冗長メモリセル専
用ブロックＭＣＢＲ内の冗長メモリセルグループに置き
換え救済するものである。

【００９８】冗長メモリセル選択回路は、アドレス信号
Ａ６〜Ａ８の論理電圧で選択される８つのメモリセルブ
ロックＭＣＢ０〜ＭＣＢ７と冗長メモリセル専用ブロッ
クＭＣＢＲとを備えている。

【００９９】ここで、例えば、メモリセルブロックＭＣ
Ｂ３の不良メモリセルグループを冗長ワード線グループ
ＲＷＬ００に置き換えたい場合には、選択用ヒューズ回
路ブロックにおいて、メモリセルブロックＭＣＢ３の不
良メモリセルグループのアドレスが選択されるように１
８本のヒューズＦ００〜Ｆ１７のうちの半分の９本が切
断される。

【０１００】以下、第４の実施例に係る冗長メモリセル
選択回路の回路動作について説明する。図１２は選択用
ヒューズ回路ブロックＦＢ３０を示しており、選択用ヒ
ューズ回路ブロックＦＢ３１〜ＦＢ３７は選択用ヒュー
ズ回路ブロック３０と同様のものである。

【０１０１】図１２において、まず、信号／ＲＡが論理
電圧“Ｌ”となり、Ｐチャネル型ＭＯＳトランジスタＱ
Ｐ００がオンし、信号Ｎ０１が論理電圧“Ｈ”となる。
この後、信号／ＲＡが論理電圧“Ｈ”となり、次に、ア
ドレス信号Ａ０〜Ａ８，／Ａ０〜／Ａ８が選択されたア
ドレスを出力する。ここで、アドレス信号／Ａ０〜／Ａ
８はアドレス信号Ａ０〜Ａ８の逆の論理電圧信号であ
る。

【０１０２】アドレス信号Ａ０〜Ａ８，／Ａ０〜／Ａ８
がＮチャネル型ＭＯＳトランジスタＱＮ００〜ＱＮ１７
のゲートにそれぞれ入力され、１８個のＮチャネル型Ｍ
ＯＳトランジスタＱＮ００〜ＱＮ１７のうちの半分の９
つがオンする。

【０１０３】このとき、選択されたアドレスに対応する
ヒューズが９本とも切断されている場合には、信号Ｎ０
１は論理電圧“Ｈ”となり、信号Ｒ３０は論理電圧
“Ｌ”の状態に保持される。

【０１０４】このようにして、メモリセルブロックＭＣ
Ｂ３の不良メモリセルグループを、冗長メモリセル専用
ブロックＭＣＢＲの冗長ワード線グループＲＷＬ００に
接続された冗長メモリセルグループに置き換えることが
可能となる。

【０１０５】以上のように、第４の実施例に係る冗長メ
モリセル選択回路では、８つの選択用ヒューズ回路ブロ
ックが準備され、１つの選択用ヒューズ回路ブロックに
対して１８本のヒューズが必要で、総ヒューズ本数は１
８×８＝１４４本である。従来例の１９２本に対して７
５％に減少される。

【０１０６】第４の実施例に係る冗長メモリセル選択回
路の特徴は、第３の実施例と同様に、全体での冗長ワー
ド線グループ数と選択用ヒューズ回路ブロック数とが少
なくなるためデバイスの総面積を小さくでき、また、各
メモリセルブロックにおける救済可能なメモリセルグル
ープを従来の２つから８つに増やし、冗長メモリセルグ
ループによる救済の自由度を上げることができるという
ことである。

【０１０７】（第５の実施例）以下、本発明の第５の実
施例に係る冗長メモリセル選択回路について図９，図１
３及び図１４を参照しながら説明する。

【０１０８】図９は上記第５の実施例に係る冗長メモリ
セル選択回路を示し、図１３は図９における選択用ヒュ
ーズ回路ブロックＦＢ４０を示し、図１４は図９におけ
るアドレス変換回路ブロックＡＴＣ６６を示しており、
アドレス変換回路ブロックＡＴＣ７６，８６はアドレス
変換回路ブロックＡＴＣ６６と同様のものである。

【０１０９】ＭＣＢ０〜ＭＣＢ８はメモリセルブロッ
ク、ＦＢ４０は選択用ヒューズ回路ブロック、Ａ０〜Ａ
８、／Ａ０〜／Ａ８はアドレス信号、Ａ６Ｒ，Ａ７Ｒ，
Ａ８Ｒ，／Ａ６Ｒ，／Ａ７Ｒ，／Ａ８Ｒは内部変換アド
レス信号、ＡＲ，／ＡＲ，／ＲＡ，Ｎ０１は信号、Ｆ０
０〜Ｆ０５はヒューズ、ＶＣＣは電源電圧、ＶＳＳは接
地電圧、ＱＮ００〜ＱＮ０５はＮチャネル型ＭＯＳトラ
ンジスタ、ＱＰ００はＰチャネル型ＭＯＳトランジス
タ、ＡＴＣ６６，ＡＴＣ７６，ＡＴＣ８６はアドレス変
換回路ブロックである。

【０１１０】第５の実施例では、冗長メモリセル選択回
路は，ＭＣＢ０〜ＭＣＢ８の９つのメモリセルブロック
を備え、この９つのメモリセルブロックのうちの１つを
予備のメモリセルブロックとし、不良のない８つのメモ
リセルブロックを選択して使用するものである。

【０１１１】メモリセルブロックＭＣＢはアドレス信号
Ａ６〜Ａ８の論理電圧で選択されるように構成されてい
る。

【０１１２】例えば、メモリセルブロックＭＣＢ３に不
良がある場合、選択用ヒューズ回路ブロックＦＢ４０内
のヒューズＦ０１，Ｆ０３，Ｆ０４が切断される。

【０１１３】以下、第５の実施例に係る冗長メモリセル
選択回路の回路動作について説明する。

【０１１４】図１３は選択用ヒューズ回路ブロックＦＢ
４０を示しており、図１３において、まず、信号／ＲＡ
が論理電圧“Ｌ”となり、Ｐチャネル型ＭＯＳトランジ
スタＱＰ００がオンし、信号Ｎ０１が論理電圧“Ｈ”と
なる。このあと、信号／ＲＡが論理電圧“Ｈ”となり、
次に、アドレス信号Ａ６〜Ａ８，／Ａ６〜／Ａ８が、選
択されたメモリセルブロック選択アドレスを出力する。
ここで、アドレス信号／Ａ６〜／Ａ８はアドレス信号Ａ
６〜Ａ８の逆の論理電圧信号である。

【０１１５】メモリセルブロックＭＣＢ３に対応するメ
モリセルブロック選択アドレスが選択されると、信号Ｎ
０１は論理電圧“Ｈ”となり、信号ＡＲは論理電圧
“Ｈ”の状態に保持される。

【０１１６】このようにして、メモリセルブロックＭＣ
Ｂ３の代わりにメモリセルブロックＭＣＢ８が選択され
メモリセルブロックの置き換えが可能となる。

【０１１７】第５の実施例に係る冗長メモリセル選択回
路の特徴は、不良のあるメモリセルブロックをメモリセ
ルブロックごと置き換えることができるということであ
る。

【０１１８】（第６の実施例）以下、本発明の第６の実
施例に係る冗長メモリセル選択回路について図１０，図
１３及び図１４を参照しながら説明する。

【０１１９】図１０は上記第６の実施例に係る冗長メモ
リセル選択回路を示し、図１３は図１０における選択用
ヒューズ回路ブロックＦＢ４０を示し、図１４は図１０
におけるアドレス変換回路ブロックＡＴＣ６６を示して
おり、アドレス変換回路ブロックＡＴＣ７６，ＡＴＣ８
６はアドレス変換回路ブロックＡＴＣ６６と同様のもの
である。ここでは、図１０における選択用ヒューズ回路
ブロックＦＢ１００〜ＦＢ１０７は図１８に示す従来例
に係る冗長メモリセル選択回路の選択用ヒューズ回路ブ
ロックと同様のものである。

【０１２０】図１０，図１３及び図１４において、ＭＣ
Ｂ０〜ＭＣＢ８はメモリセルブロック、ＦＢ１００〜Ｆ
Ｂ１０７，ＦＢ４０は選択用ヒューズ回路ブロック、Ｒ
ＷＬ００〜ＲＷＬ０８は冗長ワード線グループ、Ａ０〜
Ａ８，／Ａ０〜／Ａ８はアドレス信号、Ａ６Ｒ，Ａ７
Ｒ，Ａ８Ｒ，／Ａ６Ｒ，／Ａ７Ｒ，／Ａ８Ｒは内部変換
アドレス信号、ＡＲ，／ＡＲ，／ＲＡ，Ｎ０１は信号、
Ｆ００〜Ｆ０５はヒューズ、ＶＣＣは電源電圧、ＶＳＳ
は接地電圧、ＱＮ００〜ＱＮ０５はＮチャネル型ＭＯＳ
トランジスタ、ＱＰ００はＰチャネル型ＭＯＳトランジ
スタ、ＡＴＣ６６，ＡＴＣ７６，ＡＴＣ８６はアドレス
変換回路ブロックである。

【０１２１】第６の実施例に係る冗長メモリセル選択回
路は、第５の実施例における各メモリセルブロックに冗
長ワード線グループを設けたものであり、ＭＣＢ０〜Ｍ
ＣＢ８の９つのメモリセルブロックを備え、この９つの
メモリセルブロックＭＣＢ０〜ＭＣＢ８のうちの１つを
予備のメモリセルブロックとし、不良の少ない８つのメ
モリセルブロックを選択して使用し、また、各メモリセ
ルブロック内の不良メモリセルグループは冗長ワード線
グループに接続された冗長メモリセルグループと置き換
えるものである。メモリセルブロックの選択方法は第５
の実施例と同様である。また、各メモリセルブロック内
の不良メモリセルグループの置き換えは従来例と同様で
ある。

【０１２２】第６の実施例に係る冗長メモリセル選択回
路の特徴は、不良のあるメモリセルブロックをメモリセ
ルブロックごと置き換えると共に、各メモリセルブロッ
ク内において不良メモリセルグループを冗長メモリセル
グループに置き換えることができるということである。

【０１２３】なお、第６の実施例においては、選択用ヒ
ューズ回路ブロックとして従来例と同様のものが用いら
れているが、選択用ヒューズ回路ブロックとして第１の
実施例と同様のものが用いられることにより、さらに、
選択用ヒューズ回路ブロックの個数を減じることがで
き、デバイスの面積を小さくすることができる。

【０１２４】（第７の実施例）以下、本発明の第７の実
施例に係る冗長メモリセル選択回路について図１１，図
１２，図１３及び図１４を参照しながら説明する。

【０１２５】図１１は上記第７の実施例に係る冗長メモ
リセル選択回路を示し、図１２は図１１における選択用
ヒューズ回路ブロックＦＢ３０を示しており、選択用ヒ
ューズ回路ブロックＦＢ３１〜Ｂ３７は選択用ヒューズ
回路ブロックＦＢ３０と同様のものであり、図１３は図
１１における選択用ヒューズ回路ブロックＦＢ４０を示
し、図１４は図１１におけるアドレス変換回路ブロック
ＡＴＣ６６を示しており、アドレス変換回路ブロックＡ
ＴＣ７６，ＡＴＣ８６はアドレス変換回路ブロックＡＴ
Ｃ６６と同様のものである。

【０１２６】図１１，図１２，図１３及び図１４におい
て、ＭＣＢ０〜ＭＣＢ８はメモリセルブロック、ＦＢ３
０〜ＦＢ３７，ＦＢ４０は選択用ヒューズ回路ブロッ
ク、Ａ０〜Ａ８，／Ａ０〜／Ａ８はアドレス信号、Ａ６
Ｒ，Ａ７Ｒ，Ａ８Ｒ，／Ａ６Ｒ，／Ａ７Ｒ，／Ａ８Ｒは
内部変換アドレス信号、ＳＰＥＸ，Ｒ３０〜Ｒ３７，Ａ
Ｒ，／ＡＲ，ＡＲＸ，／ＲＡ，Ｎ０１は信号、Ｆ００〜
Ｆ１７はヒューズ、ＶＣＣは電源電圧、ＶＳＳは接地電
圧、ＱＮ００〜ＱＮ１７はＮチャネル型ＭＯＳトランジ
スタ、ＱＰ００はＰチャネル型ＭＯＳトランジスタ、Ａ
ＴＣ６６，ＡＴＣ７６，ＡＴＣ８６はアドレス変換回路
ブロックである。

【０１２７】第７の実施例に係る冗長メモリセル選択回
路は、第５の実施例において選択されないメモリセルブ
ロックのメモリセルグループを冗長メモリセルグループ
として使用するものである。

【０１２８】冗長メモリセル選択回路は、ＭＣＢ０〜Ｍ
ＣＢ８の９つのメモリセルブロックを備え、この９つの
ＭＣＢ０〜ＭＣＢ８のうちの１つを予備のメモリセルブ
ロックとし、８つのメモリセルブロックを選択して使用
し、また、選択される８つのメモリセルブロック内の不
良メモリセルグループに対しては上記予備のメモリセル
ブロックのメモリセルグループを冗長メモリセルグルー
プとして使用する。メモリセルブロックの選択方法は第
５の実施例と同様である。また、各メモリセルブロック
内の不良メモリセルグループの置き換えについては、選
択用ヒューズ回路ブロックＦＢ３０〜ＦＢ３７に記憶さ
れたアドレスが選択されるとアドレス変換回路ブロック
ＡＴＣ６６〜ＡＴＣ８６が動作しないようにして実現さ
れている。

【０１２９】第７の実施例に係る冗長メモリセル選択回
路の特徴は、不良のあるメモリセルブロックをメモリセ
ルブロックごと置き換えると共に、各メモリセルブロッ
ク内の不良メモリセルグループを予備のメモリセルブロ
ック内のメモリセルグループに置き換えることができる
ということである。

【０１３０】（第８の実施例）以下、本発明の第８の実
施例に係る冗長メモリセル選択回路について図１５を参
照しながら説明する。

【０１３１】図１５は上記第８の実施例に係る冗長メモ
リセル選択回路の各メモリセルブロックを示しており、
上記第８の実施例に係る冗長メモリセル選択回路は図９
に示す第５の実施例に係る冗長メモリセル選択回路と同
様のものである。

【０１３２】図１５において、Ｖ１１はビット線プリチ
ャージ電源、Ｆ１１０はヒューズ、ＢＥはビット線イコ
ライズ及びプリチャージ回路、ＭＣはメモリセル、ＳＡ
はセンスアンプ回路、Ｃはメモリセルキャパシタ、Ｑ
Ｎ，ＱＮＭはＮチャネル型ＭＯＳトランジスタ、ＱＰは
Ｐチャネル型ＭＯＳトランジスタ、ＶＢＰ，ＳＢＰ，Ｖ
ＣＰ，ＳＡＰ，ＳＡＮは信号、ＷＬ１，ＷＬ２，…，Ｗ
Ｌ２５５，ＷＬ２５６はワード線、ＢＬ１，ＢＬ２，
…，ＢＬ５１２，／ＢＬ１，／ＢＬ２，…，／ＢＬ５１
２はビット線である。

【０１３３】第８の実施例では、冗長メモリセル選択回
路は、ヒューズＦ１１０を切断することによってビット
線のプリチャージ電源ノード信号ＶＢＰの伝送線をビッ
ト線プリチャージ電源Ｖ１１と切り離すことができるも
のである。

【０１３４】また、デバイスが待機状態のときには、ビ
ット線イコライズ及びプリチャージ信号ＳＢＰは論理電
圧“Ｈ”であり、ビット線ＢＬ１〜ＢＬ５１２，／ＢＬ
１〜／ＢＬ５１２はビット線のプリチャージ電源ノード
信号ＶＢＰの伝送線とそれぞれ接続されている一方、ワ
ード線ＷＬ１〜ＷＬ２５６は接地電圧ＶＳＳとそれぞれ
接続されている。

【０１３５】第８の実施例に係る冗長メモリセル選択回
路の特徴は、製造工程上でメモリセルブロックのビット
線とワード線とが短絡する不良が発生した場合には、こ
のような不良が生じたメモリセルブロックを使用しない
と共に、ヒューズＦ１１０を切断しビット線のプリチャ
ージ電源ノード信号ＶＢＰの伝送線とビット線プリチャ
ージ電源Ｖ１１とを切り離すことによって、ビット線と
ワード線との電位を同一にすることにより電源電流不良
から救済することができるということである。

【０１３６】（第９の実施例）以下、本発明の第９の実
施例に係る冗長メモリセル選択回路について図１６を参
照しながら説明する。

【０１３７】図１６は上記第９の実施例に係る冗長メモ
リセル選択回路の各選択用ヒューズ回路ブロックを示し
ており、当該選択用ヒューズ回路ブロックは１度記憶し
たアドレスをキャンセルする機能を有している。上記第
９の実施例に係る冗長メモリセル選択回路の全体の構成
は選択用ヒューズ回路ブロックを除き図１７に示す従来
例に係る冗長メモリセル選択回路と同様である。

【０１３８】図１６において、Ａ０〜Ａ８，／Ａ０〜／
Ａ８はアドレス信号、Ｆ００〜Ｆ１１，Ｆ１２０はヒュ
ーズ、／ＲＡ，Ｎ１２１〜Ｎ１２３，Ｒ００，ＡＡＬＬ
は信号、ＶＣＣは電源電圧、ＶＳＳは接地電圧、ＱＮ０
０〜ＱＮ１１，ＱＮ１２１はＮチャネル型ＭＯＳトラン
ジスタ、ＱＰ００，ＱＰ１２１はＰチャネル型ＭＯＳト
ランジスタである。信号ＡＡＬＬはアドレス信号Ａ０〜
Ａ８が決まると論理電圧“Ｈ”となる信号である。

【０１３９】第９の実施例において、冗長メモリセルグ
ループにより救済される不良メモリセルグループのアド
レスを記憶する方法としては、従来例と同様に、図１６
に示す選択用ヒューズ回路ブロックの１２本のヒューズ
Ｆ００〜Ｆ１１のうち、選択するアドレスに対応する６
本を切断すれば良い。また、選択用ヒューズ回路ブロッ
クが１度記憶したアドレスをキャンセルするには、ヒュ
ーズＦ１２０を切断すれば良い。

【０１４０】第９の実施例に係る冗長メモリセル選択回
路の特徴は、１度記憶したアドレスをキャンセルする機
能を有した選択用ヒューズ回路ブロックを備えることに
より、もし、不良メモリセルグループと置き換えられた
冗長メモリセルグループが不良である場合に、選択用ヒ
ューズ回路ブロックが記憶している上記不良メモリセル
グループのアドレスをキャンセルし、他の選択用ヒュー
ズ回路ブロックに新たに上記不良メモリセルグループの
アドレスが記憶されることにより、上記不良のメモリセ
ルグループを他の冗長メモリセルグループに置き換える
ことが可能であり、冗長メモリセルグループによる救済
率を大幅に向上させることができるということである。

【０１４１】

【発明の効果】以上説明したように、請求項１、請求項
３及び請求項４の発明に係る冗長メモリセル選択回路に
よると、準備された冗長メモリセルグループの個数より
も少ない個数の選択用ヒューズ回路ブロックですべての
冗長メモリセルグループのうちのいずれかを選択するこ
とが可能であるため、冗長メモリセルグループによる救
済率を低下させることなく、大きなレイアウト面積を必
要とする選択用ヒューズ回路ブロックの総面積を小さく
することができるので、デバイス全体の面積を小さくす
ることができる。

【０１４２】さらに、請求項２及び請求項５の発明に係
る冗長メモリセル選択回路によると、冗長メモリセルグ
ループによる救済の自由度を高めることができる。

【０１４３】請求項６の発明に係る冗長メモリセル選択
回路によると、冗長メモリセルグループによる救済の自
由度を低下させることなく全体の冗長メモリセルグルー
プ数と選択用ヒューズ回路ブロック数とを少なくするこ
とができるため、デバイス全体の面積を小さくすること
ができる。また、冗長メモリセルグループによる救済率
を向上させることができる。

【０１４４】請求項７の発明に係る冗長メモリセル選択
回路によると、全体での冗長メモリセルグループ数と選
択用ヒューズ回路ブロック数とを少なくすることができ
るため、デバイスの総面積を小さくできる。また、各メ
モリセルブロックにおける救済可能なメモリセルグルー
プ数を増やすことができ、冗長メモリセルグループによ
る救済の自由度を上げることができる。

【０１４５】請求項８、請求項９、請求項１０及び請求
項１１の発明に係る冗長メモリセル選択回路によると、
不良箇所があるメモリセルブロックをメモリセルブロッ
クごと置き換えることができる。

【０１４６】請求項１２の発明に係る冗長メモリセル選
択回路によると、不良メモリセルグループと置き換えら
れた冗長メモリセルグループが不良である場合に、上記
不良メモリセルグループを他の冗長メモリセルグループ
に置き換えることが可能である。従って、冗長メモリセ
ルグループによる救済率を大幅に向上させることができ
る。

【０１４７】以上のような結果、本発明によると、チッ
プ面積の増大を抑制し、安価で高歩留まりの冗長メモリ
セル選択回路を提供することができる。ひいては、より
安価な半導体メモリ装置を供給することができるという
大きな効果が得られる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る冗長メモリセル選
択回路を示すブロック図である。

【図２】上記第１の実施例に係る冗長メモリセル選択回
路の選択用ヒューズ回路ブロックを示す回路図である。

【図３】本発明の第２の実施例に係る冗長メモリセル選
択回路を示すブロック図である。

【図４】上記第２の実施例に係る冗長メモリセル選択回
路の選択用ヒューズ回路ブロックを示す回路図である。

【図５】本発明の第３の実施例に係る冗長メモリセル選
択回路を示すブロック図である。

【図６】上記第３の実施例に係る冗長メモリセル選択回
路の選択用ヒューズ回路ブロックを示す回路図である。

【図７】上記第３の実施例に係る冗長メモリセル選択回
路のアドレス変換回路ブロックを示す回路図である。

【図８】本発明の第４の実施例に係る冗長メモリセル選
択回路を示すブロック図である。

【図９】本発明の第５の実施例に係る冗長メモリセル選
択回路を示すブロック図である。

【図１０】本発明の第６の実施例に係る冗長メモリセル
選択回路を示すブロック図である。

【図１１】本発明の第７の実施例に係る冗長メモリセル
選択回路を示すブロック図である。

【図１２】上記第４及び第７の実施例に係る冗長メモリ
セル選択回路の選択用ヒューズ回路ブロックを示す回路
図である。

【図１３】上記第５，第６及び第７の実施例に係る冗長
メモリセル選択回路の選択用ヒューズ回路ブロックを示
す回路図である。

【図１４】上記第５，第６及び第７の実施例に係る冗長
メモリセル選択回路のアドレス変換回路ブロックを示す
回路図である。

【図１５】本発明の第８の実施例に係る冗長メモリセル
選択回路のメモリセルブロックを示す回路図である。

【図１６】本発明の第９の実施例に係る冗長メモリセル
選択回路の選択用ヒューズ回路ブロックを示す回路図で
ある。

【図１７】従来例に係る冗長メモリセル選択回路を示す
ブロック図である。

【図１８】上記従来例に係る冗長メモリセル選択回路の
選択用ヒューズ回路ブロックを示す回路図である。

【符号の説明】

ＭＣＢ０〜ＭＣＢ８ メモリセルブロック ＭＣＢＲ 冗長メモリセル専用ブロック ＲＷＬ００〜ＲＷＬ７１ 冗長ワード線グループ ＦＢ００〜ＦＢ４０ 選択用ヒューズ回路ブロック ＡＴＣ６１〜ＡＴＣ８６ アドレス変換回路ブロック Ａ０〜Ａ８，／Ａ０〜／Ａ８ アドレス信号 Ｆ００〜Ｆ２０，Ｆ１１０，Ｆ１２０ ヒューズ ＱＮ，ＱＮＭ，ＱＮ００〜ＱＮ２０ Ｎチャネル型ＭＯ
Ｓトランジスタ ＱＰ，ＱＰ００〜ＱＰ０３ Ｐチャネル型ＭＯＳトラン
ジスタ ＱＰ２０，ＱＰ１２１ Ｐチャネル型ＭＯＳトランジス
タ

Claims (12)

【特許請求の範囲】
1. 【請求項１】 それぞれが複数の冗長メモリセルグルー
   プを有する複数のメモリセルブロックと、一の選択用ヒ
   ューズ回路ブロックとを備え、 該一の選択用ヒューズ回路ブロックは、上記複数のメモ
   リセルブロックのいずれかが有する複数の冗長メモリセ
   ルグループのうちの当該一の選択用ヒューズ回路ブロッ
   クと対応する冗長メモリセルグループを選択可能である
   ことを特徴とする冗長メモリセル選択回路。
2. 【請求項２】 上記複数のメモリセルブロックのいずれ
   かが有する複数の冗長メモリセルグループのいずれかを
   選択可能な他の選択用ヒューズ回路ブロックを備えてい
   ることを特徴とする請求項１記載の冗長メモリセル選択
   回路。
3. 【請求項３】 上記一の選択用ヒューズ回路ブロックを
   複数備え、 上記一の選択用ヒューズ回路ブロックの総数は上記冗長
   メモリセルグループの総数よりも少ないことを特徴とす
   る請求項１記載の冗長メモリセル選択回路。
4. 【請求項４】 上記複数のメモリセルブロックのそれぞ
   れは複数のメモリセルグループを有し、 上記一の選択用ヒューズ回路ブロックは、上記複数のメ
   モリセルブロックとそれぞれ対応するメモリセルブロッ
   ク選択アドレスのいずれかを記憶すると共に、当該一の
   選択用ヒューズ回路ブロックが記憶するメモリセルブロ
   ック選択アドレスと対応するメモリセルブロックが有す
   る上記複数のメモリセルグループとそれぞれ対応するメ
   モリセルグループ選択アドレスのいずれかを記憶し、 上記一の選択用ヒューズ回路ブロックに記憶されたメモ
   リセルブロック選択アドレス及びメモリセルグループ選
   択アドレスが選択された場合に、当該メモリセルブロッ
   ク選択アドレスと対応するメモリセルブロックが有する
   上記複数のメモリセルグループのうちの当該メモリセル
   グループ選択アドレスと対応するメモリセルグループ
   を、当該メモリセルブロック選択アドレスと対応するメ
   モリセルブロックが有する上記複数の冗長メモリセルグ
   ループのうちの当該一の選択用ヒューズ回路ブロックと
   対応する冗長メモリセルグループに置き換えることがで
   きるように構成されていることを特徴とする請求項１記
   載の冗長メモリセル選択回路。
5. 【請求項５】 それぞれがＭ（Ｍは自然数）個の冗長メ
   モリセルグループ及び複数のメモリセルグループを有す
   る複数のメモリセルブロックと、第１，第２，第３，
   …，第Ｍ−１，第Ｍの選択用ヒューズ回路ブロックとを
   備え、 該第１，第２，第３，…，第Ｍ−１，第Ｍの選択用ヒュ
   ーズ回路ブロックの総数はＬ（Ｌは自然数）個であり、 上記第１，第２，第３，…，第Ｍ−１，第Ｍの選択用ヒ
   ューズ回路ブロックのそれぞれである第Ｎの選択用ヒュ
   ーズ回路ブロック（Ｎは１≦Ｎ≦Ｍを満たす自然数）
   は、上記複数のメモリセルブロックのいずれかが有する
   Ｍ個の冗長メモリセルグループのうちの当該第Ｎの選択
   用ヒューズ回路ブロックと対応するＮ個の冗長メモリセ
   ルグループのいずれかを選択することができ、 上記第Ｎの選択用ヒューズ回路ブロックの総数は、 ［｛Ｌ×（Ｍ−Ｎ＋１）｝／Ｍ］−１＜Ｋ≦｛Ｌ×（Ｍ
   −Ｎ＋１）｝／Ｍ を満たす自然数であるＫ個以下であり、 上記第１の選択用ヒューズ回路ブロックは、上記複数の
   メモリセルブロックとそれぞれ対応するメモリセルブロ
   ック選択アドレスのいずれかを記憶すると共に、当該第
   １の選択用ヒューズ回路ブロックが記憶するメモリセル
   ブロック選択アドレスと対応するメモリセルブロックが
   有する上記複数のメモリセルグループとそれぞれ対応す
   るメモリセルグループ選択アドレスのいずれかを記憶
   し、 上記第１の選択用ヒューズ回路ブロックに記憶されたメ
   モリセルブロック選択アドレス及びメモリセルグループ
   選択アドレスが選択された場合に、当該メモリセルブロ
   ック選択アドレスと対応するメモリセルブロックが有す
   る複数のメモリセルグループのうちの当該メモリセルグ
   ループ選択アドレスと対応するメモリセルグループを、
   当該メモリセルブロック選択アドレスと対応するメモリ
   セルブロックが有するＭ個の冗長メモリセルグループの
   うちの当該第１の選択用ヒューズ回路ブロックと対応す
   る冗長メモリセルグループに置き換えることができるよ
   うに構成されていることを特徴とする冗長メモリセル選
   択回路。
6. 【請求項６】 それぞれがメモリセルグループ及び冗長
   メモリセルグループを有する複数のメモリセルブロック
   と、該複数のメモリセルブロックのいずれかが有するメ
   モリセルグループを当該メモリセルグループを有するメ
   モリセルブロック以外のメモリセルブロックのいずれか
   が有する冗長メモリセルグループに置き換えることが可
   能な選択用ヒューズ回路ブロックとを備えていることを
   特徴とする冗長メモリセル選択回路。
7. 【請求項７】 それぞれがメモリセルグループを有する
   複数のメモリセルブロックと、冗長メモリセルグループ
   だけを有する冗長メモリセル専用ブロックと、上記複数
   のメモリセルブロックのいずれかが有するメモリセルグ
   ループを上記冗長メモリセル専用ブロックが有する冗長
   メモリセルグループに置き換えることが可能な選択用ヒ
   ューズ回路ブロックとを備えていることを特徴とする冗
   長メモリセル選択回路。
8. 【請求項８】 それぞれがメモリセルグループを有する
   複数の第１のメモリセルブロックと、メモリセルグルー
   プを有する第２のメモリセルブロックと、上記複数の第
   １のメモリセルブロックのいずれかを上記第２のメモリ
   セルブロックに置き換えることが可能な一の選択用ヒュ
   ーズ回路ブロックとを備えていることを特徴とする冗長
   メモリセル選択回路。
9. 【請求項９】 上記複数の第１及び第２のメモリセルブ
   ロックのそれぞれは冗長メモリセルグループを有し、 上記複数の第１及び第２のメモリセルブロックのいずれ
   かが有するメモリセルグループを当該メモリセルグルー
   プを有する第１または第２のメモリセルブロックが有す
   る冗長メモリセルグループに置き換えることが可能な他
   の選択用ヒューズ回路ブロックを備えていることを特徴
   とする請求項８記載の冗長メモリセル選択回路。
10. 【請求項１０】 上記複数の第１のメモリセルブロック
    のうちの上記第２のメモリセルブロックに置き換えられ
    る第１のメモリセルブロックが有するメモリセルグルー
    プを冗長メモリセルグループとして選択可能な他の選択
    用ヒューズ回路ブロックを備えていることを特徴とする
    請求項８記載の冗長メモリセル選択回路。
11. 【請求項１１】 上記複数の第１のメモリセルブロック
    のそれぞれはビット線及びワード線を有し、 上記複数の第１のメモリセルブロックのうちの上記第２
    のメモリセルブロックに置き換えられる第１のメモリセ
    ルブロックが有するビット線とワード線とを同電位にす
    ることができるように構成されていることを特徴とする
    請求項８記載の冗長メモリセル選択回路。
12. 【請求項１２】 複数のメモリセルグループと、複数の
    冗長メモリセルグループと、上記複数のメモリセルグル
    ープとそれぞれ対応する複数のメモリセルグループ選択
    アドレスのいずれかを記憶し且つ記憶されたメモリセル
    グループ選択アドレスと対応するメモリセルグループを
    上記複数の冗長メモリセルグループのいずれかに置き換
    える選択用ヒューズ回路ブロックとを備え、 該選択用ヒューズ回路ブロックは記憶されたメモリセル
    グループ選択アドレスをキャンセル可能であることを特
    徴とする冗長メモリセル選択回路。