JPH0644795A - 冗長メモリセル選択回路 - Google Patents
冗長メモリセル選択回路Info
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- JPH0644795A JPH0644795A JP5055284A JP5528493A JPH0644795A JP H0644795 A JPH0644795 A JP H0644795A JP 5055284 A JP5055284 A JP 5055284A JP 5528493 A JP5528493 A JP 5528493A JP H0644795 A JPH0644795 A JP H0644795A
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Abstract
りの冗長メモリセル選択回路を提供する。 【構成】 冗長メモリセル選択回路は、それぞれが第1
組及び第2組の冗長メモリセルグループを有する8つの
メモリセルブロックMCB0〜MCB7と、8つの選択
用ヒューズ回路ブロックFB00〜FB07とを備えて
いる。選択用ヒューズ回路ブロックFB00,FB0
2,FB04及びFB06のそれぞれは、メモリセルブ
ロックMCB0〜MCB7のいずれかが有する第1組の
冗長ワード線グループRWL00,RWL10,…,R
WL60またはRWL70を選択することが可能であ
る。一方、選択用ヒューズ回路ブロックFB01,FB
03,FB05及びFB07のそれぞれは、メモリセル
ブロックMCB0〜MCB7のいずれかが有する第2組
の冗長ワード線グループRWL01,RWL11,…,
RWL61またはRWL71を選択することが可能であ
る。
Description
うちの不良メモリセルグループを、予め準備された冗長
メモリセルグループに置き換え救済する冗長メモリセル
選択回路に関するものである。
い、メモリセルグループの高集積化、高密度化が進んで
いる。このために、製造工程上でメモリセルグループが
不良となることがある。これらの不良メモリセルグルー
プを冗長メモリセル選択回路により、予め用意した冗長
メモリセルグループに置き換えることでデバイスを良品
として救済することが行われている。これはデバイスの
歩留まりを向上させる上で必須の技術となっている。こ
のため、製造工程上での不良メモリセルグループを効率
的に救済できる数の冗長メモリセルグループを準備した
冗長メモリセル選択回路を設計することが、デバイスの
歩留まりを向上させる上で重要なポイントとなる。
路について図17及び図18を参照しながら説明する。
回路を示し、図18は図17における選択用ヒューズ回
路ブロックFB100を示しており、選択用ヒューズ回
路ブロックFB101〜FB115は選択用ヒューズ回
路ブロックFB100と同様のものである。
CB7はメモリセルブロック、FB100〜FB115
は選択用ヒューズ回路ブロック、RWL00,RWL0
1,RWL10,RWL11,…,RWL70,RWL
71は冗長ワード線グループ、A0〜A8,/A0〜/
A8はアドレス信号、SPE0,SPE1,R00,R
01,R10,R11,…,R70,R71,/RA,
N01は信号、F00〜F11はヒューズ、VCCは電
源電圧、VSSは接地電圧、QN00〜QN14はNチ
ャネル型MOSトランジスタ、QP00はPチャネル型
MOSトランジスタである。
格子状に構成されたワード線とビット線との交点に形成
された複数のメモリセルグループのうちの不良メモリセ
ルグループを、冗長ワード線グループに接続され予め準
備された冗長メモリセルグループに置き換え救済するも
のである。
A6〜A8の信号の論理電圧でそれぞれ選択される8個
のメモリセルブロックMCB0〜MCB7を有してい
る。
つの冗長ワード線グループが準備されている。例えば、
メモリセルブロックMCB2に対してはRWL20,R
WL21の2つの冗長ワード線グループが設けられてい
る。つまり、全体として16個の冗長ワード線グループ
が準備されている。
ため、16個の冗長ワード線グループにそれぞれ応じて
16個の選択用ヒューズ回路ブロックFB100〜FB
115が設けられている。例えば、メモリセルブロック
MCB2のRWL20,RWL21の2つの冗長ワード
線グループを使用したい場合には、選択用ヒューズ回路
ブロックFB104,FB105において不良メモリセ
ルグループのアドレスに対応するヒューズをそれぞれ切
断することによって、通常ワード線グループが冗長ワー
ド線グループにそれぞれ置き換えられこれらの冗長ワー
ド線グループが使用される。
路の詳細な回路動作について図18を参照しながら説明
する。図18は選択用ヒューズ回路ブロックFB100
を示しており、選択用ヒューズ回路ブロックFB101
〜FB115は選択用ヒューズ回路ブロックFB100
と同様のものである。
下Lと記す)”となり、Pチャネル型MOSトランジス
タQP00がオンし、信号N01が論理電圧“High
(以下Hと記す)”となる。このあと、信号/RAが論
理電圧“H”となり、次に、はじめはすべて論理電圧
“L”であるアドレス信号A0〜A5,/A0〜/A5
が選択された不良メモリセルグループのアドレスに変化
する。ここで、アドレス信号/A0〜/A5はアドレス
信号A0〜A5の逆の論理電圧信号である。
〜/A5がNチャネル型MOSトランジスタQN00〜
QN11のゲートにそれぞれ入力され、12個のNチャ
ネル型MOSトランジスタN00〜QN11のうちの半
分の6つがオンする。
の、選択された不良メモリセルグループのアドレスに対
応する6本のヒューズが切断されており、且つ、メモリ
セルブロックMCB0のメモリセルブロック選択アドレ
スが選択されていると、信号N01は論理電圧“H”と
なり、信号R00は論理電圧“L”となる。そして、信
号SPE0が論理電圧“H”となり、メモリセルブロッ
クMCB0のメモリセルブロック選択アドレスに対応す
るアドレス信号と上記信号SPE0との論理積信号によ
り冗長ワード線グループRWL00が選択される。
ル選択回路では、8つのメモリセルブロックのそれぞれ
に2つの冗長ワード線グループが準備されているため、
2×8=16個の選択用ヒューズ回路ブロックが必要で
ある。そして、1個の選択用ヒューズ回路ブロックに対
して12本のヒューズが必要であり、総ヒューズ本数は
12×16=192本となる。
な従来例に係る冗長メモリセル選択回路においては、メ
モリセルブロックのそれぞれに対して必要な冗長ワード
線グループと選択用ヒューズ回路ブロックとを準備する
ため、多くの冗長ワード線グループと選択用ヒューズ回
路ブロックとが必要とされるのでレイアウト上大きな面
積を必要とし、デバイス全体の面積が拡大し、1デバイ
ス当たりのコストが増大するという問題がある。また、
冗長ワード線グループの数即ち冗長メモリセルグループ
の数が多くなることにより冗長メモリセルグループ自身
が不良である確率が高くなり、不良メモリセルグループ
を冗長メモリセルグループに置き換えることによりデバ
イスを良品として救済する冗長メモリセルグループによ
る救済率が低下するという問題がある。
て、チップ面積の増大を抑制し、安価で高歩留まりの冗
長メモリセル選択回路を提供することを目的とする。
め、請求項1の発明は、複数のメモリセルブロックのい
ずれかが有する複数の冗長メモリセルグループのうちの
1つの冗長メモリセルグループを選択することができる
選択用ヒューズ回路ブロックを設けることによって、準
備された冗長メモリセルグループの個数より少ない個数
の選択用ヒューズ回路ブロックですべての冗長メモリセ
ルグループのうちのいずれかを選択可能にするものであ
る。
は、冗長メモリセル選択回路を対象とし、それぞれが複
数の冗長メモリセルグループを有する複数のメモリセル
ブロックと、一の選択用ヒューズ回路ブロックとを備
え、該一の選択用ヒューズ回路ブロックは、上記複数の
メモリセルブロックのいずれかが有する複数の冗長メモ
リセルグループのうちの当該一の選択用ヒューズ回路ブ
ロックと対応する冗長メモリセルグループを選択可能で
ある構成とするものである。
の発明の構成に、上記複数のメモリセルブロックのいず
れかが有する複数の冗長メモリセルグループのいずれか
を選択可能な他の選択用ヒューズ回路ブロックを備えて
いる構成を付加するものである。
の発明の構成に、上記一の選択用ヒューズ回路ブロック
を複数備え、上記一の選択用ヒューズ回路ブロックの総
数は上記冗長メモリセルグループの総数よりも少ない構
成を付加するものである。
の発明の構成に、上記複数のメモリセルブロックのそれ
ぞれは複数のメモリセルグループを有し、上記一の選択
用ヒューズ回路ブロックは、上記複数のメモリセルブロ
ックとそれぞれ対応するメモリセルブロック選択アドレ
スのいずれかを記憶すると共に、当該一の選択用ヒュー
ズ回路ブロックが記憶するメモリセルブロック選択アド
レスと対応するメモリセルブロックが有する上記複数の
メモリセルグループとそれぞれ対応するメモリセルグル
ープ選択アドレスのいずれかを記憶し、上記一の選択用
ヒューズ回路ブロックに記憶されたメモリセルブロック
選択アドレス及びメモリセルグループ選択アドレスが選
択された場合に、当該メモリセルブロック選択アドレス
と対応するメモリセルブロックが有する上記複数のメモ
リセルグループのうちの当該メモリセルグループ選択ア
ドレスと対応するメモリセルグループを、当該メモリセ
ルブロック選択アドレスと対応するメモリセルブロック
が有する上記複数の冗長メモリセルグループのうちの当
該一の選択用ヒューズ回路ブロックと対応する冗長メモ
リセルグループに置き換えることができる構成を付加す
るものである。
リセル選択回路を対象とし、それぞれがM(Mは自然
数)個の冗長メモリセルグループ及び複数のメモリセル
グループを有する複数のメモリセルブロックと、第1,
第2,第3,…,第M−1,第Mの選択用ヒューズ回路
ブロック(Nは2≦N≦Mを満たす自然数)とを備え、
該第1,第2,第3,…,第M−1,第Mの選択用ヒュ
ーズ回路ブロックの総数はL(Lは自然数)個であり、
上記第1,第2,第3,…,第M−1,第Mの選択用ヒ
ューズ回路ブロックのそれぞれである第Nの選択用ヒュ
ーズ回路ブロック(Nは1≦N≦Mを満たす自然数)
は、上記複数のメモリセルブロックのいずれかが有する
M個の冗長メモリセルグループのうちの当該第Nの選択
用ヒューズ回路ブロックと対応するN個の冗長メモリセ
ルグループのいずれかを選択することができ、上記第N
の選択用ヒューズ回路ブロックの総数は、[{L×(M
−N+1)}/M]−1<K≦{L×(M−N+1)}
/Mを満たす自然数であるK個以下であり、上記第1の
選択用ヒューズ回路ブロックは、上記複数のメモリセル
ブロックとそれぞれ対応するメモリセルブロック選択ア
ドレスのいずれかを記憶すると共に、当該第1の選択用
ヒューズ回路ブロックが記憶するメモリセルブロック選
択アドレスと対応するメモリセルブロックが有する上記
複数のメモリセルグループとそれぞれ対応するメモリセ
ルグループ選択アドレスのいずれかを記憶し、上記第1
の選択用ヒューズ回路ブロックに記憶されたメモリセル
ブロック選択アドレス及びメモリセルグループ選択アド
レスが選択された場合に、当該メモリセルブロック選択
アドレスと対応するメモリセルブロックが有する複数の
メモリセルグループのうちの当該メモリセルグループ選
択アドレスと対応するメモリセルグループを、当該メモ
リセルブロック選択アドレスと対応するメモリセルブロ
ックが有するM個の冗長メモリセルグループのうちの当
該第1の選択用ヒューズ回路ブロックと対応する冗長メ
モリセルグループに置き換えることができる構成とする
ものである。
明は、一のメモリセルブロックのメモリセルグループを
他のメモリセルブロックの冗長メモリセルグループに置
き換えることが可能な選択用ヒューズ回路ブロックを設
けるものである。
は、冗長メモリセル選択回路を対象とし、それぞれがメ
モリセルグループ及び冗長メモリセルグループを有する
複数のメモリセルブロックと、該複数のメモリセルブロ
ックのいずれかが有するメモリセルグループを当該メモ
リセルグループを有するメモリセルブロック以外のメモ
リセルブロックのいずれかが有する冗長メモリセルグル
ープに置き換えることが可能な選択用ヒューズ回路ブロ
ックとを備えている構成とするものである。
明は、冗長メモリセルグループだけを有する冗長メモリ
セル専用ブロックを設け、メモリセルブロックのメモリ
セルグループを上記冗長メモリセル専用ブロックの冗長
メモリセルグループに置き換えることが可能な選択用ヒ
ューズ回路ブロックを設けるものである。
は、冗長メモリセル選択回路を対象とし、それぞれがメ
モリセルグループを有する複数のメモリセルブロック
と、冗長メモリセルグループだけを有する冗長メモリセ
ル専用ブロックと、上記複数のメモリセルブロックのい
ずれかが有するメモリセルグループを上記冗長メモリセ
ル専用ブロックが有する冗長メモリセルグループに置き
換えることが可能な選択用ヒューズ回路ブロックとを備
えている構成とするものである。
明は、複数のメモリセルブロックのいずれかをメモリセ
ルブロックごと置き換えることが可能な選択用ヒューズ
回路ブロックを設けるものである。
は、冗長メモリセル選択回路を対象とし、それぞれがメ
モリセルグループを有する複数の第1のメモリセルブロ
ックと、メモリセルグループを有する第2のメモリセル
ブロックと、上記複数の第1のメモリセルブロックのい
ずれかを上記第2のメモリセルブロックに置き換えるこ
とが可能な一の選択用ヒューズ回路ブロックとを備えて
いる構成とするものである。
の発明の構成に、上記複数の第1及び第2のメモリセル
ブロックのそれぞれは冗長メモリセルグループを有し、
上記複数の第1及び第2のメモリセルブロックのいずれ
かが有するメモリセルグループを当該メモリセルグルー
プを有する第1または第2のメモリセルブロックが有す
る冗長メモリセルグループに置き換えることが可能な他
の選択用ヒューズ回路ブロックを備えている構成を付加
するものである。
8の発明の構成に、上記複数の第1のメモリセルブロッ
クのうちの上記第2のメモリセルブロックに置き換えら
れる第1のメモリセルブロックが有するメモリセルグル
ープを冗長メモリセルグループとして選択可能な他の選
択用ヒューズ回路ブロックを備えている構成を付加する
ものである。
8の発明の構成に、上記複数の第1のメモリセルブロッ
クのそれぞれはビット線及びワード線を有し、上記複数
の第1のメモリセルブロックのうちの上記第2のメモリ
セルブロックに置き換えられる第1のメモリセルブロッ
クが有するビット線とワード線とを同電位にすることが
できる構成を付加するものである。
発明は、記憶されたメモリセルグループ選択アドレスを
キャンセル可能である選択用ヒューズ回路ブロックを設
けるものである。
段は、冗長メモリセル選択回路を対象とし、複数のメモ
リセルグループと、複数の冗長メモリセルグループと、
上記複数のメモリセルグループとそれぞれ対応する複数
のメモリセルグループ選択アドレスのいずれかを記憶し
且つ記憶されたメモリセルグループ選択アドレスと対応
するメモリセルグループを上記複数の冗長メモリセルグ
ループのいずれかに置き換える選択用ヒューズ回路ブロ
ックとを備え、該選択用ヒューズ回路ブロックは記憶さ
れたメモリセルグループ選択アドレスをキャンセル可能
である構成とするものである。
により、一の選択用ヒューズ回路ブロックは、複数のメ
モリセルブロックのいずれかが有する複数の冗長メモリ
セルグループのうちの1つの冗長メモリセルグループを
選択することができ、つまり、メモリセルブロック数と
同数の冗長メモリセルグループの中から1つを選択する
ことができる。これにより、準備された冗長メモリセル
グループの個数よりも少ない個数の選択用ヒューズ回路
ブロックですべての冗長メモリセルグループのうちのい
ずれかを選択することが可能となる。このため、冗長メ
モリセルグループ数を少なくすることなく即ち冗長メモ
リセルグループによる救済率を低下させることなく、大
きなレイアウト面積を必要とする選択用ヒューズ回路ブ
ロックの総面積を小さくすることができるので、デバイ
ス全体の面積を小さくすることができる。
り、他の選択用ヒューズ回路ブロック,第2,第3,
…,第M−1,第Mの選択用ヒューズ回路ブロックは、
複数のメモリセルブロックのいずれかが有する複数の冗
長メモリセルグループのうちの2つ以上の冗長メモリセ
ルグループの中から1つを選択することが可能である。
このため、冗長メモリセルグループによる救済の自由度
を高めることができる。
ーズ回路ブロックは、一のメモリセルブロックのメモリ
セルグループを当該一のメモリセルブロック以外の他の
メモリセルブロックのいずれかが有する冗長メモリセル
グループに置き換えることが可能である。これにより、
冗長メモリセルグループによる救済の自由度を低下させ
ることなく全体の冗長メモリセルグループ数と選択用ヒ
ューズ回路ブロック数とを少なくすることができるた
め、デバイス全体の面積を小さくすることができる。ま
た、冗長メモリセルグループによる救済率を向上させる
ことができる。
ーズ回路ブロックは、複数のメモリセルブロックのいず
れかが有するメモリセルグループを冗長メモリセル専用
ブロックの冗長メモリセルグループに置き換えることが
可能である。これにより、全体での冗長メモリセルグル
ープ数と選択用ヒューズ回路ブロック数とを少なくする
ことができるため、デバイスの総面積を小さくできる。
また、各メモリセルブロックにおける救済可能なメモリ
セルグループ数を増やすことができ、冗長メモリセルグ
ループによる救済の自由度を上げることができる。
ヒューズ回路ブロックは、複数の第1のメモリセルブロ
ックのいずれかを第2のメモリセルブロックに置き換え
ることが可能である。これにより、不良箇所があるメモ
リセルブロックをメモリセルブロックごと上記第2のメ
モリセルブロックに置き換えることができる。
ヒューズ回路ブロックは、メモリセルグループを当該メ
モリセルグループが属するメモリセルブロック内の冗長
メモリセルグループに置き換えることが可能である。従
って、不良のあるメモリセルブロックをメモリセルブロ
ックごと置き換えることができると共に、各メモリセル
ブロック内において不良メモリセルグループを冗長メモ
リセルグループに置き換えることができる。
用ヒューズ回路ブロックは、第2のメモリセルブロック
に置き換えられる第1のメモリセルブロックが有するメ
モリセルグループを冗長メモリセルグループとして選択
可能である。従って、不良のあるメモリセルブロックを
メモリセルブロックごと置き換えることができると共
に、各メモリセルブロック内の不良メモリセルグループ
を、置き換えられた不良のあるメモリセルブロック内の
メモリセルグループに置き換えることができる。
リセル選択回路は、第2のメモリセルブロックに置き換
えられる第1のメモリセルブロックのビット線とワード
線とを同電位にすることができる。これにより、製造工
程上でメモリセルブロックのビット線とワード線とが短
絡する不良が発生した場合には、このような不良が生じ
たメモリセルブロックをメモリセルブロックごと置き換
えることができると共に、上記不良が生じたメモリセル
ブロック内のビット線とワード線との電位を同じにする
ことにより電源電流不良を救済することができる。
ューズ回路ブロックは記憶されたメモリセルグループ選
択アドレスをキャンセル可能である。これにより、不良
メモリセルグループと置き換えられた冗長メモリセルグ
ループが不良である場合に、選択用ヒューズ回路ブロッ
クが記憶している上記不良メモリセルグループに対応す
るメモリセルグループ選択アドレスがキャンセルされ、
他の選択用ヒューズ回路ブロックに新たに上記不良メモ
リセルグループのメモリセルグループ選択アドレスが記
憶されることにより、上記不良メモリセルグループを他
の冗長メモリセルグループに置き換えることが可能であ
る。従って、冗長メモリセルグループによる救済率を大
幅に向上させることができる。
長メモリセル選択回路について図1及び図2を参照しな
がら説明する。
セル選択回路を示し、図2は図1における選択用ヒュー
ズ回路ブロックFB00を示しており、選択用ヒューズ
回路ブロックFB01〜FB07は選択用ヒューズ回路
ブロックFB00と同様のものである。
7はメモリセルブロック、FB00〜FB07は選択用
ヒューズ回路ブロック、RWL00,RWL01,RW
L10,RWL11,…,RWL70,RWL71は冗
長ワード線グループ、A0〜A8,/A0〜/A8はア
ドレス信号、SPE0,SPE1,R00,R01,R
10,R11,…,R30,R31,/RA、N01は
信号、F00〜F17はヒューズ、VCCは電源電圧、
VSSは接地電圧、QN00〜QN17はNチャネル型
MOSトランジスタ、QP00はPチャネル型MOSト
ランジスタである。
路は、従来例と同様に、格子状に構成されたワード線と
ビット線との交点に形成された複数のメモリセルグルー
プのうちの不良メモリセルグループを、冗長ワード線グ
ループに接続され予め準備された冗長メモリセルグルー
プに置き換え救済するものである。
A6〜A8の論理電圧で選択される8つのメモリセルブ
ロックMCB0〜MCB7(以下、メモリセルブロック
を総称する場合にはMCBと記す)を備えている。メモ
リセルブロックMCB0〜MCB7に対して冗長ワード
線グループRWL00〜RWL71(以下、冗長ワード
線グループを総称する場合にはRWLと記す)が準備さ
れており、1つのメモリセルブロックは2つの冗長ワー
ド線グループを有している。例えば、メモリセルブロッ
クMCB2に対しては2つの冗長ワード線グループRW
L20,RWL21が設けられている。つまり、全体と
しては16個の冗長ワード線グループRWLが準備され
ている。そして、16個の冗長ワード線グループRWL
を選択するために8つの選択用ヒューズ回路ブロックF
B00〜FB07が設けられている。例えば、メモリセ
ルブロックMCB2の第1組の冗長ワード線グループR
WL20と第2組の冗長ワード線グループRWL21と
を使用したい場合には、選択用ヒューズ回路ブロックF
B00,FB01において、不良メモリセルグループの
アドレスに対応するヒューズがそれぞれ切断される。こ
れによって、通常のワード線グループが冗長ワード線グ
ループにそれぞれ置き換えられこれらの冗長ワード線グ
ループが使用される。
る第1組の冗長ワード線グループRWL00,RWL1
0,RWL20,…,RWL60またはRWL70を使
用する場合、選択用ヒューズ回路ブロックFB00,F
B02,FB04,FB06のうちのいずれかが使用さ
れる。メモリセルブロックMCBのいずれかが有する第
2組の冗長ワード線グループRWL01,RWL11,
RWL21,…,RWL61またはRWL71を使用す
る場合、選択用ヒューズ回路ブロックFB01,FB0
3,FB05,FB07のいずれかが使用される。
して4つの選択用ヒューズ回路ブロックが準備されてい
ると共に、8つの第2組の冗長ワード線グループに対し
て4つの選択用ヒューズ回路ブロックが準備されてい
る。
(1つのメモリセルブロック)で複数のワード線グルー
プに発生することが多い。すべてのメモリセルブロック
MCBのそれぞれで複数のワード線グループが不良とな
ることは少ない。ワード線グループの不良数はデバイス
全体で高々8つである。このため、従来例のように、8
つの第1組の冗長ワード線グループに対して8つの選択
用ヒューズ回路ブロックを準備し、8つの第2組の冗長
ワード線グループに対して8つの選択用ヒューズ回路ブ
ロックを準備する、即ち、合計16個の選択用ヒューズ
回路ブロックを準備する必要はなく、8つの選択用ヒュ
ーズ回路ブロックを準備するだけで冗長メモリセルグル
ープによる救済が可能となる。
される冗長ワード線グループは2つであり従来例と同じ
であるが、全体で使用できる冗長ワード線グループを1
6個ではなく8つと制限している。これによって、デバ
イスにおける冗長メモリセルグループによる救済率が低
下することなく、選択用ヒューズ回路ブロックの個数を
少なくしている。
択回路の詳細な回路動作について図2を参照しながら説
明する。図2は選択用ヒューズ回路ブロックFB00を
示しており、選択用ヒューズ回路ブロックFB01〜F
B07は選択用ヒューズ回路ブロックFB00と同様の
ものである。
圧“L”となり、Pチャネル型MOSトランジスタQP
00がオンし、信号N01が論理電圧“H”となる。こ
のあと、信号/RAが論理電圧“H”となり、次に、は
じめはすべて論理電圧“L”であるアドレス信号A0〜
A8,/A0〜/A8が、選択された不良メモリセルグ
ループのアドレスに変化する。ここで、アドレス信号/
A0〜/A8はアドレス信号A0〜A8の逆の論理電圧
信号である。
がNチャネル型MOSトランジスタQN00〜QN17
のゲートにそれぞれ入力され、18個のNチャネル型M
OSトランジスタのうちの半分の9つがオンする。
の、選択された不良メモリセルグループのアドレスに対
応する6本のヒューズが切断されており、且つ、ヒュー
ズF12〜F17のうちの、メモリセルブロック選択ア
ドレスに対応する3本のフューズが切断されていると、
信号N01は論理電圧“H”となり、信号R00は論理
電圧“L”となる。そして、信号SPE0が論理電圧
“H”となり、この信号SPE0とメモリセルブロック
選択アドレスに対応するアドレス信号との論理積信号に
より上記メモリセルブロック選択アドレスと対応するメ
モリセルブロックの第1組の冗長ワード線グループが選
択される。
ヒューズ回路ブロックにメモリセルブロック選択アドレ
スに対応するフューズが追加されていることである。
モリセル選択回路では、8つのメモリセルブロックのそ
れぞれに2つの冗長ワード線グループが準備されてい
る。この2つの冗長ワード線グループのそれぞれに4個
の選択用ヒューズ回路ブロックが準備されている。すな
わち、2×4=8つの選択用ヒューズ回路ブロックが設
けられている。1つの選択用ヒューズ回路ブロックにお
いて18本のヒューズが必要であり、総ヒューズ本数は
18×8=144本である。これは、従来例の192本
に対して75%に減少している。
特徴は、冗長ワード線グループを少なく即ち冗長メモリ
セルグループを少なくすることがないということであ
る。従って、冗長メモリセルグループによる救済率をほ
とんど低下させることなく、準備された冗長メモリセル
グループの個数よりも少ない個数の選択用ヒューズ回路
ブロックですべての冗長メモリセルグループのいずれか
を選択することが可能となる。これによって、選択用ヒ
ューズ回路ブロックの総面積を小さくできる。
施例に係る冗長メモリセル選択回路について図3及び図
4を参照しながら説明する。
セル選択回路を示し、図4は図3における選択用ヒュー
ズ回路ブロックFB11を示しており、選択用ヒューズ
回路ブロックFB13,FB15,FB17は選択用ヒ
ューズ回路ブロックFB11と同様のものである。
7はメモリセルブロック、FB00,FB02,FB0
4,FB06,FB11,FB13,FB15,FB1
7は選択用ヒューズ回路ブロック、RWL00,RWL
01,RWL10,RWL11,…,RWL70,RW
L71は冗長ワード線グループ、A0〜A8,/A0〜
/A8はアドレス信号、SPE0,SPE1,R00,
R01,R10,R11,R20,R21,R30,R
31,R40,R50,R60,R70,AALL,/
RA,N01,N02,N20,N21,N22は信
号、F00〜F17,F20はヒューズ、VCCは電源
電圧、VSSは接地電圧、QN00〜QN17,QN2
0はNチャネル型MOSトランジスタ、QP00,QP
20はPチャネル型MOSトランジスタである。
B02,FB04,FB06は、図2に示す第1の実施
例に係る冗長メモリセル選択回路の選択用ヒューズ回路
ブロックと同様のものである。
メモリセル選択回路は、格子状に構成されたワード線と
ビット線との交点に形成された複数のメモリセルグルー
プのうちの不良メモリセルグループを、冗長ワード線グ
ループと接続され予め準備された冗長メモリセルグルー
プに置き換え救済するものである。
A6〜A8の論理電圧で選択される8つのメモリセルブ
ロックMCB0〜MCB7を備えている。それぞれのメ
モリセルブロックに対して2つの冗長ワード線グループ
が準備されている。例えば、メモリセルブロックMCB
2に対しては2つの冗長ワード線グループRWL20,
RWL21が設けられている。つまり、全体としては1
6個の冗長ワード線グループRWLが準備されている。
そして、16個の冗長ワード線グループRWLを選択す
るために8つの選択用ヒューズ回路ブロックFB00,
FB02,FB04,FB06,FB11,FB13,
FB15,FB17が設けられている。例えば、メモリ
セルブロックMCB2の2つの冗長ワード線グループR
WL20,RWL21を使用したい場合、選択用ヒュー
ズ回路ブロックFB00,FB11において、不良メモ
リセルグループのアドレスと対応するヒューズがそれぞ
れ切断されることによって、通常のワード線グループが
冗長ワード線グループにそれぞれ置き換えられこれらの
冗長ワード線グループが使用される。メモリセルブロッ
クMCBのいずれかが有する第1組の冗長ワード線グル
ープRWL00,RWL10,RWL20,…,RWL
60またRWL70を使用する場合、選択用ヒューズ回
路ブロックFB00,FB02,FB04,FB06,
FB11,FB13,FB15及びFB17のうちのい
ずれかが使用される。メモリセルブロックMCBのいず
れかが有する第2組の冗長ワード線グループRWL0
1,RWL11,RWL21,…,RWL61またはR
WL71を使用する場合、選択用ヒューズ回路ブロック
FB11,FB13,FB15及びFB17のうちのい
ずれかが使用される。1つの第1組の冗長ワード線グル
ープの選択には8つの選択用ヒューズ回路ブロックのす
べてが使用できる。1つの第2組の冗長ワード線グルー
プの選択には8つの選択用ヒューズ回路ブロックのうち
の特定の4つが使用できる。
良メモリセルグループは一箇所で複数のワード線グルー
プに発生することが多い。すべてのメモリセルブロック
MCBのそれぞれで複数のワード線グループが不良とな
ることは少ない。このため、冗長ワード線グループRW
Lの総数よりも選択用ヒューズ回路ブロックの総数が少
なくても冗長メモリセルグループによる救済率が低下す
ることはない。
施例と比べると第1組の冗長ワード線グループのそれぞ
れの選択に8つの選択用ヒューズ回路ブロックのすべて
が使用できる。
選択回路の詳細な回路動作について図4を参照しながら
説明する。図4は選択用ヒューズ回路ブロックFB11
を示しており、選択用ヒューズ回路ブロックFB13,
FB15,FB17は選択用ヒューズ回路ブロックFB
11と同様のものである。
圧“L”となり、Pチャネル型MOSトランジスタQP
00がオンし、信号N01が論理電圧“H”となる。こ
のあと、信号/RAが論理電圧“H”となり、次に、は
じめはすべて論理電圧“L”であるアドレス信号A0〜
A8,/A0〜/A8が、選択された不良メモリセルグ
ループのアドレスに変化する。ここで、アドレス信号/
A0〜/A8はアドレス信号A0〜A8の逆の論理電圧
信号である。
がNチャネル型MOSトランジスタQN00〜QN17
のゲートにそれぞれ入力され、18個のNチャネル型M
OSトランジスタQN00〜QN17のうちの半分の9
個がオンする。
の、選択された不良メモリセルグループのアドレスに対
応する6本のヒューズが切断されており、且つ、ヒュー
ズF12〜F17のうちの、メモリセルブロック選択ア
ドレスに対応する3本のフューズが切断されていると、
信号N01は論理電圧“H”となり、信号N02は論理
電圧“L”となる。
ループのうちのいずれを選択するかを決定する回路は、
まず、信号/RAが論理電圧“L”となり、Pチャネル
型MOSトランジスタQP20がオンし、信号N20が
論理電圧“H”となる。このあと、信号/RAが論理電
圧“H”となり、次に、はじめは論理電圧“L”である
信号AALLが論理電圧“H”となる。これによって、
Nチャネル型MOSトランジスタQN20がオンする。
なければ、信号N20が論理電圧“L”となる。これに
より、信号N21が論理電圧“H”となり、信号N22
が論理電圧“L”となり、信号R01は論理電圧“L”
となる一方、信号R40は論理電圧“H”となる。よっ
て、信号SPE0が論理電圧“H”となり、この信号S
PE0とメモリセルブロック選択アドレスに対応するア
ドレス信号との論理積信号により、上記メモリセルブロ
ック選択アドレスと対応するメモリセルブロックの第1
組の冗長ワード線グループが選択される。
ば、信号N20が論理電圧“H”のままで、信号N21
が論理電圧“L”となり、信号N22が論理電圧“H”
となる。これにより、信号R01は論理電圧“H”とな
る一方、信号R40は論理電圧“L”となり、信号SP
E1が論理電圧“H”となる。この信号SPE1とメモ
リセルブロック選択アドレスに対応するアドレス信号と
の論理積信号により、上記メモリセルブロック選択アド
レスと対応するメモリセルブロックの第2組の冗長ワー
ド線グループが選択される。
モリセル選択回路では、8つのメモリセルブロックMC
Bのそれぞれに2つの冗長ワード線グループが準備され
ている。冗長メモリセル選択回路は、第1組の冗長ワー
ド線グループのみを選択できる4つの選択用ヒューズ回
路ブロックと、第1組及び第2組のどちらの冗長ワード
線グループも選択できる4つの選択用ヒューズ回路ブロ
ックとを備えている。第1組の冗長ワード線グループの
みを選択できる1つの選択用ヒューズ回路ブロックに対
しては18本のヒューズが必要である。第1組及び第2
組のどちらの冗長ワード線グループも選択できる1つの
選択用ヒューズ回路ブロックに対しては19本のヒュー
ズが必要である。このため、冗長メモリセル選択回路の
総ヒューズ本数は18×4+19×4=148本であ
る。従来例の192本に対して77%に減少している。
1番目に使用する冗長ワード線グループは第1組の冗長
ワード線グループからでなければならないとすると、第
1組及び第2組のどちらの冗長ワード線グループも選択
できる選択用ヒューズ回路ブロックの個数は、第1組の
冗長ワード線グループのみしか選択できない選択用ヒュ
ーズ回路ブロックの個数以下で良いことになる。
数を24個、1つのメモリセルブロック中の冗長メモリ
セルグループの総数を4つとする。この中から第3組の
冗長メモリセルグループが選択される場合、第1組及び
第2組の冗長メモリセルグループは既に選択され使用さ
れているため、1つのメモリセルブロック中の第1組か
ら第3組までのどの冗長メモリセルグループも選択でき
る選択用ヒューズ回路ブロックの個数は、1つのメモリ
セルブロック中の第1組から第2組までのどの冗長メモ
リセルグループも選択できる選択用ヒューズ回路ブロッ
クの個数の半分以下で充分である。
ロック中の第1組から第3組までのどの冗長メモリセル
グループも選択できる選択用ヒューズ回路ブロックの個
数は、24×(4−3+1)/4=12個以下で充分で
ある。
路ブロックの総数をL(Lは自然数)、1つのメモリセ
ルブロック中の冗長メモリセルグループの総数をM(M
は自然数)とすると、1つのメモリセルブロックの第1
組から第N組(Nは2からMまでの自然数)までのどの
冗長メモリセルグループも選択できる選択用ヒューズ回
路ブロックの個数は、L×(M−N+1)/M以下で充
分である。
路の特徴は、第1の実施例と同様に冗長メモリセルグル
ープの個数を少なくすることなく、つまり、冗長メモリ
セルグループによる救済率をほとんど低下させることな
く、準備された冗長メモリセルグループの個数よりも少
ない個数の選択用ヒューズ回路ブロックですべての冗長
メモリセルグループのいずれかを選択することができる
ということである。従って、選択用ヒューズ回路ブロッ
クの総面積を小さくできる。さらに、第1の実施例に比
べて第1組の冗長ワード線グループの選択には8つの選
択用ヒューズ回路ブロックのすべてを使用できるように
することによって冗長メモリセルグループによる救済の
自由度が高められている。
施例に係る冗長メモリセル選択回路について図5,図6
及び図7を参照しながら説明する。
セル選択回路を示し、図6は図5における選択用ヒュー
ズ回路ブロックFB20を示しており、選択用ヒューズ
回路ブロックFB21〜FB27は選択用ヒューズ回路
ブロックFB20と同様のものであり、図7は図5にお
けるアドレス変換回路ブロックATC61を示してお
り、アドレス変換回路ブロックATC71,ATC81
はアドレス変換回路ブロックATC61と同様のもので
ある。
MCB7はメモリセルブロック、FB20〜FB27は
選択用ヒューズ回路ブロック、RWL00,RWL1
0,…,RWL70は冗長ワード線グループ、ATC6
1,ATC71,ATC81はアドレス変換回路ブロッ
ク、A0〜A8,/A0〜/A8はアドレス信号、A6
R,A7R,A8R,/A6R,/A7R,/A8Rは
内部変換アドレス信号、SPE0,R00〜R07,I
NVA60〜INVA67,INVA70〜INVA7
7,INVA80〜INVA87,INVA6A,IN
VA7A,INVA8A,/RA,AALL,N01,
N21〜N23,N30は信号、F00〜F20はヒュ
ーズ、VCCは電源電圧、VSSは接地電圧、QN,Q
N00〜QN20はNチャネル型MOSトランジスタ、
QP,QP00〜QP03はPチャネル型MOSトラン
ジスタである。
路は、従来例と同様に、格子状に構成されたワード線と
ビット線との交点に形成された複数のメモリセルグルー
プのうちの不良メモリセルグループを、冗長ワード線グ
ループと接続され予め準備された冗長メモリセルグルー
プに置き換え救済するものである。
A6〜A8の論理電圧で選択されるメモリセルブロック
MCB0〜MCB7を備えている。メモリセルブロック
MCB0〜MCB7のそれぞれは、通常のメモリセルグ
ループと、冗長ワード線グループと接続された冗長メモ
リセルグループとを有している。メモリセルブロックM
CB0〜MCB7に対して冗長ワード線グループRWL
00〜RWL70がそれぞれ設けられている。よって、
冗長ワード線グループRWLは全部で8つ設けられてい
る。冗長ワード線グループRWL00〜RWL70のそ
れぞれは、いずれのメモリセルブロック内のいずれの不
良メモリセルグループとも置き換えることが可能であ
る。例えば、メモリセルブロックMCB0内の不良メモ
リセルグループをメモリセルブロックMCB5における
冗長ワード線グループRWL50と接続された冗長メモ
リセルグループに置き換えたい場合には、例えば、図6
の選択用ヒューズ回路ブロックFB20で、メモリセル
ブロックMCB0内の不良メモリセルグループのアドレ
スが選択されるように18本のヒューズF00〜F17
のうちの半分の9本が切断される。メモリセルブロック
MCB0のメモリセルブロック選択アドレスではアドレ
ス信号A6が“0”、A7が“0”、A8が“0”であ
る。MCB5の選択アドレスではアドレス信号A6が
“1”、A7が“0”、A8が“1”である。メモリセ
ルブロックの選択をMCB0からMCB5に切り換える
ために、メモリセルブロックMCB0及びMCB5にそ
れぞれ対応する選択アドレス信号A6〜A8のうちで互
いに異なる(論理電圧が逆である)アドレス信号である
A6とA8とにそれぞれ対応するヒューズF18とヒュ
ーズF20とが切断される。
選択回路の回路動作について説明する。図6は選択用ヒ
ューズ回路ブロックFB20を示しており、選択用ヒュ
ーズ回路ブロックFB21〜FB27は選択用ヒューズ
回路ブロックFB20と同様のものである。
圧“L”とされると、Pチャネル型MOSトランジスタ
QP00〜QP03がオンし、信号N01、N21〜N
23が論理電圧“H”となる。このあと、信号/RAが
論理電圧“H”となり、次に、アドレス信号A0〜A
8,/A0〜/A8のうちの選択されたアドレス信号
が、例えばデバイスが有するアドレスバッファから出力
される。ここで、アドレス信号/A0〜/A8はアドレ
ス信号A0〜A8の逆の論理電圧信号である。
がNチャネル型MOSトランジスタQN00〜QN17
のゲートにそれぞれ入力され、18個のNチャネル型M
OSトランジスタQN00〜QN17のうちの半分の9
つだけがオンする。
ヒューズが9本とも切断されている場合には、信号N0
1は論理電圧“H”となり、信号R00は論理電圧
“L”の状態に保持される。
8,/A0〜/A8が決まり選択されると同時に論理電
圧“H”となる信号であり、ヒューズF18とヒューズ
F20とが切断されていると信号N21及び信号N23
は論理電圧“H”となり、信号N22は論理電圧“L”
となる。また、上記のように、信号N01は論理電圧
“H”であるため、信号INVA60及びINVA80
は論理電圧“L”となり、信号INVA70は論理電圧
“H”となる。
応するアドレス変換回路ブロックATC61に論理電圧
“L”である信号INVA60が入力され、内部アドレ
ス信号A6Rはアドレス信号A6の逆論理信号となり、
内部アドレス信号/A6Rはアドレス信号/A6の逆論
理信号となる。同様に、アドレス信号A7,A8にそれ
ぞれ対応するアドレス変換回路ブロックATC71,A
TC81に、論理電圧“H”である信号INVA70と
論理電圧“L”である信号INVA80とがそれぞれ入
力され、内部アドレス信号A7Rはアドレス信号A7の
同論理信号となり、内部アドレス信号/A7Rはアドレ
ス信号/A7の同論理信号となり、内部アドレス信号A
8Rはアドレス信号A8の逆論理信号となり、内部アド
レス信号/A8Rはアドレス信号/A8の逆論理信号と
なる。
B0の不良メモリセルグループを、メモリセルブロック
MCB5の冗長ワード線グループRWL50と接続され
た冗長メモリセルグループに置き換えることが可能とな
る。
モリセル選択回路では、8つの選択用ヒューズ回路ブロ
ックが準備され、1つの選択用ヒューズ回路ブロックに
対して21本のヒューズが必要で、総ヒューズ本数は2
1本×8=168本である。従来例の192本(12本
×16)に対して87.5%に減少している。
路の特徴は、全体での冗長ワード線グループ数と選択用
ヒューズ回路ブロック数とを少なくし、デバイスの総面
積を小さくでき、また、各メモリセルブロックにおける
救済可能なメモリセルグループの個数を従来の2つから
8つに増やし、冗長メモリセルグループによる救済の自
由度を上げることができるということである。
施例に係る冗長メモリセル選択回路について図8及び図
12を参照しながら説明する。
セル選択回路を示し、図12は図8における選択用ヒュ
ーズ回路ブロックFB30を示しており、選択用ヒュー
ズ回路ブロックFB31〜FB37は選択用ヒューズ回
路ブロック30と同様のものである。
B7はメモリセルブロック、MCBRは冗長メモリセル
専用ブロック、FB30〜FB37は選択用ヒューズ回
路ブロック、RWL00,RWL10,…,RWL70
は冗長ワード線グループ、A0〜A8,/A0〜/A8
はアドレス信号、SPE0〜SPE7,R30〜R3
7,/RA,N01は信号、F00〜F17はヒュー
ズ、VCCは電源電圧、VSSは接地電圧、QN00〜
QN17はNチャネル型MOSトランジスタ、QP00
はPチャネル型MOSトランジスタである。
路は、格子状に構成されたワード線とビット線との交点
に形成された複数のメモリセルグループのうちの不良メ
モリセルグループを、予め準備された冗長メモリセル専
用ブロックMCBR内の冗長メモリセルグループに置き
換え救済するものである。
A6〜A8の論理電圧で選択される8つのメモリセルブ
ロックMCB0〜MCB7と冗長メモリセル専用ブロッ
クMCBRとを備えている。
B3の不良メモリセルグループを冗長ワード線グループ
RWL00に置き換えたい場合には、選択用ヒューズ回
路ブロックにおいて、メモリセルブロックMCB3の不
良メモリセルグループのアドレスが選択されるように1
8本のヒューズF00〜F17のうちの半分の9本が切
断される。
選択回路の回路動作について説明する。図12は選択用
ヒューズ回路ブロックFB30を示しており、選択用ヒ
ューズ回路ブロックFB31〜FB37は選択用ヒュー
ズ回路ブロック30と同様のものである。
電圧“L”となり、Pチャネル型MOSトランジスタQ
P00がオンし、信号N01が論理電圧“H”となる。
この後、信号/RAが論理電圧“H”となり、次に、ア
ドレス信号A0〜A8,/A0〜/A8が選択されたア
ドレスを出力する。ここで、アドレス信号/A0〜/A
8はアドレス信号A0〜A8の逆の論理電圧信号であ
る。
がNチャネル型MOSトランジスタQN00〜QN17
のゲートにそれぞれ入力され、18個のNチャネル型M
OSトランジスタQN00〜QN17のうちの半分の9
つがオンする。
ヒューズが9本とも切断されている場合には、信号N0
1は論理電圧“H”となり、信号R30は論理電圧
“L”の状態に保持される。
B3の不良メモリセルグループを、冗長メモリセル専用
ブロックMCBRの冗長ワード線グループRWL00に
接続された冗長メモリセルグループに置き換えることが
可能となる。
モリセル選択回路では、8つの選択用ヒューズ回路ブロ
ックが準備され、1つの選択用ヒューズ回路ブロックに
対して18本のヒューズが必要で、総ヒューズ本数は1
8×8=144本である。従来例の192本に対して7
5%に減少される。
路の特徴は、第3の実施例と同様に、全体での冗長ワー
ド線グループ数と選択用ヒューズ回路ブロック数とが少
なくなるためデバイスの総面積を小さくでき、また、各
メモリセルブロックにおける救済可能なメモリセルグル
ープを従来の2つから8つに増やし、冗長メモリセルグ
ループによる救済の自由度を上げることができるという
ことである。
施例に係る冗長メモリセル選択回路について図9,図1
3及び図14を参照しながら説明する。
セル選択回路を示し、図13は図9における選択用ヒュ
ーズ回路ブロックFB40を示し、図14は図9におけ
るアドレス変換回路ブロックATC66を示しており、
アドレス変換回路ブロックATC76,86はアドレス
変換回路ブロックATC66と同様のものである。
ク、FB40は選択用ヒューズ回路ブロック、A0〜A
8、/A0〜/A8はアドレス信号、A6R,A7R,
A8R,/A6R,/A7R,/A8Rは内部変換アド
レス信号、AR,/AR,/RA,N01は信号、F0
0〜F05はヒューズ、VCCは電源電圧、VSSは接
地電圧、QN00〜QN05はNチャネル型MOSトラ
ンジスタ、QP00はPチャネル型MOSトランジス
タ、ATC66,ATC76,ATC86はアドレス変
換回路ブロックである。
路は,MCB0〜MCB8の9つのメモリセルブロック
を備え、この9つのメモリセルブロックのうちの1つを
予備のメモリセルブロックとし、不良のない8つのメモ
リセルブロックを選択して使用するものである。
A6〜A8の論理電圧で選択されるように構成されてい
る。
良がある場合、選択用ヒューズ回路ブロックFB40内
のヒューズF01,F03,F04が切断される。
選択回路の回路動作について説明する。
40を示しており、図13において、まず、信号/RA
が論理電圧“L”となり、Pチャネル型MOSトランジ
スタQP00がオンし、信号N01が論理電圧“H”と
なる。このあと、信号/RAが論理電圧“H”となり、
次に、アドレス信号A6〜A8,/A6〜/A8が、選
択されたメモリセルブロック選択アドレスを出力する。
ここで、アドレス信号/A6〜/A8はアドレス信号A
6〜A8の逆の論理電圧信号である。
モリセルブロック選択アドレスが選択されると、信号N
01は論理電圧“H”となり、信号ARは論理電圧
“H”の状態に保持される。
B3の代わりにメモリセルブロックMCB8が選択され
メモリセルブロックの置き換えが可能となる。
路の特徴は、不良のあるメモリセルブロックをメモリセ
ルブロックごと置き換えることができるということであ
る。
施例に係る冗長メモリセル選択回路について図10,図
13及び図14を参照しながら説明する。
リセル選択回路を示し、図13は図10における選択用
ヒューズ回路ブロックFB40を示し、図14は図10
におけるアドレス変換回路ブロックATC66を示して
おり、アドレス変換回路ブロックATC76,ATC8
6はアドレス変換回路ブロックATC66と同様のもの
である。ここでは、図10における選択用ヒューズ回路
ブロックFB100〜FB107は図18に示す従来例
に係る冗長メモリセル選択回路の選択用ヒューズ回路ブ
ロックと同様のものである。
B0〜MCB8はメモリセルブロック、FB100〜F
B107,FB40は選択用ヒューズ回路ブロック、R
WL00〜RWL08は冗長ワード線グループ、A0〜
A8,/A0〜/A8はアドレス信号、A6R,A7
R,A8R,/A6R,/A7R,/A8Rは内部変換
アドレス信号、AR,/AR,/RA,N01は信号、
F00〜F05はヒューズ、VCCは電源電圧、VSS
は接地電圧、QN00〜QN05はNチャネル型MOS
トランジスタ、QP00はPチャネル型MOSトランジ
スタ、ATC66,ATC76,ATC86はアドレス
変換回路ブロックである。
路は、第5の実施例における各メモリセルブロックに冗
長ワード線グループを設けたものであり、MCB0〜M
CB8の9つのメモリセルブロックを備え、この9つの
メモリセルブロックMCB0〜MCB8のうちの1つを
予備のメモリセルブロックとし、不良の少ない8つのメ
モリセルブロックを選択して使用し、また、各メモリセ
ルブロック内の不良メモリセルグループは冗長ワード線
グループに接続された冗長メモリセルグループと置き換
えるものである。メモリセルブロックの選択方法は第5
の実施例と同様である。また、各メモリセルブロック内
の不良メモリセルグループの置き換えは従来例と同様で
ある。
路の特徴は、不良のあるメモリセルブロックをメモリセ
ルブロックごと置き換えると共に、各メモリセルブロッ
ク内において不良メモリセルグループを冗長メモリセル
グループに置き換えることができるということである。
ューズ回路ブロックとして従来例と同様のものが用いら
れているが、選択用ヒューズ回路ブロックとして第1の
実施例と同様のものが用いられることにより、さらに、
選択用ヒューズ回路ブロックの個数を減じることがで
き、デバイスの面積を小さくすることができる。
施例に係る冗長メモリセル選択回路について図11,図
12,図13及び図14を参照しながら説明する。
リセル選択回路を示し、図12は図11における選択用
ヒューズ回路ブロックFB30を示しており、選択用ヒ
ューズ回路ブロックFB31〜B37は選択用ヒューズ
回路ブロックFB30と同様のものであり、図13は図
11における選択用ヒューズ回路ブロックFB40を示
し、図14は図11におけるアドレス変換回路ブロック
ATC66を示しており、アドレス変換回路ブロックA
TC76,ATC86はアドレス変換回路ブロックAT
C66と同様のものである。
て、MCB0〜MCB8はメモリセルブロック、FB3
0〜FB37,FB40は選択用ヒューズ回路ブロッ
ク、A0〜A8,/A0〜/A8はアドレス信号、A6
R,A7R,A8R,/A6R,/A7R,/A8Rは
内部変換アドレス信号、SPEX,R30〜R37,A
R,/AR,ARX,/RA,N01は信号、F00〜
F17はヒューズ、VCCは電源電圧、VSSは接地電
圧、QN00〜QN17はNチャネル型MOSトランジ
スタ、QP00はPチャネル型MOSトランジスタ、A
TC66,ATC76,ATC86はアドレス変換回路
ブロックである。
路は、第5の実施例において選択されないメモリセルブ
ロックのメモリセルグループを冗長メモリセルグループ
として使用するものである。
CB8の9つのメモリセルブロックを備え、この9つの
MCB0〜MCB8のうちの1つを予備のメモリセルブ
ロックとし、8つのメモリセルブロックを選択して使用
し、また、選択される8つのメモリセルブロック内の不
良メモリセルグループに対しては上記予備のメモリセル
ブロックのメモリセルグループを冗長メモリセルグルー
プとして使用する。メモリセルブロックの選択方法は第
5の実施例と同様である。また、各メモリセルブロック
内の不良メモリセルグループの置き換えについては、選
択用ヒューズ回路ブロックFB30〜FB37に記憶さ
れたアドレスが選択されるとアドレス変換回路ブロック
ATC66〜ATC86が動作しないようにして実現さ
れている。
路の特徴は、不良のあるメモリセルブロックをメモリセ
ルブロックごと置き換えると共に、各メモリセルブロッ
ク内の不良メモリセルグループを予備のメモリセルブロ
ック内のメモリセルグループに置き換えることができる
ということである。
施例に係る冗長メモリセル選択回路について図15を参
照しながら説明する。
リセル選択回路の各メモリセルブロックを示しており、
上記第8の実施例に係る冗長メモリセル選択回路は図9
に示す第5の実施例に係る冗長メモリセル選択回路と同
様のものである。
ャージ電源、F110はヒューズ、BEはビット線イコ
ライズ及びプリチャージ回路、MCはメモリセル、SA
はセンスアンプ回路、Cはメモリセルキャパシタ、Q
N,QNMはNチャネル型MOSトランジスタ、QPは
Pチャネル型MOSトランジスタ、VBP,SBP,V
CP,SAP,SANは信号、WL1,WL2,…,W
L255,WL256はワード線、BL1,BL2,
…,BL512,/BL1,/BL2,…,/BL51
2はビット線である。
路は、ヒューズF110を切断することによってビット
線のプリチャージ電源ノード信号VBPの伝送線をビッ
ト線プリチャージ電源V11と切り離すことができるも
のである。
ット線イコライズ及びプリチャージ信号SBPは論理電
圧“H”であり、ビット線BL1〜BL512,/BL
1〜/BL512はビット線のプリチャージ電源ノード
信号VBPの伝送線とそれぞれ接続されている一方、ワ
ード線WL1〜WL256は接地電圧VSSとそれぞれ
接続されている。
路の特徴は、製造工程上でメモリセルブロックのビット
線とワード線とが短絡する不良が発生した場合には、こ
のような不良が生じたメモリセルブロックを使用しない
と共に、ヒューズF110を切断しビット線のプリチャ
ージ電源ノード信号VBPの伝送線とビット線プリチャ
ージ電源V11とを切り離すことによって、ビット線と
ワード線との電位を同一にすることにより電源電流不良
から救済することができるということである。
施例に係る冗長メモリセル選択回路について図16を参
照しながら説明する。
リセル選択回路の各選択用ヒューズ回路ブロックを示し
ており、当該選択用ヒューズ回路ブロックは1度記憶し
たアドレスをキャンセルする機能を有している。上記第
9の実施例に係る冗長メモリセル選択回路の全体の構成
は選択用ヒューズ回路ブロックを除き図17に示す従来
例に係る冗長メモリセル選択回路と同様である。
A8はアドレス信号、F00〜F11,F120はヒュ
ーズ、/RA,N121〜N123,R00,AALL
は信号、VCCは電源電圧、VSSは接地電圧、QN0
0〜QN11,QN121はNチャネル型MOSトラン
ジスタ、QP00,QP121はPチャネル型MOSト
ランジスタである。信号AALLはアドレス信号A0〜
A8が決まると論理電圧“H”となる信号である。
ループにより救済される不良メモリセルグループのアド
レスを記憶する方法としては、従来例と同様に、図16
に示す選択用ヒューズ回路ブロックの12本のヒューズ
F00〜F11のうち、選択するアドレスに対応する6
本を切断すれば良い。また、選択用ヒューズ回路ブロッ
クが1度記憶したアドレスをキャンセルするには、ヒュ
ーズF120を切断すれば良い。
路の特徴は、1度記憶したアドレスをキャンセルする機
能を有した選択用ヒューズ回路ブロックを備えることに
より、もし、不良メモリセルグループと置き換えられた
冗長メモリセルグループが不良である場合に、選択用ヒ
ューズ回路ブロックが記憶している上記不良メモリセル
グループのアドレスをキャンセルし、他の選択用ヒュー
ズ回路ブロックに新たに上記不良メモリセルグループの
アドレスが記憶されることにより、上記不良のメモリセ
ルグループを他の冗長メモリセルグループに置き換える
ことが可能であり、冗長メモリセルグループによる救済
率を大幅に向上させることができるということである。
3及び請求項4の発明に係る冗長メモリセル選択回路に
よると、準備された冗長メモリセルグループの個数より
も少ない個数の選択用ヒューズ回路ブロックですべての
冗長メモリセルグループのうちのいずれかを選択するこ
とが可能であるため、冗長メモリセルグループによる救
済率を低下させることなく、大きなレイアウト面積を必
要とする選択用ヒューズ回路ブロックの総面積を小さく
することができるので、デバイス全体の面積を小さくす
ることができる。
る冗長メモリセル選択回路によると、冗長メモリセルグ
ループによる救済の自由度を高めることができる。
回路によると、冗長メモリセルグループによる救済の自
由度を低下させることなく全体の冗長メモリセルグルー
プ数と選択用ヒューズ回路ブロック数とを少なくするこ
とができるため、デバイス全体の面積を小さくすること
ができる。また、冗長メモリセルグループによる救済率
を向上させることができる。
回路によると、全体での冗長メモリセルグループ数と選
択用ヒューズ回路ブロック数とを少なくすることができ
るため、デバイスの総面積を小さくできる。また、各メ
モリセルブロックにおける救済可能なメモリセルグルー
プ数を増やすことができ、冗長メモリセルグループによ
る救済の自由度を上げることができる。
項11の発明に係る冗長メモリセル選択回路によると、
不良箇所があるメモリセルブロックをメモリセルブロッ
クごと置き換えることができる。
択回路によると、不良メモリセルグループと置き換えら
れた冗長メモリセルグループが不良である場合に、上記
不良メモリセルグループを他の冗長メモリセルグループ
に置き換えることが可能である。従って、冗長メモリセ
ルグループによる救済率を大幅に向上させることができ
る。
プ面積の増大を抑制し、安価で高歩留まりの冗長メモリ
セル選択回路を提供することができる。ひいては、より
安価な半導体メモリ装置を供給することができるという
大きな効果が得られる。
択回路を示すブロック図である。
路の選択用ヒューズ回路ブロックを示す回路図である。
択回路を示すブロック図である。
路の選択用ヒューズ回路ブロックを示す回路図である。
択回路を示すブロック図である。
路の選択用ヒューズ回路ブロックを示す回路図である。
路のアドレス変換回路ブロックを示す回路図である。
択回路を示すブロック図である。
択回路を示すブロック図である。
選択回路を示すブロック図である。
選択回路を示すブロック図である。
セル選択回路の選択用ヒューズ回路ブロックを示す回路
図である。
メモリセル選択回路の選択用ヒューズ回路ブロックを示
す回路図である。
メモリセル選択回路のアドレス変換回路ブロックを示す
回路図である。
選択回路のメモリセルブロックを示す回路図である。
選択回路の選択用ヒューズ回路ブロックを示す回路図で
ある。
ブロック図である。
選択用ヒューズ回路ブロックを示す回路図である。
Sトランジスタ QP,QP00〜QP03 Pチャネル型MOSトラン
ジスタ QP20,QP121 Pチャネル型MOSトランジス
タ
Claims (12)
- 【請求項1】 それぞれが複数の冗長メモリセルグルー
プを有する複数のメモリセルブロックと、一の選択用ヒ
ューズ回路ブロックとを備え、 該一の選択用ヒューズ回路ブロックは、上記複数のメモ
リセルブロックのいずれかが有する複数の冗長メモリセ
ルグループのうちの当該一の選択用ヒューズ回路ブロッ
クと対応する冗長メモリセルグループを選択可能である
ことを特徴とする冗長メモリセル選択回路。 - 【請求項2】 上記複数のメモリセルブロックのいずれ
かが有する複数の冗長メモリセルグループのいずれかを
選択可能な他の選択用ヒューズ回路ブロックを備えてい
ることを特徴とする請求項1記載の冗長メモリセル選択
回路。 - 【請求項3】 上記一の選択用ヒューズ回路ブロックを
複数備え、 上記一の選択用ヒューズ回路ブロックの総数は上記冗長
メモリセルグループの総数よりも少ないことを特徴とす
る請求項1記載の冗長メモリセル選択回路。 - 【請求項4】 上記複数のメモリセルブロックのそれぞ
れは複数のメモリセルグループを有し、 上記一の選択用ヒューズ回路ブロックは、上記複数のメ
モリセルブロックとそれぞれ対応するメモリセルブロッ
ク選択アドレスのいずれかを記憶すると共に、当該一の
選択用ヒューズ回路ブロックが記憶するメモリセルブロ
ック選択アドレスと対応するメモリセルブロックが有す
る上記複数のメモリセルグループとそれぞれ対応するメ
モリセルグループ選択アドレスのいずれかを記憶し、 上記一の選択用ヒューズ回路ブロックに記憶されたメモ
リセルブロック選択アドレス及びメモリセルグループ選
択アドレスが選択された場合に、当該メモリセルブロッ
ク選択アドレスと対応するメモリセルブロックが有する
上記複数のメモリセルグループのうちの当該メモリセル
グループ選択アドレスと対応するメモリセルグループ
を、当該メモリセルブロック選択アドレスと対応するメ
モリセルブロックが有する上記複数の冗長メモリセルグ
ループのうちの当該一の選択用ヒューズ回路ブロックと
対応する冗長メモリセルグループに置き換えることがで
きるように構成されていることを特徴とする請求項1記
載の冗長メモリセル選択回路。 - 【請求項5】 それぞれがM(Mは自然数)個の冗長メ
モリセルグループ及び複数のメモリセルグループを有す
る複数のメモリセルブロックと、第1,第2,第3,
…,第M−1,第Mの選択用ヒューズ回路ブロックとを
備え、 該第1,第2,第3,…,第M−1,第Mの選択用ヒュ
ーズ回路ブロックの総数はL(Lは自然数)個であり、 上記第1,第2,第3,…,第M−1,第Mの選択用ヒ
ューズ回路ブロックのそれぞれである第Nの選択用ヒュ
ーズ回路ブロック(Nは1≦N≦Mを満たす自然数)
は、上記複数のメモリセルブロックのいずれかが有する
M個の冗長メモリセルグループのうちの当該第Nの選択
用ヒューズ回路ブロックと対応するN個の冗長メモリセ
ルグループのいずれかを選択することができ、 上記第Nの選択用ヒューズ回路ブロックの総数は、 [{L×(M−N+1)}/M]−1<K≦{L×(M
−N+1)}/M を満たす自然数であるK個以下であり、 上記第1の選択用ヒューズ回路ブロックは、上記複数の
メモリセルブロックとそれぞれ対応するメモリセルブロ
ック選択アドレスのいずれかを記憶すると共に、当該第
1の選択用ヒューズ回路ブロックが記憶するメモリセル
ブロック選択アドレスと対応するメモリセルブロックが
有する上記複数のメモリセルグループとそれぞれ対応す
るメモリセルグループ選択アドレスのいずれかを記憶
し、 上記第1の選択用ヒューズ回路ブロックに記憶されたメ
モリセルブロック選択アドレス及びメモリセルグループ
選択アドレスが選択された場合に、当該メモリセルブロ
ック選択アドレスと対応するメモリセルブロックが有す
る複数のメモリセルグループのうちの当該メモリセルグ
ループ選択アドレスと対応するメモリセルグループを、
当該メモリセルブロック選択アドレスと対応するメモリ
セルブロックが有するM個の冗長メモリセルグループの
うちの当該第1の選択用ヒューズ回路ブロックと対応す
る冗長メモリセルグループに置き換えることができるよ
うに構成されていることを特徴とする冗長メモリセル選
択回路。 - 【請求項6】 それぞれがメモリセルグループ及び冗長
メモリセルグループを有する複数のメモリセルブロック
と、該複数のメモリセルブロックのいずれかが有するメ
モリセルグループを当該メモリセルグループを有するメ
モリセルブロック以外のメモリセルブロックのいずれか
が有する冗長メモリセルグループに置き換えることが可
能な選択用ヒューズ回路ブロックとを備えていることを
特徴とする冗長メモリセル選択回路。 - 【請求項7】 それぞれがメモリセルグループを有する
複数のメモリセルブロックと、冗長メモリセルグループ
だけを有する冗長メモリセル専用ブロックと、上記複数
のメモリセルブロックのいずれかが有するメモリセルグ
ループを上記冗長メモリセル専用ブロックが有する冗長
メモリセルグループに置き換えることが可能な選択用ヒ
ューズ回路ブロックとを備えていることを特徴とする冗
長メモリセル選択回路。 - 【請求項8】 それぞれがメモリセルグループを有する
複数の第1のメモリセルブロックと、メモリセルグルー
プを有する第2のメモリセルブロックと、上記複数の第
1のメモリセルブロックのいずれかを上記第2のメモリ
セルブロックに置き換えることが可能な一の選択用ヒュ
ーズ回路ブロックとを備えていることを特徴とする冗長
メモリセル選択回路。 - 【請求項9】 上記複数の第1及び第2のメモリセルブ
ロックのそれぞれは冗長メモリセルグループを有し、 上記複数の第1及び第2のメモリセルブロックのいずれ
かが有するメモリセルグループを当該メモリセルグルー
プを有する第1または第2のメモリセルブロックが有す
る冗長メモリセルグループに置き換えることが可能な他
の選択用ヒューズ回路ブロックを備えていることを特徴
とする請求項8記載の冗長メモリセル選択回路。 - 【請求項10】 上記複数の第1のメモリセルブロック
のうちの上記第2のメモリセルブロックに置き換えられ
る第1のメモリセルブロックが有するメモリセルグルー
プを冗長メモリセルグループとして選択可能な他の選択
用ヒューズ回路ブロックを備えていることを特徴とする
請求項8記載の冗長メモリセル選択回路。 - 【請求項11】 上記複数の第1のメモリセルブロック
のそれぞれはビット線及びワード線を有し、 上記複数の第1のメモリセルブロックのうちの上記第2
のメモリセルブロックに置き換えられる第1のメモリセ
ルブロックが有するビット線とワード線とを同電位にす
ることができるように構成されていることを特徴とする
請求項8記載の冗長メモリセル選択回路。 - 【請求項12】 複数のメモリセルグループと、複数の
冗長メモリセルグループと、上記複数のメモリセルグル
ープとそれぞれ対応する複数のメモリセルグループ選択
アドレスのいずれかを記憶し且つ記憶されたメモリセル
グループ選択アドレスと対応するメモリセルグループを
上記複数の冗長メモリセルグループのいずれかに置き換
える選択用ヒューズ回路ブロックとを備え、 該選択用ヒューズ回路ブロックは記憶されたメモリセル
グループ選択アドレスをキャンセル可能であることを特
徴とする冗長メモリセル選択回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP05528493A JP3352487B2 (ja) | 1992-03-23 | 1993-03-16 | 冗長メモリセルを備えたメモリ |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4-64582 | 1992-03-23 | ||
JP6458292 | 1992-03-23 | ||
JP05528493A JP3352487B2 (ja) | 1992-03-23 | 1993-03-16 | 冗長メモリセルを備えたメモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0644795A true JPH0644795A (ja) | 1994-02-18 |
JP3352487B2 JP3352487B2 (ja) | 2002-12-03 |
Family
ID=26396179
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP05528493A Expired - Lifetime JP3352487B2 (ja) | 1992-03-23 | 1993-03-16 | 冗長メモリセルを備えたメモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3352487B2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000011680A (ja) * | 1998-04-23 | 2000-01-14 | Toshiba Corp | 半導体記憶装置 |
US6504769B2 (en) * | 1999-12-24 | 2003-01-07 | Hynix Semiconductor Inc. | Semiconductor memory device employing row repair scheme |
KR100546103B1 (ko) * | 1999-08-18 | 2006-01-24 | 주식회사 하이닉스반도체 | 로오 리던던시 회로 |
US7656220B2 (en) | 2004-12-15 | 2010-02-02 | Elpida Memory, Inc. | Semiconductor device employing fuse circuit and method for selecting fuse circuit system |
US7821854B2 (en) | 2006-03-28 | 2010-10-26 | Fujitsu Semiconductor Limited | Semiconductor memory |
-
1993
- 1993-03-16 JP JP05528493A patent/JP3352487B2/ja not_active Expired - Lifetime
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000011680A (ja) * | 1998-04-23 | 2000-01-14 | Toshiba Corp | 半導体記憶装置 |
JP4693197B2 (ja) * | 1998-04-23 | 2011-06-01 | 株式会社東芝 | 半導体記憶装置 |
KR100546103B1 (ko) * | 1999-08-18 | 2006-01-24 | 주식회사 하이닉스반도체 | 로오 리던던시 회로 |
US6504769B2 (en) * | 1999-12-24 | 2003-01-07 | Hynix Semiconductor Inc. | Semiconductor memory device employing row repair scheme |
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US7821854B2 (en) | 2006-03-28 | 2010-10-26 | Fujitsu Semiconductor Limited | Semiconductor memory |
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Publication number | Publication date |
---|---|
JP3352487B2 (ja) | 2002-12-03 |
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