JP2589458B2 - 半導体メモリデバイスのための冗長回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体メモリデバイスの
ための冗長回路に関するものである。

【０００２】

【従来の技術ならびに発明が解決しようとする課題】半
導体メモリの製造において、メモリマトリックス中の限
られた数のメモリ素子を悩ますという欠陥にしばしば遭
遇する。このタイプの欠陥が高い確率である理由は、半
導体メモリデバイスにおいてチップ面積の大部分がメモ
リマトリックスによって占められているということに存
在し、さらに、製造過程の特質が通常限界まで押し込ま
れるのは、メモリマトリックスにおいであり、周辺回路
においてではない。

【０００３】大多数の中で限られた数の欠陥のあるメモ
リ素子の存在が全体のチップの排斤を余技なくさせるこ
とを避け、そしてそれ故生産される製造過程を増すため
に、通常“冗長メモリ素子”と呼ばれ、メモリデバイス
のテスト中に欠陥であると判明したそれらの素子の置換
として使われるある数の付加的なメモリ素子の製造を提
供する技術が知られていて、そと共に集積部品が必ず具
えられていなければならず、そして欠陥のあるメモリ素
子を冗長のメモリ素子への上述した機能的な置換を与え
る選択回路は、全体として“冗長回路”の名前で示され
ているが、一方では、冗長のメモリ素子と回路のセット
が“冗長”と短く定義されている。

【０００４】冗長回路は、欠陥のあるメモリ素子に相当
するそれらのアドレス形状を記憶するのに適したプログ
ラマブルな不揮発性メモリレジスタを含んでいて、その
ようなレジスタは一度、そしてメモリデバイスのテスト
中すべてに対してプログラムされ、そして電源の断にお
いてすらそれらの中に記憶された情報を保持しなければ
ならない。

【０００５】実際に、冗長のメモリ素子の行（“ワード
ライン”）および列（“ビットライン”）の両方につ
い、冗長の実行はメモリマトリックスの中に用意されて
いて、各冗長のワードラインまたはビットラインは、そ
れぞれの不揮発性メモリレジスタに組み合わされてい
て、その中において欠陥のあるワードラインまたはビッ
トラインは、欠陥のあるワードラインまたはビットライ
ンがアドレスされたときは何時でも相当する冗長のワー
ドラインまたはビットラインが選択されるように記憶さ
れている。これは、もしレジスタが冗長のワードライン
または列のアドレスバスに組み合わされているか、もし
レジスタが代わりに冗長のビットラインに組み合わされ
ているならば、各不揮発性メモリレジスタは少なくとも
行のアドレスバスにおけるビット数に等しい数のプログ
ラマブルメモリセルで作られなければならないことを意
味している。メモリレジスタの各メモリセルは、それ
故、、行または列アドレスの形状において欠陥のあるワ
ードラインまたはビットラインに相当し、特にアドレス
ビットの論理状態を記憶するために専用化されていて、
そして少なくとも１個のプログラマブルメモリ素子、メ
モリ素子をプログラムするための回路、メモリ素子に記
憶されている情報を読み出すための回路、およびその情
報をメモリセルに組み合わされたアドレスビットの現在
の論理状態と比較するための回路を含んでいる。

【０００６】もし、各不揮発性のメモリレジスタが行の
アドレスバスまたは列のアドレスバスにおけるビットの
数に正確に等しい数のプログラマブルメモリセルで作ら
れているならば、まぎらわしい選択が起り得る。事実、
使われていない冗長のワードランイまたはビットライン
と組み合わされたプログラムされていない不揮発性メリ
リレジスタはメモリセルのプログラムされていない状態
に相当するその特別のアドレス形状を記憶し、そして上
記の特別のアドレス形状はメモリデバイスのためのすべ
てのとり得るアドレス形状の組に属しているため、欠陥
のないワードラインまたはビットラインがアドレスさ
れ、そのアドレスがプログラムされていないメモリレジ
スタ中のメモリセルの論理形状と一致するとき、上記プ
ログラムされてないレジスタと組み合わされた冗長のワ
ードラインまたはビットラインが欠陥のないワードライ
ンまたはビットラインの代わりに選択されるであろう。
もしメモリデバイスにおいて２またはそれ以上の冗長の
ワードラインまたはビットラインが使われていないなら
ば、事態はなお悪くなる。事実、プログラムされていな
い状態は不揮発性メモリレジスタのすべてのメモリセル
に対して同じであるため、アドレスがプログラムされて
いないメモリセルの形状と一致する欠陥のないワードラ
インまたはビットラインをアドレスすることは、上記の
２またはそれ以上の冗長のワードランフラットまたはビ
ットラインが同時に選択されることを引き起こすであろ
う。

【０００７】そのような受け入れられないまぎらわし
さ、さらには同時選択を防ぐために、各不揮発性メモリ
レジスタは付加的なプログラマブルメモリセル（“保護
（guard)メモリセル”または“制御メモリセル”とよば
れる) を具え、それはプログラムされているケースにお
いてのみ組み合わされた冗長のワードラインまたはビッ
トラインの選択を許している。これは全体にわたるチッ
プ面積の顕著な増大を引き起こしている。

【０００８】上述した技術の状態にかんがみて、本発明
の目的は、各不揮発性メモリレジスタにそれぞれの保護
メモリセルを具えることが必要でない冗長回路を実現す
ることである。

【０００９】

【課題を解決するための手段】本発明によれば、そのよ
うな目的がメモリ素子のマトリックスを含んでいる半導
体メモリデバイスのための冗長回路（本発明）によって
達成される。本発明による冗長回路は、冗長のメモリ素
子によって置き替えられなければならない欠陥のあるメ
モリ素子のアドレスを記憶するためにプログラマブルで
ある複数のプログラマブルな不揮発性メモリレジスタを
含み、メモリ素子のマトリックスを含んでいる半導体メ
モリデバイスのための冗長回路において、アドレス信号
が供給され、そして、そのアドレスがプログラムされて
いないメモリレジスタに記憶されているアドレスと一致
しているマトリックスのメモリ素子がアドレスされたと
き、冗長のメモリ素子の選択を禁止するための禁止信号
を不揮発性レジスタに供給する組み合わせ回路手段を含
んでいることを特徴とする。

【００１０】プログラムされていないメモリ素子に記憶
されている論理状態はよく知られているという事実のお
かげで、上記アドレス形状がメモリデバイスに供給され
たとき禁止信号を冗長回路に直ちに供給することによ
り、そのアドレス形状がプログラムされていない不揮発
性メモリレジスタに記憶されているそれ（アドレス形
状）と一致する欠陥のないワードラインまたはビットラ
インをアドレスするとき使われていない冗長のワードラ
インまたはビットラインが選択されるのを防ぐことが、
本発明による冗長回路によって可能である。保護メモリ
セルは不揮発性メモリレジスタに必要でなく、そしてチ
ップ面積もこうして減少させられる。

【００１１】本発明の特徴は、添付図面に限らない例と
して示された特別の実施例の以下の詳細な説明によって
より明白になされるであろう。

【００１２】

【実施例】以下に添付図面を参照し実施例により本発明
を詳細に説明する。本発明による冗長回路はメモリデバ
イスチップに集積化され、複数の不揮発性メモリレジス
タ１を含んでいてそして各々は、それぞれ冗長のワード
ラインまたはビットライン（図示せず）と組み合わされ
ている。複数の不揮発性メモリレジスタ１は２つのセッ
トに分けられ、第１のセットは冗長のワードラインに組
み合わされているすべての不揮発性レジスタ１を含んで
いて、そして第２のセットは代わりに冗長のビットライ
ンに組み合わされているすべての不揮発性レジスタを含
んでいる。図１においては、ｉ＋１レジスタ１を含んで
いる同じセットに属している２つの不揮発性レジスタ１
が示され、以下においてそれは第１のセットであると仮
定される。第２のセットに関しては、用語“行”と“ワ
ードライン”が用語“列”と“ビットライン”に置き替
えられると仮定すれば、以下の説明はそれでも有効であ
る。

【００１３】各不揮発性のメモリレジスタ１は、全体と
して考えたとき行アドレスバスＡＤＤを表している行ア
ドレス信号Ａ０−Ａｎが供給され、行アドレスバスＡＤ
Ｄはまた、メモリマトリックスにおける特別のワードラ
インの選択のための行デコード回路（図示せず）に供給
する。

【００１４】各不揮発性レジスタ１は複数のプログラマ
ブルな不揮発性メモリセルＭＣ０−ＭＣｎを含んでい
て、そのセルＭＣ０−ＭＣｎの各々は行アドレス信号Ａ
０−Ａｎの１つが供給され、それ自体概知の方法で、少
なくとも１個のプログラマブルな不揮発性メモリ素子
６、そのメモリ素子６をプログラミングするための第１
の回路５、不揮発性メモリ素子６に記憶されている情報
を読み出すための第２の回路７、およびその情報をそれ
ぞれ行アドレス信号Ａ０−Ａｎの現時点の論理状態と比
較するための第３の回路を含んでいる（図２参照）。不
揮発性メモリレジスタ１のすべてのメモリセルＭＣ０−
ＭＣｎは、メモリ素子６のプログラミングを可能にする
ためのメモリデバイスの制御回路４によって供給される
信号ＰＧＭが供給されていて、異なった不揮発性メモリ
レジスタ１は異なった信号ＰＧＭが供給され、その結果
１個のレジスタ１は同時にプログラムされ得る。各メモ
リセルＭＣ０−ＭＣｎは、それぞれの行アドレス信号Ａ
０−Ａｎの現時点の論理状態がセルＭＣ０−ＭＣｎの不
揮発性論理素子６に記憶されている論理状態と一致した
ときは何時でも活性化される出力信号ＣＭＰ０−ＣＭＰ
ｎを有している。

【００１５】各不揮発性メモリレジスタ１はさらに、す
べての信号ＣＭＰ０−ＣＭＰｎが供給され、そして１個
の冗長ワードラインを選択し、そしてそのアドレスが不
揮発性レジスタ１に記憶されているアドレス形態と一致
する欠陥のあるワードラインを選択しないために使用さ
れる信号ＲＳ０−ＲＳｉを発生する冗長ワードライン選
択回路２を含んでいる。

【００１６】冗長回路はまた、行アドレスバスＡＤＤが
供給され、そしてすべての冗長ワードライン選択回路２
に個別に供給される信号ＤＩＳを発生する組み合わせ回
路３を含んでいる。

【００１７】メモリデバイスの製造過程の終りにおい
て、すべての不揮発性メモリレジスタ１のメモリセルＭ
Ｃ０−ＭＣｎに含まれるすべてのプログラマブルな不揮
発性メモリ素子６は、よく知られそして限定された論理
状態、すなわち未使用またはプログラムされていない状
態にある。UV EPROMデバイスの場合においては、このこ
とは製造過程の最後の段階でＵＶ光にさらすことによっ
て保証される。EEPROMまたはフラッシュEEPROMデバイス
の場合においては、ＵＶ光にさらすことと電気的消去
（electrical evasure) の両方が、不揮発性レジスタ１
のすべての不揮発性メモリ素子６が同じスタート条件に
あることを保証するためになされる。

【００１８】メモリデバイスのテスト中に、欠陥のある
ワードラインまたはビットラインに相当するアドレス形
状がそれぞれの不揮発性メモリレジスタ１にプログラム
され、欠陥のワードラインまたはビットラインが遭遇さ
れる各時点に、テスト機械はメモリデバイスをして与え
られた不揮発性メモリレジスタ１のメモリセルＭＣ０−
ＭＣｎのプログラミングを可能にするために制御回路４
が１つの信号ＰＧＭを活性化するような状態におき、こ
のようにして上記の欠陥のあるワードラインまたはビッ
トラインをアドレスするどんな引き続いての試みも、ア
ドレスされる冗長のワードラインまたはビットラインを
自動的に引き起こすであろう。このフェーズの最後にお
いて、幾つかの冗長のワードラインまたはビットライン
が使われないで残され、そして組み合わされた不揮発性
メモリレジスタ１がそれ故プログラムされない状態で残
されることもあり得る。

【００１９】組み合わせ回路３は、もし現時点でメモリ
デバイスに供給されたすべてのアドレス信号ＡＤＤが不
揮発性レジスタ１のメモリセルＭＣ０−ＭＣｎ中のプロ
グラマブルメモリ素子６のよく知られた未使用またはプ
ログラムされていない状態と一致した論理状態にあり、
そしてもしこれが起こったならば、それ（組み合わせ回
路３）が冗長のワードラインまたはビットライン選択信
号ＲＳ０−ＲＳｉの発生を禁止する信号ＤＩＳを活性化
させることを確認するめたに設計されている。この方法
において、たとえもし保護されていないメモリセルが不
揮発性レジスタ１に準備されているとしても、メモリの
デバイスが不揮発性レジスタ１に記憶されているアドレ
スと一致したアドレスが供給されたとき、冗長のワード
ラインまたはビットラインのまぎらわしい選択は起こら
ないし、これはまた、２またはそれ以上の冗長のワード
ラインまたはビットラインが使用されないとき、それぞ
れプログラムされていない不揮発性レジスタ１に記憶さ
れているアドレス形状と一致したアドレス形状を有して
いる欠陥のないワードラインまたはビットラインのアド
レッシングが、上記２またはそれ以上の使われていない
ワードラインまたはビットラインが同時に選択されるこ
とを引き起こすのを防止する。

【００２０】明らかに、この解決法は、冗長のワードラ
インまたはビットライン選択は上記アドレス形状が遭遇
するときは何時でも禁止されるから、プログラムされて
いな不揮発性レジスタ１に記憶されたアドレス形状と一
致するアドレス形状を有する欠陥のあるワードラインま
たはビットラインが修復されるのを防いでいる。これ
は、しかしながら、大きな欠点を構成しない。その理由
は、そのようなワードラインまたはビットラインにおい
て欠陥のあるメモリ素子を有することの確率は小さいか
らである。これは、たとえそのようなワードラインまた
はビットラインに欠陥を有するメモリデバイスのチップ
が斤けられても、チップ面積の減少のおかげで数多くの
チップが各半導体ウェハにおいて得られるから、生産さ
れる全体の過程はそれにもかかわらず改善される。

【００２１】組み合わせ回路３は行または列アドレスデ
コーディング回路の一部であり得て、この場合において
信号ＤＩＳはワードラインまたはビットライン選択信号
の１つである。上記アドレスデコーディング回路は複数
の同一ブロックでできていて、各々がアドレス信号の特
別の形状をデコードすることが知られている。実際に、
プログラムされていないレジスタ１に記憶されているア
ドレス形状は“ａll０”または“all 1 ”の形状によっ
て表わされ、そしてそのような２つのアドレス形状のデ
コーディングを行うブロックはアドレスデコーディング
回路の周辺に物理的に位置しているから、デバイスの物
理的レイアウトの見地から、アドレスデコーディング回
路から信号ＤＩＳを引き出すこと、およびそれを冗長回
路に供給することは簡単である。

【図面の簡単な説明】

【図１】本発明による冗長回路の一部の電気的概略の線
図である。

【図２】不揮発性メモリレジスタのメモリセルの概略の
ブロック線図である。

【符号の説明】

１ 不揮発性メモリレジスタ ２ 冗長ワードライン選択回路 ３ 組み合わせ回路 ４ 制御回路 ５ 第１の回路 ６ プログラマブルな不揮発性メモリ素子 ７ 第２の回路 ８ 第３の回路 Ａ０−Ａｎ 行アドレス信号 ＡＤＤ 行アドレスバス ＭＣ０−ＭＣｎ 不揮発性メモリセル ＰＧＭ 制御回路によって供給される信号 ＣＭＰ０−ＣＭＰｎ 出力信号 ＲＳ０−ＲＳｉ 選択信号 ＤＩＳ 選択信号の発生を禁止する信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者 カーラ マリア ゴーラ イタリア国 ミラノ イ−20099 セス ト サン ジョヴァンニ ヴィア ベッ カリア ５ (56)参考文献 特開 平３−104097（ＪＰ，Ａ) 特開 昭62−204499（ＪＰ，Ａ)

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 冗長のメモリ素子によって置き替えられ
   なければならない欠陥のあるメモリ素子のアドレスを記
   憶するためにプログラマブルである複数のプログラマブ
   ルな不揮発性メモリレジスタ（１）を含み、メモリ素子
   のマトリックスを含んでいる半導体メモリデバイスのた
   めの冗長回路において、アドレス信号（ＡＤＤ）が供給
   され、そして、そのアドレスがプログラムされていない
   メモリレジスタ（１）に記憶されているアドレスと一致
   しているマトリックスのメモリ素子がアドレスされたと
   き、冗長のメモリ素子の選択を禁止するための禁止信号
   （ＤＩＳ）を不揮発性レジスタ（１）に供給する組み合
   わせ回路手段（３）を含んでいることを特徴とする半導
   体メモリデバイスのための冗長回路。
2. 【請求項２】 前記マトリックスが、メモリ素子の行お
   よび列と冗長のメモリ素子の冗長の行および冗長の列と
   を含んでいる請求項１記載の冗長回路において、前記複
   数のプログラマブルな不揮発性メモリレジスタ（１）
   は、各々が前記冗長の行の１つに組み合わされたプログ
   ラマブルな不揮発性メモリレジスタ（１）の第１のセッ
   トによって、そして各々が前記冗長の列の１つに組み合
   わされたプログラマブルな不揮発性メモリレジスタ
   （１）の第２のセットによって形成され、プログラマブ
   ルな不揮発性メモリレジスタ（１）の各セットは、その
   アドレスが第１のセットまたは第２のセットのプログラ
   ムされていないメモリレジスタ（１）に記憶されている
   アドレスと一致するマトリックスの行またはマトリック
   スの列がアドレスされたとき、それぞれ冗長の行および
   冗長の列の選択を禁止するための行アドレス信号および
   列アドレス信号がそれぞれ供給されるそれぞれの組み合
   わせ回路手段（３）が具えられていることを特徴とする
   半導体メモリデバイスのための冗長回路。
3. 【請求項３】 請求項２記載の冗長回路において、前記
   第１のセットおよび第２のセットの各プログラマブルな
   不揮発性メモリレジスタ（１）は、行アドレス信号の数
   と列アドレス信号の数にそれぞれ等しい数のプログラマ
   ブルなメモリセル（ＭＣ０−ＭＣｎ）を含んでいて、各
   メモリセル（ＭＣ０−ＭＣｎ）は１つのアドレス信号
   （Ａ０−Ａｎ）が供給され、そして前記アドレス信号の
   論理状態がメモリセル（ＭＣ０−ＭＣｎ）に記憶されて
   いる論理状態に相当するとき出力信号（ＣＭＰ０−ＣＭ
   Ｐｎ）を発生し、各不揮発性メモリレジスタ（１）はさ
   らに、それぞれ冗長の行または冗長の列を選択しそして
   そのアドレスが不揮発性レジスタ（１）のメモリセル
   （ＭＣ０−ＭＣｎ）に記憶されている欠陥のある行また
   は列の選択を禁止するための選択信号（ＲＳ０−ＲＳ
   ｉ）を発生させるためにメモリセル（ＭＣ０−ＭＣｎ）
   の出力信号（ＣＭＰ０−ＣＭＰｎ）が供給される選択回
   路手段（２）を含んでいて、前記選択回路手段（２）は
   また、前記選択信号（ＲＳ０−ＲＳｉ）が発生されるの
   を防ぐためにそれぞれの組み合わせ回路（３）によって
   供給される禁止信号（ＤＩＳ）が供給されていることを
   特徴とする半導体メモリデバイスのための冗長回路。
4. 【請求項４】 請求項３記載の冗長回路において、各メ
   モリセル（ＭＣ０−ＭＣｎ）は、少なくとも１個のプロ
   グラマブルな不揮発性メモリ素子（６）、該不揮発性メ
   モリ素子（６）をプログラミングするための第１の回路
   手段（５）、前記不揮発性メモリ素子（６）に記憶され
   ている情報を読み出すための第２の回路手段（７）、お
   よび前記情報をメモリセル（ＭＣ０−ＭＣｎ）に供給さ
   れたアドレス信号（Ａ０−Ａｎ）の論理状態と比較しそ
   して出力信号（ＣＭＰ０−ＣＭＰｎ）を発生させるため
   の第３の回路手段（８）を含んでいることを特徴とする
   半導体メモリデバイスのための冗長回路。
5. 【請求項５】 請求項２記載の冗長回路において、不揮
   発性メモリレジスタ（１）の第１のセットおよび第２の
   セットに具えられた前記組み合わせ回路手段（３）はま
   た、行デコーディング回路および列デコーディング回路
   の一部であり、それぞれメモリマトリックスのアドレス
   された行および列を選択するための行アドレス信号およ
   び列アドレス信号が供給されることを特徴とする半導体
   メモリデバイスのための冗長回路。