KR200147013Y1

KR200147013Y1 - 디지털 장비의 전력소모 감소용 회로

Info

Publication number: KR200147013Y1
Application number: KR2019960054352U
Authority: KR
Inventors: 반천식
Original assignee: 손기락; 엘지정밀주식회사
Priority date: 1996-12-23
Filing date: 1996-12-23
Publication date: 1999-06-15
Also published as: KR19980041260U

Abstract

본 고안은 밧데리를 사용하는 디지털 장비에 관한 것으로서, 본 고안에서 제공하는 디지털 장비의 전력 소모 감소용 회로는 파워 다운 모드시에 클럭이 정지하는 것을 이용하여 코드 메모리 선택 신호를 강제로 디세이블 시켜 코드 메모리를 스탠바이 모드 상태로 유지하게 하고, 외부 동작에 의해 클럭이 발진을 시작하면, CPU가 상기 코드 메모리를 인에이블 시켜 정상적으로 동작하도록 한다. 상기와 같은 본 고안의 회로는 밧데리를 사용하는 디지털 회로의 전류 소모를 줄일 수 있다는 장점이 있으며, 휴대용 통신 장비의 전류 소모를 줄이기 위한 회로에 적용된다.

Description

디지털 장비의 전력 소모 감소용 회로

제1도는 본 고안의 실시예에 따른 디지털 장비의 전력 소모 감소용 회로이다.

본 고안은 밧데리를 사용하는 디지털 장비에서 전원이 끊어진 경우 코드 메모리를 스탠바이 모드로 동작시킴으로써, 메모리의 전류 소모를 더 줄일 수 있는 디지털 장비의 전력 소모 감소용 회로를 제공하는 것을 목적으로 한다.

본 고안은 밧데리를 사용하는 디지털 장비에 관한 것으로서, 밧데리를 사용하는 디지털 장비에서 전력을 줄이기 위해 종래에는 CPU의 절전 기능을 가지고 있었다.

상기와 같은 종래의 설계 방식은 전원이 끊긴 상태(Power Down Mode)에서 프로그램 카운터가 항상 코드 메모리 상에 위치함으로 인해서, 코드 메모리가 항상 선택된 상태로 있게 된다. 즉, 메모리가 스탠바이 모드(Standby Mode)가 아닌 일반 수행 모드(Normal Operation Mode)에 있었다.

따라서, 이에 대한 전류 소모가 있었다.

따라서, 본 고안에서는 상기와 같은 단점을 보완하기 위해 전원이 끊긴 상태(Power Down Mode)에서 클릭이 정지하는 특성을 이용하여 코드 메모리를 스탠바이 모드로 동작시킴으로써, 메모리의 전류 소모를 더 줄일수 있도록 하는 회로의 설계 방법을 제공하고자 한다.

본 고안에서 제공하는 디지털 장비의 전력 소모 감소용 회로는 파워 다운 모드시에 클럭이 정지하는 특성을 이용하여 코드 메모리 선택 신호를 강제로 디세이블 시켜 코드 메모리를 스탠바이 모드 상태로 유지하게 하고, 외부 동작에 의해 클럭이 발진을 시작하면, CPU가 상기 코드 메모리를 인에이블 시켜 정상적으로 동작하도록 하는 회로이다.

이하, 첨부된 도면을 참조하여 본 고안을 상세히 설명한다.

제1도는 본 고안의 실시예에 따른 디지털 장비의 전력 소모 감소용 회로 이다 .

제1도를 참조하면, 본 고안의 회로는 D-플립 플롭으로서, Vcc 전원을 클리어 신호(CL)로 하고, 클럭 발생기(Clock Generator)(102)의 신호(OSC)를 인버터(103)를 통해 버퍼링하여 클럭 신호(CK)로 하고,상기 클럭 발생기(102)의 신호를 버퍼링한 신호를 다이오드(105)와 콘덴서(106)로 구성된 적분 회로(105, 106)를 거쳐 적분하여 프리셋 신호(PR)로 하며, 디코더(Decoder)(101)의 코드 선택 신호(Select)를 입력 신호(D)로 하여, 파워 다운 모드시에 클릭이 정지하는 것을 이용하여 코드 메모리(107) 선택 신호(ChiP Select)를 강제로 디세이블 시켜 코드 메모리(107)를 스탠바이 모드 상태로 유지하게 하고, 외부 동작에 의해 클럭이 발진을 시작하면, CPU가 상기 코드 메모리(107)를 인에이블 시켜 정상적으로 동작하도록 하는 회로이다.

즉, 본 고안의 회로는 외부의 전원이 끊어지지 않은 경우, 상기 클럭 발생기(102)의 신호(OSC)를 버퍼링하여 입력되는 클럭 신호에 따라, 입력 단자 (D)로 들어오는 상기 디코더의 출력 신호(Select)를 1비트 지연하여 코드 메모리(107)로 출력하다가, 외부로부터의 전원이 끊어지면, 상기 클럭 발생기(102) 로부터 클럭 신호가 입력되지 않으므로, 입력 단자(D)로 입력되는 신호와 무관하게, 적분 회로(105, 106)를 거쳐 입력되는 프리셋(PR) 신호를 출력 신호로 발생시킨다.

따라서, 상기 디코더(101)의 선택 신호(Select)와 무관하게, 항상 디세이블된 상태로 코드 메모리(107)로 입력되고, 이로 인해 상기 코드 메모리(107)는 외부 전원이 끊어진 상태에서 스탠바이 모드(Standby Mode)를 유지함으로써 전력 소모를 줄일 수 있다.

전원이 끊어진 상태에서 상기와 같이 스탠 바이 모드로 동작하던 코드 메모리(107)는 외부 요소(Event)에 의해 클릭이 발진을 시작하면 CPU가 최초 코드 패치(Fatch) 동작을 수행하기에 앞서 코드 메모리(Code Memory)를 인에이블(Enable) 함으로써, CPU가 정상적으로 동작하도록 한다.

상기와 같은 본 고안은 밧데리를 사용하는 디지털 회로에 있어서, 전원이 끊어진 경우 코드 메모리를 스탠바이 모드로 동작시킴으로써, 메모리의 전류 소모를 더 줄일 수 있는 디지털 장비의 전력 소모를 줄일 수 있다는 장점이 있으며, 휴대용 통신 장비의 전류 소모를 줄이기 위한 회로에 적용될 수 있다.

Claims

파워 다운 모드시에 클럭이 정지하는 특성을 이용하여 코드 메모리 선택 신호를 강제로 디세이블 시켜 코드 메모리를 스탠바이 모드 상태로 유지하게 하고, 외부 동작에 의해 클럭이 발진을 시작하면, CPU가 상기 코드 메모리를 인에이블시켜 정상적으로 동작하도록 하는 것을 특징으로 하는 디지털 장비의 전력 소모 감소용 회로.
제1항에 있어서, 상기 전력 소모 감소용 회로는 Vcc 전원을 클리어 신호로 하고, 클럭 발생기의 신호를 버퍼링하여 클럭 신호로 하고, 상기 클럭 신호를 적분하여 프리셋 신호로 하고, 코드 선택 신호를 입력으로 하는 D-플립 플롭인 것을 특징으로 하는 디지털 장비의 전력 소모 감소용 회로.